JPH0879068A - 電圧制御発振器およびフェーズロックドループ回路 - Google Patents
電圧制御発振器およびフェーズロックドループ回路Info
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- JPH0879068A JPH0879068A JP6211640A JP21164094A JPH0879068A JP H0879068 A JPH0879068 A JP H0879068A JP 6211640 A JP6211640 A JP 6211640A JP 21164094 A JP21164094 A JP 21164094A JP H0879068 A JPH0879068 A JP H0879068A
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- 230000003321 amplification Effects 0.000 claims description 19
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 19
- 230000008054 signal transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000010355 oscillation Effects 0.000 description 6
- 230000000737 periodic effect Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
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- H03K3/0322—Ring oscillators with differential cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器を構成する増幅素子、排他的
論理和回路の特性のばらつきがあっても、出力クロック
に時間的なゆらぎが生じ難い電圧制御発振器、およびそ
れを用いたフェーズロックドループ回路を提供する。 【構成】 入力信号線対，出力信号線対および１本以上
の制御信号線を持ち、遅延時間を制御することができる
８個の第１の増幅素子を、入力信号線対と出力信号線対
が接続するように接続して構成し、参照入力信号線対か
ら参照出力信号線対に信号が伝達するまでの遅延時間が
制御できる電圧制御可変遅延器Ｄ（８）と、８個の第１
の増幅素子の入力信号線対のそれぞれに第１の入力端子
対、第２の入力端子対を持ち、スイッチ素子が接続また
は遮断される位相補正器を接続した構造からなる第２の
増幅素子を、入力信号線対と出力信号線対を接続して発
振するようにリング状に接続して構成した２個の電圧制
御発振器Ｐ（４），Ｐ（２）とから構成されている。
論理和回路の特性のばらつきがあっても、出力クロック
に時間的なゆらぎが生じ難い電圧制御発振器、およびそ
れを用いたフェーズロックドループ回路を提供する。 【構成】 入力信号線対，出力信号線対および１本以上
の制御信号線を持ち、遅延時間を制御することができる
８個の第１の増幅素子を、入力信号線対と出力信号線対
が接続するように接続して構成し、参照入力信号線対か
ら参照出力信号線対に信号が伝達するまでの遅延時間が
制御できる電圧制御可変遅延器Ｄ（８）と、８個の第１
の増幅素子の入力信号線対のそれぞれに第１の入力端子
対、第２の入力端子対を持ち、スイッチ素子が接続また
は遮断される位相補正器を接続した構造からなる第２の
増幅素子を、入力信号線対と出力信号線対を接続して発
振するようにリング状に接続して構成した２個の電圧制
御発振器Ｐ（４），Ｐ（２）とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ジッタの少ない電圧制
御発振器およびそれを用いたフェーズロックドループ回
路に関するものである。
御発振器およびそれを用いたフェーズロックドループ回
路に関するものである。
【０００２】
【従来の技術】従来の電圧制御発振器の構成例を図８に
示す。従来の電圧制御発振器は、入力信号線対、出力信
号線対および１本以上の制御信号線を持ち、差動増幅器
として機能し、制御信号線を用いて、入力信号線対から
出力信号線対に差動信号が伝達されるまでの遅延時間を
制御することができる複数個（図では８個）の増幅素子
１００を、入力信号線対と出力信号線対が接続するよう
に直線状に接続して構成し、参照入力信号線対１０２か
ら参照出力信号線対１０３に信号が伝達するまでの遅延
時間が制御できる電圧制御可変遅延器と、電圧制御可変
遅延器の各出力信号線対から得られる信号の位相差を利
用して逓倍信号を得るための複数個（図では６個）の排
他的論理和回路１０６とを、出力信号線対１０５ａ，１
０５ｂ，１０５ｃ，１０５ｄ，１０５ｅ，１０５ｆ，１
０５ｇ，１０５ｈ，１０５ｉ，１０５ｋ，１０５ｌ，１
０５ｍ，１０５ｎにより、ピラミッド状に接続した構成
を持つ。
示す。従来の電圧制御発振器は、入力信号線対、出力信
号線対および１本以上の制御信号線を持ち、差動増幅器
として機能し、制御信号線を用いて、入力信号線対から
出力信号線対に差動信号が伝達されるまでの遅延時間を
制御することができる複数個（図では８個）の増幅素子
１００を、入力信号線対と出力信号線対が接続するよう
に直線状に接続して構成し、参照入力信号線対１０２か
ら参照出力信号線対１０３に信号が伝達するまでの遅延
時間が制御できる電圧制御可変遅延器と、電圧制御可変
遅延器の各出力信号線対から得られる信号の位相差を利
用して逓倍信号を得るための複数個（図では６個）の排
他的論理和回路１０６とを、出力信号線対１０５ａ，１
０５ｂ，１０５ｃ，１０５ｄ，１０５ｅ，１０５ｆ，１
０５ｇ，１０５ｈ，１０５ｉ，１０５ｋ，１０５ｌ，１
０５ｍ，１０５ｎにより、ピラミッド状に接続した構成
を持つ。
【０００３】排他的論理和回路１０６の構成例を図９に
示す。この排他的論理和回路の端子対１，２，３，４，
５，６は、図８に示すように出力信号線対に接続されて
いる。図１０に、排他的論理和回路の各入出力信号を示
す。
示す。この排他的論理和回路の端子対１，２，３，４，
５，６は、図８に示すように出力信号線対に接続されて
いる。図１０に、排他的論理和回路の各入出力信号を示
す。
【０００４】この従来の電圧制御発振器において、参照
入力信号線対１０２に与えられる周期信号と参照出力信
号線対１０３から出力される周期信号の位相が、１８０
度ずれるように制御信号線１０４を制御した場合、その
周波信号の周波数をｆとすると、出力信号線対１０５か
らは４×ｆの周波数の逓倍された周期信号が得られる。
入力信号線対１０２に与えられる周期信号と参照出力信
号線対１０３から出力される周期信号の位相が、１８０
度ずれるように制御信号線１０４を制御した場合、その
周波信号の周波数をｆとすると、出力信号線対１０５か
らは４×ｆの周波数の逓倍された周期信号が得られる。
【０００５】従来の電圧制御発振器では、増幅素子１０
０のばらつきや、排他的論理和回路１０６のばらつきの
影響が、出力信号線対１０５から得られる逓倍信号のジ
ッタに直接影響するため、出力信号線対１０５から得ら
れる逓倍信号は非常にジッタの大きな信号となってい
た。
０のばらつきや、排他的論理和回路１０６のばらつきの
影響が、出力信号線対１０５から得られる逓倍信号のジ
ッタに直接影響するため、出力信号線対１０５から得ら
れる逓倍信号は非常にジッタの大きな信号となってい
た。
【０００６】
【発明が解決しようとする課題】従来の電圧制御発振器
では、電圧制御発振器を構成する増幅素子、排他的論理
和回路の特性のばらつきにより、出力クロックの時間的
なゆらぎ、すなわちジッタが大きいという欠点があっ
た。従って、この電圧制御発振器を用いてフェーズロッ
クドループ回路を構成した場合、逓倍信号のジッタが大
きくなった。
では、電圧制御発振器を構成する増幅素子、排他的論理
和回路の特性のばらつきにより、出力クロックの時間的
なゆらぎ、すなわちジッタが大きいという欠点があっ
た。従って、この電圧制御発振器を用いてフェーズロッ
クドループ回路を構成した場合、逓倍信号のジッタが大
きくなった。
【０００７】本発明の目的は、このような従来の欠点を
除去し、電圧制御発振器を構成する増幅素子等の特性の
ばらつきが生じても、出力のジッタが少ない電圧制御発
振器およびそれを用いて逓倍信号を得るフェーズロック
ドループ回路を提供することにある。
除去し、電圧制御発振器を構成する増幅素子等の特性の
ばらつきが生じても、出力のジッタが少ない電圧制御発
振器およびそれを用いて逓倍信号を得るフェーズロック
ドループ回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の電圧制御発振器
は、Ｎ個の第１の増幅素子ＡＰ１（１），ＡＰ１
（２），．．．，ＡＰ１（Ｎ）を、入力信号線対と出力
信号線対が接続するように接続して構成し、参照入力信
号線対から参照出力信号線対に信号が伝達するまでの遅
延時間が制御できる電圧制御可変遅延器Ｄ（Ｎ）と、Ｍ
個の第１の増幅素子ＡＰ２（１），ＡＰ２
（２），．．．，ＡＰ２（Ｍ）の入力信号線対のそれぞ
れに位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｍ）
を接続した構造からなる第２の増幅素子ＡＭ（１），Ａ
Ｍ（２），．．．，ＡＭ（Ｍ）を、入力信号線対と出力
信号線対を接続して発振するようにリング状に接続して
構成した１つ以上のＱ個のリングオシレータＰ（Ｍ）か
ら構成され、電圧制御可変遅延器Ｄ（Ｎ）を構成する第
１の増幅素子ＡＰ１（１），ＡＰ１（２），．．．，Ａ
Ｐ１（Ｎ）の出力信号線対を、リングオシレータＰ（Ｎ
／２）を構成する位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（Ｎ／２）の第１の入力端子対およ
び第２の入力端子対にそれぞれ接続し、Ｑ個のリングオ
シレータＰ（Ｎ／２），Ｐ（Ｎ／４），．．．，Ｐ（Ｎ
／（２×Ｑ））に対して、リングオシレータＰ（Ｎ／
（２×Ｘ））を構成する位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（Ｎ／（２×Ｘ））の出力信号線対
を、リングオシレータＰ（Ｎ／（４×Ｘ））を構成する
位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｎ／（４
×Ｘ））の第１の入力端子対および第２の入力端子対に
それぞれ接続するという手続きを、Ｘを１，
２，．．．，Ｑ−１まで変化させて行うことにより構成
したことを特徴とする。
は、Ｎ個の第１の増幅素子ＡＰ１（１），ＡＰ１
（２），．．．，ＡＰ１（Ｎ）を、入力信号線対と出力
信号線対が接続するように接続して構成し、参照入力信
号線対から参照出力信号線対に信号が伝達するまでの遅
延時間が制御できる電圧制御可変遅延器Ｄ（Ｎ）と、Ｍ
個の第１の増幅素子ＡＰ２（１），ＡＰ２
（２），．．．，ＡＰ２（Ｍ）の入力信号線対のそれぞ
れに位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｍ）
を接続した構造からなる第２の増幅素子ＡＭ（１），Ａ
Ｍ（２），．．．，ＡＭ（Ｍ）を、入力信号線対と出力
信号線対を接続して発振するようにリング状に接続して
構成した１つ以上のＱ個のリングオシレータＰ（Ｍ）か
ら構成され、電圧制御可変遅延器Ｄ（Ｎ）を構成する第
１の増幅素子ＡＰ１（１），ＡＰ１（２），．．．，Ａ
Ｐ１（Ｎ）の出力信号線対を、リングオシレータＰ（Ｎ
／２）を構成する位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（Ｎ／２）の第１の入力端子対およ
び第２の入力端子対にそれぞれ接続し、Ｑ個のリングオ
シレータＰ（Ｎ／２），Ｐ（Ｎ／４），．．．，Ｐ（Ｎ
／（２×Ｑ））に対して、リングオシレータＰ（Ｎ／
（２×Ｘ））を構成する位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（Ｎ／（２×Ｘ））の出力信号線対
を、リングオシレータＰ（Ｎ／（４×Ｘ））を構成する
位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｎ／（４
×Ｘ））の第１の入力端子対および第２の入力端子対に
それぞれ接続するという手続きを、Ｘを１，
２，．．．，Ｑ−１まで変化させて行うことにより構成
したことを特徴とする。
【０００９】また本発明のフェーズロックドループ回路
は、第１と第２の２つの入力信号の位相差または周波数
差に対応する信号を、１つ以上の信号線から成る第３の
制御信号から出力する位相比較器と、第３の制御信号を
入力とし、第４の制御信号を得るチャージポンプ回路
と、第４の制御信号を入力とし、第４の制御信号の高域
周波数成分を減衰させるローパスフィルタと、前記のロ
ーパスフィルタの出力信号を制御信号線とする請求項１
記載の電圧制御発振器とを備え、前記電圧制御発振器の
参照入力信号線対が外部からの参照クロックで与えら
れ、前記位相比較器の第２の入力信号が前記電圧制御発
振器の参照出力信号線対で与えられ、前記位相比較器の
第１の入力信号が外部からの参照クロックで与えられる
ことを特徴とする。
は、第１と第２の２つの入力信号の位相差または周波数
差に対応する信号を、１つ以上の信号線から成る第３の
制御信号から出力する位相比較器と、第３の制御信号を
入力とし、第４の制御信号を得るチャージポンプ回路
と、第４の制御信号を入力とし、第４の制御信号の高域
周波数成分を減衰させるローパスフィルタと、前記のロ
ーパスフィルタの出力信号を制御信号線とする請求項１
記載の電圧制御発振器とを備え、前記電圧制御発振器の
参照入力信号線対が外部からの参照クロックで与えら
れ、前記位相比較器の第２の入力信号が前記電圧制御発
振器の参照出力信号線対で与えられ、前記位相比較器の
第１の入力信号が外部からの参照クロックで与えられる
ことを特徴とする。
【００１０】
【作用】従来の電圧制御発振器では、電圧制御発振器を
構成する増幅素子、排他的論理和回路の特性ばらつきが
直接出力信号に反映されるため、出力クロックの時間的
なゆらぎ、すなわちジッタが大きいという欠点があっ
た。従って、この電圧制御発振器を用いてフェーズロッ
クドループ回路を構成した場合、逓倍信号のジッタが大
きくなった。
構成する増幅素子、排他的論理和回路の特性ばらつきが
直接出力信号に反映されるため、出力クロックの時間的
なゆらぎ、すなわちジッタが大きいという欠点があっ
た。従って、この電圧制御発振器を用いてフェーズロッ
クドループ回路を構成した場合、逓倍信号のジッタが大
きくなった。
【００１１】これに対し、本発明の電圧制御発振器で
は、リングオシレータを構成する増幅素子の数を半分に
すると、そのリングオシレータの発振周波数が倍になる
ことを利用している。すなわち、例えば、８個の増幅素
子を直列につないだ電圧制御可変遅延器に対して、４個
の増幅素子をリング状に接続したリングオシレータと、
２個の増幅素子をリング状に接続したリングオシレータ
を用意する。各々の増幅素子は同じ遅延時間を持つよう
に制御信号線を共通にしている。電圧制御可変遅延器の
入力となる参照入力信号の位相と出力となる参照出力信
号の位相差が１８０度あるとき、その信号の周波数をｆ
とすると、４個の増幅素子からなるリングオシレータの
発振周波数は、２×ｆになり、また、２個の増幅素子か
らなるリングオシレータの発振周波数は、４×ｆにな
る。しかし、このままでは、参照入力信号の位相と、４
倍に逓倍された前記の信号との位相差は不定となる。本
発明では、前記位相差を一定値にするため、位相補正器
を用いて、電圧制御可変遅延器と４個の増幅素子からな
るリングオシレータの位相差、および４個の増幅素子か
らなるリングオシレータと２個の増幅素子からなるリン
グオシレータの位相差を一定にする。
は、リングオシレータを構成する増幅素子の数を半分に
すると、そのリングオシレータの発振周波数が倍になる
ことを利用している。すなわち、例えば、８個の増幅素
子を直列につないだ電圧制御可変遅延器に対して、４個
の増幅素子をリング状に接続したリングオシレータと、
２個の増幅素子をリング状に接続したリングオシレータ
を用意する。各々の増幅素子は同じ遅延時間を持つよう
に制御信号線を共通にしている。電圧制御可変遅延器の
入力となる参照入力信号の位相と出力となる参照出力信
号の位相差が１８０度あるとき、その信号の周波数をｆ
とすると、４個の増幅素子からなるリングオシレータの
発振周波数は、２×ｆになり、また、２個の増幅素子か
らなるリングオシレータの発振周波数は、４×ｆにな
る。しかし、このままでは、参照入力信号の位相と、４
倍に逓倍された前記の信号との位相差は不定となる。本
発明では、前記位相差を一定値にするため、位相補正器
を用いて、電圧制御可変遅延器と４個の増幅素子からな
るリングオシレータの位相差、および４個の増幅素子か
らなるリングオシレータと２個の増幅素子からなるリン
グオシレータの位相差を一定にする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１から図３を参照して本発明の電圧制御
発振器について説明する。
発振器について説明する。
【００１４】図１は、本発明の第１の実施例の電圧制御
発振器を示す回路図である。この電圧制御発振器は、複
数個の第１の増幅素子１００と複数個の位相補正器１０
１とから構成される。 第１の増幅素子１００は、入力
信号線対、出力信号線対および１本以上の制御信号線を
持ち、差動増幅器をして機能し、制御信号線を用いて、
入力信号線対から出力信号線対に差動信号が伝達される
までの遅延時間を制御することができる。
発振器を示す回路図である。この電圧制御発振器は、複
数個の第１の増幅素子１００と複数個の位相補正器１０
１とから構成される。 第１の増幅素子１００は、入力
信号線対、出力信号線対および１本以上の制御信号線を
持ち、差動増幅器をして機能し、制御信号線を用いて、
入力信号線対から出力信号線対に差動信号が伝達される
までの遅延時間を制御することができる。
【００１５】位相補正器１０１は、入力信号線対、出力
信号線対、第１の入力端子対、および第２の入力端子対
を持ち、第１の入力端子対と第２の入力端子対が異なる
論理レベルの時、入力信号線対と出力信号線対がある定
められた論理レベルになるように、ＭＯＳトランジスタ
またはバイポーラトランジスタで構成したスイッチ素子
が接続または遮断され、第１の入力端子対と第２の入力
端子対が同じ論理レベルの時、入力信号線対と出力信号
線対が前記の定められた論理レベルを反転させた論理レ
ベルになるように、ＭＯＳトランジスタまたはバイポー
ラトランジスタで構成したスイッチ素子が接続または遮
断される。
信号線対、第１の入力端子対、および第２の入力端子対
を持ち、第１の入力端子対と第２の入力端子対が異なる
論理レベルの時、入力信号線対と出力信号線対がある定
められた論理レベルになるように、ＭＯＳトランジスタ
またはバイポーラトランジスタで構成したスイッチ素子
が接続または遮断され、第１の入力端子対と第２の入力
端子対が同じ論理レベルの時、入力信号線対と出力信号
線対が前記の定められた論理レベルを反転させた論理レ
ベルになるように、ＭＯＳトランジスタまたはバイポー
ラトランジスタで構成したスイッチ素子が接続または遮
断される。
【００１６】さらに詳しく説明すると、この電圧制御発
振器は、８個の第１の増幅素子ＡＰ１（１），ＡＰ１
（２），．．．，ＡＰ１（８）を、入力信号線対と出力
信号線対が接続するように直線状に接続して構成した電
圧制御可変遅延器Ｄ（８）と、４個の第１の増幅素子Ａ
Ｐ２（１），ＡＰ２（２），．．．，ＡＰ２（４）の出
力信号線対のそれぞれに位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（４）を接続した構造からなる第２
の増幅素子ＡＭ（１），ＡＭ（２），．．．，ＡＭ
（４）を、入力信号線対と出力信号線対を接続して発振
するようにリング状に接続して構成したリングオシレー
タＰ（４）と、２個の第１の増幅素子ＡＰ２（１），Ａ
Ｐ２（２）の出力信号線対のそれぞれに位相補正器Ｍ
（１），Ｍ（２）を接続した構造からなる第２の増幅素
子ＡＭ（１），ＡＭ（２）を、入力信号線対と出力信号
線対を接続して発振するようにリング状に接続して構成
したリングオシレータＰ（２）とから構成され、電圧制
御可変遅延器Ｄ（８）を構成する第１の増幅素子ＡＰ１
（１），ＡＰ１（２），．．．ＡＰ１（８）の出力信号
線対を、リングオシレータＰ（４）を構成する位相補正
器Ｍ（１），Ｍ（２），．．．，Ｍ（４）の第１の入力
端子対および第２の入力端子対にそれぞれ接続し、リン
グオシレータＰ（４）を構成する位相補正器（１），Ｍ
（２）．．．，Ｍ（４）の出力信号線対を、リングオシ
レータＰ（２）を構成する位相補正器Ｍ（１），Ｍ
（２）の入力端子対および第２の入力端子対にそれぞれ
接続している。
振器は、８個の第１の増幅素子ＡＰ１（１），ＡＰ１
（２），．．．，ＡＰ１（８）を、入力信号線対と出力
信号線対が接続するように直線状に接続して構成した電
圧制御可変遅延器Ｄ（８）と、４個の第１の増幅素子Ａ
Ｐ２（１），ＡＰ２（２），．．．，ＡＰ２（４）の出
力信号線対のそれぞれに位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（４）を接続した構造からなる第２
の増幅素子ＡＭ（１），ＡＭ（２），．．．，ＡＭ
（４）を、入力信号線対と出力信号線対を接続して発振
するようにリング状に接続して構成したリングオシレー
タＰ（４）と、２個の第１の増幅素子ＡＰ２（１），Ａ
Ｐ２（２）の出力信号線対のそれぞれに位相補正器Ｍ
（１），Ｍ（２）を接続した構造からなる第２の増幅素
子ＡＭ（１），ＡＭ（２）を、入力信号線対と出力信号
線対を接続して発振するようにリング状に接続して構成
したリングオシレータＰ（２）とから構成され、電圧制
御可変遅延器Ｄ（８）を構成する第１の増幅素子ＡＰ１
（１），ＡＰ１（２），．．．ＡＰ１（８）の出力信号
線対を、リングオシレータＰ（４）を構成する位相補正
器Ｍ（１），Ｍ（２），．．．，Ｍ（４）の第１の入力
端子対および第２の入力端子対にそれぞれ接続し、リン
グオシレータＰ（４）を構成する位相補正器（１），Ｍ
（２）．．．，Ｍ（４）の出力信号線対を、リングオシ
レータＰ（２）を構成する位相補正器Ｍ（１），Ｍ
（２）の入力端子対および第２の入力端子対にそれぞれ
接続している。
【００１７】図２は、本実施例の電圧制御発振器を構成
する増幅素子１００を示す。この増幅素子は、２本の制
御信号線１２０および１２１、入力信号線対１２２およ
び出力信号線対１２３を持ち、制御信号線１２０により
制御される負荷ｐＭＯＳトランジスタ１２４，１２５
と、制御信号線１２１により制御される定電流源ｎＭＯ
Ｓトランジスタ１２６、および入力信号線対１２２によ
り制御される差動対ｎＭＯＳトランジスタ１２７，１２
８とからなる。制御信号線１２１の電圧を増加させるこ
とで、この増幅素子の入出力間の遅延時間を減少させる
ことができる。このとき、駆動電流が増加するため、制
御信号線１２０の電圧を減少させることで、出力信号線
対１２３から得られる信号の信号振幅を一定に保つこと
ができる。なお、この増幅素子の構成例は本発明を限定
するものではない。
する増幅素子１００を示す。この増幅素子は、２本の制
御信号線１２０および１２１、入力信号線対１２２およ
び出力信号線対１２３を持ち、制御信号線１２０により
制御される負荷ｐＭＯＳトランジスタ１２４，１２５
と、制御信号線１２１により制御される定電流源ｎＭＯ
Ｓトランジスタ１２６、および入力信号線対１２２によ
り制御される差動対ｎＭＯＳトランジスタ１２７，１２
８とからなる。制御信号線１２１の電圧を増加させるこ
とで、この増幅素子の入出力間の遅延時間を減少させる
ことができる。このとき、駆動電流が増加するため、制
御信号線１２０の電圧を減少させることで、出力信号線
対１２３から得られる信号の信号振幅を一定に保つこと
ができる。なお、この増幅素子の構成例は本発明を限定
するものではない。
【００１８】図３は、本実施例の電圧制御発振器を構成
する位相補正器１０１を示す。この位相補正器は、入力
信号線対１０，１１、出力信号線対１２，１３、第１の
入力端子対１，２、第２の入力端子対３，４を有してい
る。そして、入力信号線１０と出力信号線１２、および
入力信号線１１と出力信号線１３を共通としている。信
号線１０および１２は、信号２と３がローレベルの時、
および信号１と４がローレベルの時、第１の電源に接続
され、また、信号１と３がハイレベルの時、および信号
２と４がハイレベルの時、第２の電源に接続される。さ
らに、信号線１１および１３は、信号２と４がローレベ
ルの時、および信号１と３がローレベルの時、第１の電
源に接続され、また、信号１と４がハイレベルの時、お
よび信号２と３がハイレベルの時、第２の電源に接続さ
れる。ここで、第１の電源は増幅素子１００のハイレベ
ルを示す電位、第２の電源は増幅素子１００のローレベ
ルを示す電位を持つ電源である。なお、この位相補正器
の構成例は本発明を限定するものではない。
する位相補正器１０１を示す。この位相補正器は、入力
信号線対１０，１１、出力信号線対１２，１３、第１の
入力端子対１，２、第２の入力端子対３，４を有してい
る。そして、入力信号線１０と出力信号線１２、および
入力信号線１１と出力信号線１３を共通としている。信
号線１０および１２は、信号２と３がローレベルの時、
および信号１と４がローレベルの時、第１の電源に接続
され、また、信号１と３がハイレベルの時、および信号
２と４がハイレベルの時、第２の電源に接続される。さ
らに、信号線１１および１３は、信号２と４がローレベ
ルの時、および信号１と３がローレベルの時、第１の電
源に接続され、また、信号１と４がハイレベルの時、お
よび信号２と３がハイレベルの時、第２の電源に接続さ
れる。ここで、第１の電源は増幅素子１００のハイレベ
ルを示す電位、第２の電源は増幅素子１００のローレベ
ルを示す電位を持つ電源である。なお、この位相補正器
の構成例は本発明を限定するものではない。
【００１９】また、図３に示した信号線を示す参照番号
１０，１１，１２，１３、および信号を示す参照番号
１，２，３，４は、図１の位相補正器１０１のブロック
内に示してある。したがって、図１を見れば、その接続
関係が理解できるであろう。
１０，１１，１２，１３、および信号を示す参照番号
１，２，３，４は、図１の位相補正器１０１のブロック
内に示してある。したがって、図１を見れば、その接続
関係が理解できるであろう。
【００２０】本発明の電圧制御発振器では、リングオシ
レータを構成する増幅素子の数を半分にすると、そのリ
ングオシレータの発振周波数が倍になることを利用して
いる。すなわち、例えば、図１に示す回路では８個の増
幅素子を直列につないだ電圧制御可変遅延器に対して、
４個の増幅素子をリング状に接続したリングオシレータ
と、２個の増幅素子をリング状に接続したリングオシレ
ータを用意する。各々の増幅素子は同じ遅延時間を持つ
ように制御信号線１０４を共通にしている。電圧制御可
変遅延器の入力となる参照入力信号の位相と出力となる
参照出力信号の位相差が１８０度あるとき、その信号の
周波数をｆとすると、４個の増幅素子からなるリングオ
シレータの発振周波数は、２×ｆになり、また、２個の
増幅素子からなるリングオシレータの発振周波数は、４
×ｆになる。しかし、このままでは、参照入力信号の位
相と、４倍に逓倍された前記の信号との位相差は不定と
なる。本発明では、前記の位相差を一定値にするため、
位相補正器１０１を用いて、電圧制御可変遅延器と４個
の増幅素子からならリングオシレータとの位相差、およ
び４個の増幅素子からなるリングオシレータと２個の増
幅素子からなるリングオシレータとの位相差を一定にし
ている。
レータを構成する増幅素子の数を半分にすると、そのリ
ングオシレータの発振周波数が倍になることを利用して
いる。すなわち、例えば、図１に示す回路では８個の増
幅素子を直列につないだ電圧制御可変遅延器に対して、
４個の増幅素子をリング状に接続したリングオシレータ
と、２個の増幅素子をリング状に接続したリングオシレ
ータを用意する。各々の増幅素子は同じ遅延時間を持つ
ように制御信号線１０４を共通にしている。電圧制御可
変遅延器の入力となる参照入力信号の位相と出力となる
参照出力信号の位相差が１８０度あるとき、その信号の
周波数をｆとすると、４個の増幅素子からなるリングオ
シレータの発振周波数は、２×ｆになり、また、２個の
増幅素子からなるリングオシレータの発振周波数は、４
×ｆになる。しかし、このままでは、参照入力信号の位
相と、４倍に逓倍された前記の信号との位相差は不定と
なる。本発明では、前記の位相差を一定値にするため、
位相補正器１０１を用いて、電圧制御可変遅延器と４個
の増幅素子からならリングオシレータとの位相差、およ
び４個の増幅素子からなるリングオシレータと２個の増
幅素子からなるリングオシレータとの位相差を一定にし
ている。
【００２１】本発明の電圧制御発振器では、電圧制御発
振器を構成する増幅素子等の特性のばらつきが生じて
も、基本的にリングオシレータによりクロック信号を得
ているため、出力クロックの時間的なゆらぎ、すなわち
ジッタが少なくなる。
振器を構成する増幅素子等の特性のばらつきが生じて
も、基本的にリングオシレータによりクロック信号を得
ているため、出力クロックの時間的なゆらぎ、すなわち
ジッタが少なくなる。
【００２２】次に、図４から図７を参照して本発明のフ
ェーズロックドループ回路について説明する。
ェーズロックドループ回路について説明する。
【００２３】図４は、第１の実施例のフェーズロックド
ループ回路を示す回路図である。このフェーズロックド
ループ回路は、第１と第２の２つの入力信号の位相差ま
たは周波数差に対応する信号を、１つ以上の信号線から
成る第３の制御信号から出力する位相比較器１１０と、
第３の制御信号を入力とし、第４の制御信号を得るチャ
ージポンプ回路１１１と、第４の制御信号を入力とし、
第４の制御信号の高域周波数成分を減衰させるローパス
フィルタ１１２と、ローパスフィルタ１１２の出力信号
を制御信号線とする本発明の電圧制御発振器１１３と、
電圧制御発振器１１３の参照入力信号線対１１５が外部
からの入力クロック信号線１１４の参照クロックで与え
られ、位相比較器１１０の第２の入力信号が電圧制御発
振器１１３の参照出力信号線対１１６で与えられ、位相
比較器１１０の第１の入力信号が外部からの参照クロッ
クで与えられる。
ループ回路を示す回路図である。このフェーズロックド
ループ回路は、第１と第２の２つの入力信号の位相差ま
たは周波数差に対応する信号を、１つ以上の信号線から
成る第３の制御信号から出力する位相比較器１１０と、
第３の制御信号を入力とし、第４の制御信号を得るチャ
ージポンプ回路１１１と、第４の制御信号を入力とし、
第４の制御信号の高域周波数成分を減衰させるローパス
フィルタ１１２と、ローパスフィルタ１１２の出力信号
を制御信号線とする本発明の電圧制御発振器１１３と、
電圧制御発振器１１３の参照入力信号線対１１５が外部
からの入力クロック信号線１１４の参照クロックで与え
られ、位相比較器１１０の第２の入力信号が電圧制御発
振器１１３の参照出力信号線対１１６で与えられ、位相
比較器１１０の第１の入力信号が外部からの参照クロッ
クで与えられる。
【００２４】図５に、本実施例のフェーズロックドルー
プ回路を構成する位相比較器１１０の実施例を示す。こ
の位相比較器は、図示のように複数個のＮＡＮＤ回路に
より構成されている。
プ回路を構成する位相比較器１１０の実施例を示す。こ
の位相比較器は、図示のように複数個のＮＡＮＤ回路に
より構成されている。
【００２５】図６に、本実施例のフェーズロックドルー
プ回路を構成するチャージポンプ回路１１１の実施例を
示す。このチャージポンプは、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタとから構成されている。
プ回路を構成するチャージポンプ回路１１１の実施例を
示す。このチャージポンプは、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタとから構成されている。
【００２６】図７に、本実施例のフェーズロックドルー
プ回路を構成するローパスフィルタの実施例を示す。こ
のローパスフィルタは、２個の抵抗と１個のコンデンサ
で構成されている。
プ回路を構成するローパスフィルタの実施例を示す。こ
のローパスフィルタは、２個の抵抗と１個のコンデンサ
で構成されている。
【００２７】以上の構成のフェーズロックドループ回路
は、システムが安定したとき、入力クロック信号線１１
４から得られる信号の位相と、参照出力信号線対１１６
から得られる信号の位相が１８０度になるように、電圧
制御発振器１１３の、参照入力信号線対１１５から参照
出力信号線対１１６に信号が伝達するまでの時間が決定
される。
は、システムが安定したとき、入力クロック信号線１１
４から得られる信号の位相と、参照出力信号線対１１６
から得られる信号の位相が１８０度になるように、電圧
制御発振器１１３の、参照入力信号線対１１５から参照
出力信号線対１１６に信号が伝達するまでの時間が決定
される。
【００２８】本実施例のフェーズロックドループ回路で
は、参照出力信号線対１１６と入力クロック信号線１１
４の信号の周波数は一致しており、従って、位相のみを
一致させることで安定する。また、電圧制御発振器に本
発明の電圧制御発振器を用いることで、入力クロックを
逓信倍した周波数の低ジッタなクロック信号が得られ
る。
は、参照出力信号線対１１６と入力クロック信号線１１
４の信号の周波数は一致しており、従って、位相のみを
一致させることで安定する。また、電圧制御発振器に本
発明の電圧制御発振器を用いることで、入力クロックを
逓信倍した周波数の低ジッタなクロック信号が得られ
る。
【００２９】
【発明の効果】以上説明したように、本発明において
は、電圧制御発振器を構成する増幅素子等の特性のばら
つきが生じても、逓倍信号を基本的に増幅器をリング状
に接続したリングオシレータにより得ているため、出力
クロックの時間的なゆらぎ、すなわちジッタが少なくな
る。
は、電圧制御発振器を構成する増幅素子等の特性のばら
つきが生じても、逓倍信号を基本的に増幅器をリング状
に接続したリングオシレータにより得ているため、出力
クロックの時間的なゆらぎ、すなわちジッタが少なくな
る。
【００３０】また、本発明の電圧制御発振器を用いて、
フェーズロックドループ回路を構成した場合、出力クロ
ックにジッタが少ない逓倍信号が生成できる。
フェーズロックドループ回路を構成した場合、出力クロ
ックにジッタが少ない逓倍信号が生成できる。
【図１】本発明の実施例の電圧制御発振器のブロック構
成を示した図である。
成を示した図である。
【図２】図１の電圧制御発振器を構成する増幅素子の実
施例を示した図である。
施例を示した図である。
【図３】図１の電圧制御発振器を構成する位相補正器の
実施例を示した図である。
実施例を示した図である。
【図４】図１の実施例のフェーズロックドループ回路の
ブロック構成を示した図である。
ブロック構成を示した図である。
【図５】図４のフェーズロックドループ回路を構成する
位相比較器の実施例を示した図である。
位相比較器の実施例を示した図である。
【図６】図４のフェーズロックドループ回路を構成する
チャージポンプ回路の実施例を示した図である。
チャージポンプ回路の実施例を示した図である。
【図７】図４のフェーズロックドループ回路を構成する
ローパスフィルタ回路の実施例を示した図である。
ローパスフィルタ回路の実施例を示した図である。
【図８】従来例の電圧制御発振器のブロック構成を示し
た図である。
た図である。
【図９】従来例の電圧制御発振器に用いる排他的論理和
回路の例を示した図である。
回路の例を示した図である。
【図１０】従来例の電圧制御発振器のタイミングチャー
トを示した図である。
トを示した図である。
１００ 増幅素子 １０１ 位相補正器 １０２，１１５ 参照入力信号線対 １０３，１１６ 参照出力信号線対 １０４，１２０，１２１ 制御信号線 １０５，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ，１
０５ｅ，１０５ｆ，１０５ｇ，１０５ｈ，１０５ｉ，１
０５ｊ，１０５ｋ，１０５ｌ，１０５ｍ，１０５ｎ，１
２３ 出力信号線対 １０６ 排他的論理和回路 １２２ 入力信号線対 １１０ 位相比較器 １１１ チャージポンプ回路 １１２ ローパスフェルタ回路 １１３ 電圧制御発振器 １１４ 入力クロック信号線
０５ｅ，１０５ｆ，１０５ｇ，１０５ｈ，１０５ｉ，１
０５ｊ，１０５ｋ，１０５ｌ，１０５ｍ，１０５ｎ，１
２３ 出力信号線対 １０６ 排他的論理和回路 １２２ 入力信号線対 １１０ 位相比較器 １１１ チャージポンプ回路 １１２ ローパスフェルタ回路 １１３ 電圧制御発振器 １１４ 入力クロック信号線
Claims (4)
- 【請求項１】Ｎ個の第１の増幅素子ＡＰ１（１），ＡＰ
１（２），．．．，ＡＰ１（Ｎ）を、入力信号線対と出
力信号線対が接続するように接続して構成し、参照入力
信号線対から参照出力信号線対に信号が伝達するまでの
遅延時間が制御できる電圧制御可変遅延器Ｄ（Ｎ）と、 Ｍ個の第１の増幅素子ＡＰ２（１），ＡＰ２
（２），．．．，ＡＰ２（Ｍ）の入力信号線対のそれぞ
れに位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｍ）
を接続した構造からなる第２の増幅素子ＡＭ（１），Ａ
Ｍ（２），．．．，ＡＭ（Ｍ）を、入力信号線対と出力
信号線対を接続して発振するようにリング状に接続して
構成した１つ以上のＱ個のリングオシレータＰ（Ｍ）か
ら構成され、 電圧制御可変遅延器Ｄ（Ｎ）を構成する第１の増幅素子
ＡＰ１（１），ＡＰ１（２），．．．，ＡＰ１（Ｎ）の
出力信号線対を、リングオシレータＰ（Ｎ／２）を構成
する位相補正器Ｍ（１），Ｍ（２），．．．，Ｍ（Ｎ／
２）の第１の入力端子対および第２の入力端子対にそれ
ぞれ接続し、 Ｑ個のリングオシレータＰ（Ｎ／２），Ｐ（Ｎ／
４），．．．，Ｐ（Ｎ／（２×Ｑ））に対して、リング
オシレータＰ（Ｎ／（２×Ｘ））を構成する位相補正器
Ｍ（１），Ｍ（２），．．．，Ｍ（Ｎ／（２×Ｘ））の
出力信号線対を、リングオシレータＰ（Ｎ／（４×
Ｘ））を構成する位相補正器Ｍ（１），Ｍ
（２），．．．，Ｍ（Ｎ／（４×Ｘ））の第１の入力端
子対および第２の入力端子対にそれぞれ接続するという
手続きを、Ｘを１，２，．．．，Ｑ−１まで変化させて
行うことにより構成したことを特徴とする電圧制御発振
器。 - 【請求項２】前記第１の増幅素子は、入力信号線対、出
力信号線対および１本以上の制御信号線を持ち、差動増
幅器として機能し、制御信号線を用いて、入力信号線対
から出力信号線対に差動信号が伝達されるまでの遅延時
間を制御することができる増幅素子であり、 前記位相補正器は、入力信号線対、出力信号線対、第１
の入力端子対、および第２の入力端子対を持ち、第１の
入力端子対と第２の入力端子対が異なる論理レベルの
時、入力信号線対と出力信号線対がある定められた論理
レベルになるように構成したスイッチ素子が接続または
遮断され、第１の入力端子対と第２の入力端子対が同じ
論理レベルの時、入力信号線対と出力信号線対が前記の
定められた論理レベルを反転させた論理レベルになるよ
うに構成したスイッチ素子が接続または遮断される回路
である、ことを特徴とする請求項１記載の電圧制御発振
器。 - 【請求項３】前記スイッチ素子はＭＯＳトランジスタま
たはバイポーラトランジスタで構成されていることを特
徴とする請求項２記載の電圧制御発振器。 - 【請求項４】第１と第２の２つの入力信号の位相差また
は周波数差に対応する信号を、１つ以上の信号線から成
る第３の制御信号から出力する位相比較器と、 第３の制御信号を入力とし、第４の制御信号を得るチャ
ージポンプ回路と、 第４の制御信号を入力とし、第４の制御信号の高域周波
数成分を減衰させるローパスフィルタと、 前記のローパスフィルタの出力信号を制御信号線とする
請求項１，２または３記載の電圧制御発振器とを備え、 前記電圧制御発振器の参照入力信号線対が外部からの参
照クロックで与えられ、前記位相比較器の第２の入力信
号が前記電圧制御発振器の参照出力信号線対で与えら
れ、前記位相比較器の第１の入力信号が外部からの参照
クロックで与えられることを特徴とするフェーズロック
ドループ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211640A JP2734380B2 (ja) | 1994-09-06 | 1994-09-06 | 電圧制御発振器およびフェーズロックドループ回路 |
| US08/524,415 US5563554A (en) | 1994-09-06 | 1995-09-06 | Voltage controlled oscillator and phase-locked loop circuit |
| DE19532910A DE19532910C2 (de) | 1994-09-06 | 1995-09-06 | Spannungsgesteuerter Oszillator und phasenstarre Schleife |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211640A JP2734380B2 (ja) | 1994-09-06 | 1994-09-06 | 電圧制御発振器およびフェーズロックドループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879068A true JPH0879068A (ja) | 1996-03-22 |
| JP2734380B2 JP2734380B2 (ja) | 1998-03-30 |
Family
ID=16609131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211640A Expired - Lifetime JP2734380B2 (ja) | 1994-09-06 | 1994-09-06 | 電圧制御発振器およびフェーズロックドループ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563554A (ja) |
| JP (1) | JP2734380B2 (ja) |
| DE (1) | DE19532910C2 (ja) |
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| US5563554A (en) | 1996-10-08 |
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