JPH11249708A - プログラマブルゼロを備えるフィードフォワード回路構造およびプログラマブルゼロを備えるフィードフォワード回路構造を持つセル - Google Patents
プログラマブルゼロを備えるフィードフォワード回路構造およびプログラマブルゼロを備えるフィードフォワード回路構造を持つセルInfo
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- JPH11249708A JPH11249708A JP10364745A JP36474598A JPH11249708A JP H11249708 A JPH11249708 A JP H11249708A JP 10364745 A JP10364745 A JP 10364745A JP 36474598 A JP36474598 A JP 36474598A JP H11249708 A JPH11249708 A JP H11249708A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
Abstract
(57)【要約】
【課題】 適切な信号の帯域幅を維持しつつ要件に従い
遅延をプログラムすることができるフィードフォワード
回路構造を提供する。 【解決手段】 プログラマブルゼロを備えるフィードフ
ォワード回路構造は、カスケード接続される第１のセル
と第２のセルとを含む。前記第１および第２のセルは各
々バイポーラトランジスタの第１の対、第２の対、第１
の高インピーダンス素子、第２の高インピーダンス素子
および第５のトランジスタを含む。前記第５のトランジ
スタのベース端子は、第１のトランジスタの対の第１の
トランジスタのコレクタ端子から出力され分子に１対の
特異点を持つ伝達関数を決定するため前記第１のセルに
おいては正号で出力され前記第２のセルでは負号で出力
される信号を受ける。前記第１および第２のトランジス
タの対の第２のトランジスタは、それぞれ、異なる値の
第３および第４の電流源により制御される。
遅延をプログラムすることができるフィードフォワード
回路構造を提供する。 【解決手段】 プログラマブルゼロを備えるフィードフ
ォワード回路構造は、カスケード接続される第１のセル
と第２のセルとを含む。前記第１および第２のセルは各
々バイポーラトランジスタの第１の対、第２の対、第１
の高インピーダンス素子、第２の高インピーダンス素子
および第５のトランジスタを含む。前記第５のトランジ
スタのベース端子は、第１のトランジスタの対の第１の
トランジスタのコレクタ端子から出力され分子に１対の
特異点を持つ伝達関数を決定するため前記第１のセルに
おいては正号で出力され前記第２のセルでは負号で出力
される信号を受ける。前記第１および第２のトランジス
タの対の第２のトランジスタは、それぞれ、異なる値の
第３および第４の電流源により制御される。
Description
【０００１】
【発明の分野】この発明は一般に、連続時間フィルタ、
遅延ラインなどにおいて使用するための、プログラマブ
ルゼロを有する回路に関する。この発明は特に、プログ
ラマブル遅延セルを提供するための、プログラマブルゼ
ロを備えるフィードフォワード構造を有する回路に関す
る。
遅延ラインなどにおいて使用するための、プログラマブ
ルゼロを有する回路に関する。この発明は特に、プログ
ラマブル遅延セルを提供するための、プログラマブルゼ
ロを備えるフィードフォワード構造を有する回路に関す
る。
【０００２】
【発明の背景】増幅された信号の周波数応答が、信号の
振幅（係数（modulus ））の周波数応答と、前記信号の
位相の周波数応答との相関関係を必然的に伴うことが知
られている。特に、帯域が増加するに伴い、位相が変化
し群遅延が減少する。群遅延は、周波数に対しての位相
の導関数と定義される。
振幅（係数（modulus ））の周波数応答と、前記信号の
位相の周波数応答との相関関係を必然的に伴うことが知
られている。特に、帯域が増加するに伴い、位相が変化
し群遅延が減少する。群遅延は、周波数に対しての位相
の導関数と定義される。
【０００３】理論上、所望の結果は、帯域が無限である
プログラマブル遅延である。広い信号帯域を維持しつつ
要件によって遅延をプログラムすることができることが
必須である応用においては、従来の回路は適切に信号帯
域幅を維持しない。このような従来の回路は、制御ルー
プの使用を必要とする演算増幅器構造を用いており、そ
の実施のためには、フィルタリングの次数が高く、消費
電力が高く、使用される半導体の面積が大きい。フィー
ドバック型の従来の構造では、導関数信号は回路の高周
波数点において導入され、そのため、伝達関数にゼロが
導入され上述の不都合が生じる。
プログラマブル遅延である。広い信号帯域を維持しつつ
要件によって遅延をプログラムすることができることが
必須である応用においては、従来の回路は適切に信号帯
域幅を維持しない。このような従来の回路は、制御ルー
プの使用を必要とする演算増幅器構造を用いており、そ
の実施のためには、フィルタリングの次数が高く、消費
電力が高く、使用される半導体の面積が大きい。フィー
ドバック型の従来の構造では、導関数信号は回路の高周
波数点において導入され、そのため、伝達関数にゼロが
導入され上述の不都合が生じる。
【０００４】
【発明の概要】この発明により、プログラマブルゼロを
備えるフィードフォワード回路構造が提供される。この
回路は、カスケード接続される第１のセルと第２のセル
とを含む。前記第１のセルおよび第２のセルは各々バイ
ポーラトランジスタの第１の対および第２の対を含む。
前記第１のトランジスタの対のエミッタ端子は第１の電
流源に接続され、前記第２のトランジスタの対のエミッ
タ端子は第２の電流源に接続される。第１の高インピー
ダンス素子が前記第１のトランジスタの対と第２のトラ
ンジスタの対との間に接続され、第２の高インピーダン
ス素子が前記第２のトランジスタの対の出力に接続され
る。第５のトランジスタが、前記第１のトランジスタの
対の第１のトランジスタのコレクタ端子と、前記第２の
トランジスタの対の第２のトランジスタのコレクタ端子
との間に接続される。前記第５のトランジスタのベース
端子は、第１のトランジスタの対の前記第１のトランジ
スタのコレクタ端子から出力される信号を受け、この信
号は、分子に１対の特異点を持つ伝達関数を決定するた
め、前記第１のセルにおいては正号で出力され、前記第
２のセルでは負号で出力される。前記第１のトランジス
タの対および第２のトランジスタの対の第２のトランジ
スタは、それぞれ、相互に異なった値の第３および第４
の電流源により制御される。
備えるフィードフォワード回路構造が提供される。この
回路は、カスケード接続される第１のセルと第２のセル
とを含む。前記第１のセルおよび第２のセルは各々バイ
ポーラトランジスタの第１の対および第２の対を含む。
前記第１のトランジスタの対のエミッタ端子は第１の電
流源に接続され、前記第２のトランジスタの対のエミッ
タ端子は第２の電流源に接続される。第１の高インピー
ダンス素子が前記第１のトランジスタの対と第２のトラ
ンジスタの対との間に接続され、第２の高インピーダン
ス素子が前記第２のトランジスタの対の出力に接続され
る。第５のトランジスタが、前記第１のトランジスタの
対の第１のトランジスタのコレクタ端子と、前記第２の
トランジスタの対の第２のトランジスタのコレクタ端子
との間に接続される。前記第５のトランジスタのベース
端子は、第１のトランジスタの対の前記第１のトランジ
スタのコレクタ端子から出力される信号を受け、この信
号は、分子に１対の特異点を持つ伝達関数を決定するた
め、前記第１のセルにおいては正号で出力され、前記第
２のセルでは負号で出力される。前記第１のトランジス
タの対および第２のトランジスタの対の第２のトランジ
スタは、それぞれ、相互に異なった値の第３および第４
の電流源により制御される。
【０００５】この発明の一利点は、広い信号帯域を維持
しつつプログラマブル遅延を与える、連続時間フィル
タ、遅延ラインなどを作り出すため、プログラマブルゼ
ロを備えるフィードフォワード回路構造を使用できる点
にある。この発明の他の利点は、信号の位相応答を変え
ることなく信号の係数（modulus ）の周波数増幅を行な
う、連続時間フィルタ、遅延ラインなどを作り出すた
め、プログラマブルゼロを備えるフィードフォワード回
路構造を使用できる点にある。この発明のまた他の利点
は、回路構造が開ループモードで獲得される、連続時間
フィルタ、遅延ラインなどを作り出すため、プログラマ
ブルゼロを備えるフィードフォワード回路構造を使用で
きる点にある。この発明のまたさらなる利点は、消費電
力が少なく使用される半導体面積が減じられた、連続時
間フィルタ、遅延ラインなどを作り出すため、プログラ
マブルゼロを備えるフィードフォワード回路構造を使用
できる点にある。この発明のまたさらなる利点は、信頼
性が高く低価格で比較的容易に製造される、連続時間フ
ィルタ、遅延ラインなどを作り出すため、プログラマブ
ルゼロを備えるフィードフォワード回路構造を使用でき
る点にある。
しつつプログラマブル遅延を与える、連続時間フィル
タ、遅延ラインなどを作り出すため、プログラマブルゼ
ロを備えるフィードフォワード回路構造を使用できる点
にある。この発明の他の利点は、信号の位相応答を変え
ることなく信号の係数（modulus ）の周波数増幅を行な
う、連続時間フィルタ、遅延ラインなどを作り出すた
め、プログラマブルゼロを備えるフィードフォワード回
路構造を使用できる点にある。この発明のまた他の利点
は、回路構造が開ループモードで獲得される、連続時間
フィルタ、遅延ラインなどを作り出すため、プログラマ
ブルゼロを備えるフィードフォワード回路構造を使用で
きる点にある。この発明のまたさらなる利点は、消費電
力が少なく使用される半導体面積が減じられた、連続時
間フィルタ、遅延ラインなどを作り出すため、プログラ
マブルゼロを備えるフィードフォワード回路構造を使用
できる点にある。この発明のまたさらなる利点は、信頼
性が高く低価格で比較的容易に製造される、連続時間フ
ィルタ、遅延ラインなどを作り出すため、プログラマブ
ルゼロを備えるフィードフォワード回路構造を使用でき
る点にある。
【０００６】この発明のさらなる特徴および利点は、添
付の図面に単に限定的ではない例として図示される、こ
の発明によるフィードフォワード構造の好ましいが排他
的ではない実施例の説明から明らかとなるであろう。
付の図面に単に限定的ではない例として図示される、こ
の発明によるフィードフォワード構造の好ましいが排他
的ではない実施例の説明から明らかとなるであろう。
【０００７】
【詳細な説明】図面を参照し、この発明によるフィード
フォワード構造が、左半面の特異点（ゼロ）について図
１に、右半面の特異点（ゼロ）について図２に図示され
る。
フォワード構造が、左半面の特異点（ゼロ）について図
１に、右半面の特異点（ゼロ）について図２に図示され
る。
【０００８】図１の回路は、相互に接続される第１の回
路区域と第２の回路区域とを含む。第１の回路区域は、
第１のトランジスタ１および第２のトランジスタ２とし
て参照される、第１のバイポーラトランジスタの対を含
む。第１のバイポーラトランジスタ１は、そのベース端
子で入力信号Ｖｉｎを受ける。ダイオード３および第１
の電流源４はそれぞれ、バイポーラトランジスタ１およ
び２の対のコレクタ端子に接続される。第１の電流源４
は電流ＩO を供給する。トランジスタ１および２のエミ
ッタ端子は電流２ＩO を供給する第２の電流源５に接続
される。第１のキャパシタＣはバイポーラトランジスタ
２のベース端子に接続される。
路区域と第２の回路区域とを含む。第１の回路区域は、
第１のトランジスタ１および第２のトランジスタ２とし
て参照される、第１のバイポーラトランジスタの対を含
む。第１のバイポーラトランジスタ１は、そのベース端
子で入力信号Ｖｉｎを受ける。ダイオード３および第１
の電流源４はそれぞれ、バイポーラトランジスタ１およ
び２の対のコレクタ端子に接続される。第１の電流源４
は電流ＩO を供給する。トランジスタ１および２のエミ
ッタ端子は電流２ＩO を供給する第２の電流源５に接続
される。第１のキャパシタＣはバイポーラトランジスタ
２のベース端子に接続される。
【０００９】第２の回路区域は、第３のトランジスタ６
および第４のトランジスタ７として参照される、バイポ
ーラトランジスタの第２の対を含む。第３のバイポーラ
トランジスタ６は、そのベース端子が第２のトランジス
タ２のベース端子に接続され、トランジスタ６のコレク
タ端子は電源電圧に接続される。
および第４のトランジスタ７として参照される、バイポ
ーラトランジスタの第２の対を含む。第３のバイポーラ
トランジスタ６は、そのベース端子が第２のトランジス
タ２のベース端子に接続され、トランジスタ６のコレク
タ端子は電源電圧に接続される。
【００１０】トランジスタ６および７のエミッタ端子
は、第２の電流源５に等しい値を持つ第３の電流源１１
によりバイアスをかけられる。バイポーラトランジスタ
７はダイオード接続され、たとえば第１のキャパシタに
値が等しい第２のキャパシタＣがトランジスタ７のベー
ス端子に接続される。第１の電流源４の値の（１＋Ｋ）
倍の値の、第４の電流源９が、トランジスタ７のベース
端子とコレクタ端子との間の共通ノードに接続される。
は、第２の電流源５に等しい値を持つ第３の電流源１１
によりバイアスをかけられる。バイポーラトランジスタ
７はダイオード接続され、たとえば第１のキャパシタに
値が等しい第２のキャパシタＣがトランジスタ７のベー
ス端子に接続される。第１の電流源４の値の（１＋Ｋ）
倍の値の、第４の電流源９が、トランジスタ７のベース
端子とコレクタ端子との間の共通ノードに接続される。
【００１１】最後に、第５のバイポーラトランジスタ８
が、そのベース端子でトランジスタ１のコレクタ端子に
接続され、そのコレクタ端子でバイポーラトランジスタ
７のベース端子とコレクタ端子との間の共通ノードに接
続され、これによって、第１の回路区域と第２の回路区
域との間がさらに接続される。第５の電流源１０が、第
５のバイポーラトランジスタ８のエミッタ端子に接続さ
れ、その値は第１の電流源４の値のＫ倍である。
が、そのベース端子でトランジスタ１のコレクタ端子に
接続され、そのコレクタ端子でバイポーラトランジスタ
７のベース端子とコレクタ端子との間の共通ノードに接
続され、これによって、第１の回路区域と第２の回路区
域との間がさらに接続される。第５の電流源１０が、第
５のバイポーラトランジスタ８のエミッタ端子に接続さ
れ、その値は第１の電流源４の値のＫ倍である。
【００１２】図２中、同一の参照番号は同一の要素を示
す。図１の回路と図２の回路との違いは、第５のバイポ
ーラトランジスタ８が、バイポーラトランジスタ１のコ
レクタ端子から出力され、符号が変えられた信号をその
入力において受け取る点にある。
す。図１の回路と図２の回路との違いは、第５のバイポ
ーラトランジスタ８が、バイポーラトランジスタ１のコ
レクタ端子から出力され、符号が変えられた信号をその
入力において受け取る点にある。
【００１３】この態様では、図１の回路の伝達関数は次
式で与えられる。 Ｈ１（ｓ）＝Ｖｏｕｔ／Ｖｉｎ＝（１＋ｓＫ／ＷO ）／
（１＋ｓ／ＷO ）2 一方図２の回路の伝達関数は次式で与えられる。
式で与えられる。 Ｈ１（ｓ）＝Ｖｏｕｔ／Ｖｉｎ＝（１＋ｓＫ／ＷO ）／
（１＋ｓ／ＷO ）2 一方図２の回路の伝達関数は次式で与えられる。
【００１４】Ｈ２（ｓ）＝Ｖｏｕｔ／Ｖｉｎ＝（１−ｓ
Ｋ／ＷO ）／（１＋ｓ／ＷO ）2 カスケード接続されそれぞれ図１および図２に図示され
る上述の２つのセルのグローバル伝達関数は、したがっ
て、伝達関数Ｈ１（ｓ）と伝達関数Ｈ２（ｓ）との積と
して与えられる。したがって次式を得ることができる。
Ｋ／ＷO ）／（１＋ｓ／ＷO ）2 カスケード接続されそれぞれ図１および図２に図示され
る上述の２つのセルのグローバル伝達関数は、したがっ
て、伝達関数Ｈ１（ｓ）と伝達関数Ｈ２（ｓ）との積と
して与えられる。したがって次式を得ることができる。
【００１５】Ｈ（ｓ）＝［１−Ｋｓ／ＷO ）2 ］／（１
＋Ｓ／ＷO ）4 この伝達関数は１対の実数ゼロを生成し、もし図１の回
路および図２の回路の両者に対して等しいＫの値が選択
されるのならば、この１対の実数ゼロはそれぞれ左半面
および右半面内に配置される。もしＫ＝Ｋ１でありかつ
Ｋ＝Ｋ２であり、Ｋ１とＫ２とが異なるのであれば、結
果として得られる伝達関数は、分子に「ｓ」項を有し、
１＋βｓ−αｓ2 の形になる。
＋Ｓ／ＷO ）4 この伝達関数は１対の実数ゼロを生成し、もし図１の回
路および図２の回路の両者に対して等しいＫの値が選択
されるのならば、この１対の実数ゼロはそれぞれ左半面
および右半面内に配置される。もしＫ＝Ｋ１でありかつ
Ｋ＝Ｋ２であり、Ｋ１とＫ２とが異なるのであれば、結
果として得られる伝達関数は、分子に「ｓ」項を有し、
１＋βｓ−αｓ2 の形になる。
【００１６】上述の回路構造は、２つのセルを単純にカ
スケード接続することによって、２つの実数ゼロを備え
る伝達関数を得ることを可能にする。この場合、群遅延
は信号の所望の帯域にわたり一定のままである。
スケード接続することによって、２つの実数ゼロを備え
る伝達関数を得ることを可能にする。この場合、群遅延
は信号の所望の帯域にわたり一定のままである。
【００１７】そうでなく、もし、この発明により提供さ
れる２つのセルの伝達関数が、それらそれぞれの分子が
相互に異なったＫ項を持つ、すなわち、第１の伝達関数
についてはＫ＝Ｋ１であり、第２の伝達関数については
Ｋ＝Ｋ２であるように、伝達関数がなるのならば、多項
式１＋βｓ−αｓ2 が分子に存在する、（２つのカスケ
ード接続されるセルの伝達関数の積によって決定され
る）グローバル伝達関数を得ることができる。この第２
の場合においては、項Ｋ１および項Ｋ２を変えることに
よって、信号の帯域を変えずに群遅延の変動を前もって
設定することができる。
れる２つのセルの伝達関数が、それらそれぞれの分子が
相互に異なったＫ項を持つ、すなわち、第１の伝達関数
についてはＫ＝Ｋ１であり、第２の伝達関数については
Ｋ＝Ｋ２であるように、伝達関数がなるのならば、多項
式１＋βｓ−αｓ2 が分子に存在する、（２つのカスケ
ード接続されるセルの伝達関数の積によって決定され
る）グローバル伝達関数を得ることができる。この第２
の場合においては、項Ｋ１および項Ｋ２を変えることに
よって、信号の帯域を変えずに群遅延の変動を前もって
設定することができる。
【００１８】当業者には理解されるであろうように、上
述のフィードフォワード回路構造には多くの修正および
変更を加えることができ、それらすべてはこの発明の着
想の範囲内にある。たとえば、２つのセルのキャパシタ
Ｃは互いに異なった値を有するように選択することがで
きる。また、上述の回路構造において使用されたすべて
の特定の説明された回路素子は、他の技術的に等価な回
路素子と置換えることができる。
述のフィードフォワード回路構造には多くの修正および
変更を加えることができ、それらすべてはこの発明の着
想の範囲内にある。たとえば、２つのセルのキャパシタ
Ｃは互いに異なった値を有するように選択することがで
きる。また、上述の回路構造において使用されたすべて
の特定の説明された回路素子は、他の技術的に等価な回
路素子と置換えることができる。
【００１９】この発明の特定の実施例を説明の目的でこ
こに説明してきたが、この発明の精神および範囲から逸
脱することなくさまざまな修正を加え得ることが、上の
説明から理解されるであろう。したがって、この発明
は、この特定の開示に限定されるのではなく、前掲請求
項によって定義されるこの発明の範囲により限定され
る。
こに説明してきたが、この発明の精神および範囲から逸
脱することなくさまざまな修正を加え得ることが、上の
説明から理解されるであろう。したがって、この発明
は、この特定の開示に限定されるのではなく、前掲請求
項によって定義されるこの発明の範囲により限定され
る。
【図１】この発明によるフィードフォワード回路構造の
第１のセルの実施例の回路図である。
第１のセルの実施例の回路図である。
【図２】この発明によるフィードフォワード回路構造の
第２のセルの実施例の回路図である。
第２のセルの実施例の回路図である。
１ 第１のトランジスタ ２ 第２のトランジスタ ３ ダイオード ４ 第１の電流源 ５ 第２の電流源 ６ 第３のトランジスタ ７ 第４のトランジスタ ８ 第５のトランジスタ ９ 第４の電流源 １０ 第５の電流源 １１ 第３の電流源
フロントページの続き (72)発明者 バレリオ・ピザーティ イタリア、（プロビンス・オブ・パビ ア）、27040 ボスナスコ、ビア・カバラ ンテ、19
Claims (12)
- 【請求項１】 プログラマブルゼロを備えるフィードフ
ォワード回路構造であって、カスケード接続される第１
のセルと第２のセルとを含み、前記第１のセルおよび第
２のセルは各々、 エミッタ端子が第１の電流源に接続される、第１のバイ
ポーラトランジスタの対と、 エミッタ端子が第２の電流源に接続される、第２のトラ
ンジスタの対と、 前記第１のトランジスタの対と前記第２のトランジスタ
の対との間に接続される第１の高インピーダンス素子
と、 前記第２のトランジスタの対の出力に接続される第２の
高インピーダンス素子と、 前記第１のトランジスタの対の第１のトランジスタのコ
レクタ端子と、前記第２のトランジスタの対の第２のト
ランジスタのコレクタ端子との間に接続される第５のト
ランジスタとを含み、前記第５のトランジスタのベース
端子は、第１のトランジスタの対の前記第１のトランジ
スタのコレクタ端子から出力される信号を受け、前記信
号は、前記第１のセルにおいては正号で出力され、前記
第２のセルにおいては負号で出力され、 前記第１のトランジスタの対の第２のトランジスタおよ
び前記第２のトランジスタの対の第２のトランジスタ
は、それぞれ、相互に異なった値を有する第３および第
４の電流源によって制御される、プログラマブルゼロを
備えるフィードフォワード回路構造。 - 【請求項２】 第３の電流源および第４の電流源は、前
記第２のトランジスタのコレクタ端子に接続される、請
求項１に記載のフィードフォワード回路構造。 - 【請求項３】 前記第１のトランジスタの対の前記第２
のトランジスタと前記第２のトランジスタの対の前記第
２のトランジスタとはダイオード接続される、請求項１
に記載のフィードフォワード回路構造。 - 【請求項４】 前記第５のトランジスタのエミッタ端子
は第５の電流源に接続される、請求項１に記載のフィー
ドフォワード回路構造。 - 【請求項５】 前記第５の電流源の値は、第３の電流源
の値のＫ倍に等しい、請求項４に記載のフィードフォワ
ード回路構造。 - 【請求項６】 第３および第４の電流源は、前記第２の
トランジスタのコレクタ端子に接続され、第４の電流源
の値は、第３の電流源の値の（１＋Ｋ）倍に等しい、請
求項１に記載のフィードフォワード回路構造。 - 【請求項７】 第１のバイポーラトランジスタの対と、 第２のバイポーラトランジスタの対と、 第１のトランジスタの対と第２のトランジスタの対とを
結合する第１の高インピーダンス素子と、 前記第２のトランジスタの対の出力に結合される第２の
高インピーダンス素子と、 前記第１の対の第１のトランジスタと前記第２の対の第
２のトランジスタとの間に接続されるさらなるトランジ
スタとを含む、プログラマブルゼロを備えるフィードフ
ォワード回路構造を持つセル。 - 【請求項８】 前記さらなるトランジスタのベース端子
は、第１のトランジスタの対の前記第１のトランジスタ
のコレクタ端子に接続され、前記さらなるトランジスタ
のコレクタ端子は、前記第２のトランジスタの対の第２
のトランジスタのコレクタ端子に接続される、請求項７
に記載の、フィードフォワード回路構造を持つセル。 - 【請求項９】 第１のトランジスタの対の前記第１のト
ランジスタのコレクタ端子から出力される信号は、前記
さらなるトランジスタのベース端子に入力される、請求
項８に記載の、フィードフォワード回路構造を持つセ
ル。 - 【請求項１０】 第１のトランジスタの対の前記第１の
トランジスタのコレクタ端子から出力される信号は、そ
の符号を変えられて前記さらなるトランジスタのベース
端子に入力される、請求項８に記載の、フィードフォワ
ード回路構造を持つセル。 - 【請求項１１】 第１の電流源および第２の電流源をさ
らに含み、第１の電流源は第１のトランジスタの対の第
２のトランジスタのコレクタ端子に接続され、第２の電
流源は第２のトランジスタの対の前記第２のトランジス
タのコレクタ端子に接続され、第２の電流源の値は第１
の電流源の値の（１＋Ｋ）倍に等しい、請求項７に記載
の、フィードフォワード回路構造を持つセル。 - 【請求項１２】 第１の電流源の値のＫ倍である値を有
する第３の電流源をさらに含み、第３の電流源は前記さ
らなるトランジスタのエミッタ端子に接続される、請求
項１１に記載の、フィードフォワード回路構造を持つセ
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT97830696:7 | 1997-12-23 | ||
| EP97830696A EP0926814B1 (en) | 1997-12-23 | 1997-12-23 | Feedforward structure with programmable zeros for synthesizing continuous-time filters, delay lines and the like |
Publications (1)
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| JPH11249708A true JPH11249708A (ja) | 1999-09-17 |
Family
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Family Applications (1)
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- 1998-12-23 US US09/221,199 patent/US6127873A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011144353A (ja) * | 2009-12-16 | 2011-07-28 | Fujimori Kogyo Co Ltd | イージーピールフィルム及び蓋材フィルム |
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