JP3953540B2

JP3953540B2 - 高域通過フィルター

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Publication number: JP3953540B2
Application number: JP20722395A
Authority: JP
Inventors: ブリアンティフランチェスコ; アリーニロベルト; ピサーティバレリオ; ガドゥッチパオロ
Original assignee: エッセジエッセ−トムソンミクロエレクトロニクスソチエタレスポンサビリタリミテ
Priority date: 1994-08-12
Filing date: 1995-08-14
Publication date: 2007-08-08
Anticipated expiration: 2015-08-14
Also published as: EP0696846A1; DE69431656D1; US5644267A; JPH0879006A; EP0696846B1

Description

【０００１】
【発明の属する技術分野】
この発明は，高周波数アプリケーション用のプログラマブル・ゼロ・フィルター（零をプログラムすることが可能なフィルター）に関するものであり，より具体的には，この発明は，高周波数アプリケーション用の，少なくとも１つの入力端子と少なくとも１つの出力端子を含んでおり，それらの間に伝達関数が形成され，また，一連のトランスコンダクタンス・ステージを組み込んだ四次セルが挿入されている高域通過フィルターに関するものである。
【０００２】
【従来の技術】
周知のように，高周波数アプリケーション用のフィルターの大部分は，低域通過四次セルから構成され，その一例を図７に示す。
【０００３】
図７に示したセル１は通常の構造を有しており，ここでは説明を簡略化するために片面構成で示してある。しかしながら，セル１に対しては，十分な差動タイプの構成とすることができ，この場合にはコモンモード信号の拒絶や電源線からの外乱などが改善される。
【０００４】
セル１は，入力端子ＩＮと出力端子ＯＵＴを有しており，その間に配列された第１のトランスコンダクタンス・ステージ２，第２のトランスコンダクタンス・ステージ３，および，第３のトランスコンダクタンス・ステージ４が挿入されている。
【０００５】
第４のトランスコンダクタンス・ステージ５は，第３のトランスコンダクタンス・ステージ４の出力端子１１と第２のトランスコンダクタンス・ステージ３の入力端子８との間でフィードバック・ライン１９により接続されている。
【０００６】
第１のトランスコンダクタンス・ステージ２はセル１の入力端子ＩＮと直接接続され，電圧信号Ｖｉｎを受信するように設計された入力端子６を有している。この第１のトランスコンダクタンス・ステージ２は，その出力端子７が第２のトランスコンダクタンス・ステージ３の入力端子８に接続され，第１の回路ノードＡを形成している。
【０００７】
この回路ノードＡは基準電圧，例えば，信号アースＧＮＤに，第１のコンデンサＣ₁を介して接続されている。
【０００８】
第２のトランスコンダクタンス・ステージ３は，その出力端子９が第３のトランスコンダクタンス・ステージ４の入力端子１０に接続され，第２の回路ノードＢを形成している。
【０００９】
この第２の回路ノードＢも，第２のコンデンサＣ₂を介してＧＮＤに接地されている。
【００１０】
第３のトランスコンダクタンス・ステージ４は，その出力端子１１がフィードバック・ライン１９を介して第４のトランスコンダクタンス・ステージ５の入力端子１２に接続されており，その出力端子１１はほぼ第２の回路ノードＢと一致する。この第２の回路ノードＢはまた，出力電圧Ｖｏｕｔが取り出されるセル１の出力端子ＯＵＴとも一致している。
【００１１】
上記の如く，第４のトランスコンダクタンス・ステージ５は，その出力端子１３が第１の回路ノードＡとフィードバック・ライン１９により接続されているものである。
【００１２】
伝達関数，すなわち，出力端子でＲに等しい並列抵抗を示すリアル・キャパシタンスの場合におけるセル１の入力信号のラプラス変換とその出力信号との間における関係は，以下の式により表される。すなわち，
ＦｄＴ＝Ｖ（ｓ）ｏｕｔ／Ｖ（ｓ）ｉｎ
である。
【００１３】
ビデオ・レコーダーやテレビジョン・セットなどの高周波数アプリケーション，あるいは，デジタル・ディスク・リーダーにあっては，上記のようなタイプの四次セルに加えて，フィルタリング操作にかけられる信号を最も良い方法で取り扱うために高域通過または全域通過機能を提供する回路構造が必要になる。
【００１４】
この高域通過または全域通過機能は，一般的には，図７に関連して説明した低域通過タイプの四次セル１から得ることができる。
【００１５】
図８に示すような第１の周知の方式にあっては，実質的には，図７に示したセル１においてコンデンサＣ₁およびＣ₂を，それぞれ可変コンデンサＣＶ₁およびＣＶ₂と取り替えることによって構成されている。上記可変コンデンサＣＶ₁，ＣＶ₂は回路ノードＡおよびＢと第１のトランスコンダクタンス・ステージ２の入力端子６との間に接続されている。
【００１６】
図８において，１４で示す，このようにして得られる四次セルは高域通過タイプであるが，入力端子への高容量負荷による可変およびフローティング・キャパシタンスのために，一定の欠陥をまぬがれ得ない。
【００１７】
さらに，このセル１４の伝達関数ＦｄＴは，分子が可変あるいは修正が困難な一定の“ゼロ”を示す。
【００１８】
周知の技術はまた，低域通過タイプの四次セル１（図７参照）に基づく第２の方式を提案している。
【００１９】
この第２の方式にあっては，図９のセル１５に示されており，可変ゲインがＫ₁およびＫ₂で，コンデンサＣ₁およびＣ₂と入力端子６との間に接続されたオペ−アンプ１６および１７の挿入を提案している。この方式は，伝達関数の分子に存在するゼロの可変性の獲得を可能にする高域通過タイプを提案している。
【００２０】
【発明が解決しようとする課題】
しかしながら，上記第２の方式にあっては，いくつかの欠陥を伴っている。第１に，セル１５は低供給電圧Ｖｄｄ，および，特に入力信号ＶｉｎがＶｄｄ／Ｋ₁およびＶｄｄ／Ｋ₂によって与えられる，いずれか小さな方の値より大きい場合には用いることができない。この問題点は取り扱える入力信号の最大強度や，所定の電源電圧Ｖｄｄが固定された場合にゲインＫ₁およびＫ₂の可変性の効果に制限を加えてしまうものである。
【００２１】
さらに，セル１５は，図９において，ＰＡＴＨ１，ＰＡＴＨ２およびＰＡＴＨ３により示すパスの伝達遅延が等しくないので，重度の信号歪みを発生させてしまうという問題点がある。これらのパスのうち，第１のＰＡＴＨ１は非常に高速，かつ，高周波数なので，第２のＰＡＴＨ２および第３のパスＰＡＴＨ３も同様に高速に設定しなければならない。
【００２２】
しかしながら，これら他のパスＰＡＴＨ２およびＰＡＴＨ３の速度を増大するためには，オペ・アンプ１６および１７の強力なバイアス電流が必要となり，これは高い電力分散の結果を招来する。
【００２３】
最後に，図９に示されている構造であっても，フローティング・キャパシタンスがなくならないという問題点もある。
なお、ガイガー他の論文「演算トランスコンダクタンス増幅器を用いる能動フィルター設計：指導書」、１９８５年３月、ＩＥＥＥ回路と装置誌、第１巻第２号、米国ニューヨーク、第２０〜３０頁（Ｇｅｉｇｅｒｅｔａｌ．：”ＡｃｔｉｖｅＦｉｌｔｅｒＤｅｓｉｇｎＵｓｉｎｇＯｐｅｒａｔｉｏｎａｌＴｒａｎｓｃｏｎｄｕｃｔａｎｃｅＡｍｐｌｉｆｉｅｒｓ：ＡＴｕｒｏｒｉａｌ”，ｐｕｂｌｉｓｈｅｄｏｎＭａｒｃｈ１９８５ｉｎｔｈｅＩＥＥＥＣｉｒｃｕｉｔｓａｎｄＤｅｖｉｃｅｓＭａｇａｚｉｎｅ，Ｖｏｌ．１，ｎｏ．２，ＮｅｗＹｏｒｋ，ＵＳ，ｐａｇｅｓ２０−３２）に記載されているように、４次セルのトランスコンダクタンス・ステージのバイアス電流を制御することが公知である。この制御により、トランスコンダクタンスのゲインが調整されるが、それによりフィルターの伝達関数において極および零の位置が所望の値に調整される。
【００２４】
この発明の基本となる課題は，従来の技術によってもたらされる，装置に対して影響を及ぼす上記のような問題点を克服することができる構造的および機能的特徴を構築することである。
【００２５】
特に，技術的な課題は，低供給電圧により動作し，フローティング・キャパシタンスを必要とせず，入力端子に低キャパシタンス（静電容量）負荷を有する四次セルを得ることを目的とする。
【００２６】
【課題を解決するための手段】
この発明は，上記の目的を達成するために，請求項１に係る高域通過フィルターにあっては，特に高周波数用であり，少なくとも１つの入力端子（ＩＮ）と，少なくとも１つの出力端子（ＯＵＴ）を有し，それらの間に伝達関数（ＦｄＴ）が形成され，直列構成の第１〜第４のトランスコンダクタンス・ステージ（２，３，４，５）を組み込んでいる四次セル（１８）が挿入されている高域通過フィルターにおいて，前記高域通過フィルターは，前記入力端子（ＩＮ）に，前記第１のトランスコンダクタンス・ステージ（２）の出力と前記第２のトランスコンダクタンス・ステージ（３）の入力との間に直接接続された第１のノード（Ａ）に、および第２のノード（Ｂ）に、前記第２のトランスコンダクタンス・ステージ（３）の出力と前記第３のトランスコンダクタンス・ステージ（４）の入力との間に直接接続された第２のノード（Ｂ）に、並びに基準電圧（ＧＮＤ）に接続された電流発生回路（２９）を備え、前記電流発生回路（２９）は、前記入力端子（ＩＮ）において受信された信号に従って動的に変更されて前記フィルター（２０）の前記伝達関数（ＦｄＴ）において零をプログラム可能にする少なくとも第１の可変電流（ｉ _K1 ）および第２の可変電流（ｉ _K2 ）を発生し、前記第１の可変電流（ｉ _K1 ）は前記第１のノード（Ａ）に供給され、前記第２の可変電流（ｉ _K2 ）は前記第２のノード（Ｂ）に供給されるものである。
【００２７】
また，請求項２に係る高域通過フィルターにあっては，前記電流発生回路（２９）は，前記第１のノード（Ａ）に接続された少なくとも１つの第１のブランチ（２３）と、前記第２のノード（Ｂ）に接続された少なくとも１つの第２のブランチ（２４）とを有する電流ミラー構造を含むものである。
【００２８】
また，請求項３に係る高域通過フィルターにあっては，前記第１のブランチ（２３）は前記第２のトランスコンダクタンス・ステージ（２）の出力と前記基準電圧（ＧＮＤ）との間に直接接続され、前記第２のブランチ（２４）は前記第２のトランスコンダクタンス・ステージ（３）の出力と前記基準電圧（ＧＮＤ）との間に接続されているものである。
【００２９】
また，請求項４に係る高域通過フィルターにあっては，さらに，前記入力端子（ＩＮ）と前記第１のトランスコンダクタンス・ステージ（２）との間に挿入されたインピーダンス（２７）を含んでいるものである。
【００３０】
また，請求項５に係る高域通過フィルターにあっては，前記インピーダンス（２７）は，並列に配置されたコンデンサ（Ｃ_K）と予め決定されている出力コンダクタンス（ｇ_O）を有する電流発生器（Ｉ₁）により構成されているものである。
【００３１】
また，請求項６に係る高域通過フィルターにあっては，前記電流ミラー構造は，一対のバイポーラ・トランジスタ（Ｑ ₂ ，Ｑ ₃ ）により構成され、それぞれのベース端子（Ｂ ₂ ，Ｂ ₃ ）は相互に接続されるとともに，第３のバイポーラ・トランジスタ（Ｑ ₁ ）のベース端子（Ｂ ₁ ）に接続されており，前記トランジスタはそれぞれのエミッタが共通であり，前記基準電圧（ＧＮＤ）に接続されているものである。
【００３２】
また，請求項７に係る高域通過フィルターにあっては，前記第３のバイポーラ・トランジスタ（Ｑ₁）に接続されるとともに，前記第１のトランスコンダクタンス・ステージ（２）の入力端子（６）にも接続され，電流発生回路（２９）に挿入されている第４のバイポーラ・トランジスタ（Ｑ）を含んでいるものである。
【００３３】
また，請求項８に係る高域通過フィルターにあっては，前記第４のバイポーラ・トランジスタ（Ｑ）は，ｐｎｐタイプであり，そのコレクタ端子（Ｃ）が第３のバイポーラ・トランジスタ（Ｑ₁）のコレクタ端子（Ｃ₁）に接続されており，そのエミッタ端子（Ｅ）が前記第１のトランスコンダクタンス・ステージ（２）の入力端子（６）に接続されているものである。
【００３４】
また，請求項９に係る高域通過フィルターにあっては，前記第１の電流ミラー（２１）と前記第２の電流ミラー（２２）との間のミラー関係がプログラム可能である。
【００３５】
また，請求項１０に係る高域通過フィルターにあっては，前記四次セル（１８）のゲインは，電流ゲインである。
【００３６】
すなわち，この発明の基礎となっている技術的思想は，電圧ゲインの代わりに電流ゲインを示す伝達関数を有するフィルター構造を利用できるようにすることである。この技術的な課題は，上記したようなタイプの，そして，上記特許請求の範囲に特徴づけられているフィルター構造によって解決される。この発明に係るフィルターの特徴と利点を，例示のために示す実施例および図面を参照して，以下に説明する。
【００３７】
【発明の実施の形態】
以下，この発明に係る高域通過フィルターの実施例を図面に基づいて詳細に説明する。図１において，２０は高周波数アプリケーション用に本発明に基づいて提供された高域通過フィルターの全体構成を示している。この実施例に係るフィルター２０を，いわゆる片面構成で示す。
【００３８】
このフィルター２０は，図７において示した低域通過セル１に類似した構造を有する高域通過四次セル１８によって構成されている。特に，高域通過四次セル１８は，それぞれ第２のトランスコンダクタンス・ステージ３の上流と下流にそれぞれ配置されている回路ノードＡおよびＢを示している。
【００３９】
フィルター２０において，回路ノードＡおよびＢは，電流ｉ_K1およびｉ_K2を発生する電流発生回路２９に接続されている。
【００４０】
加えて，第４のトランスコンダクタンス・ステージ５の出力端子１３はコンデンサＣ１を介して接地されている。同様に，回路ノードＢと一致している出力端子ＯＵＴは他のコンデンサＣ２を介して接地されている。
【００４１】
本実施例によれば，電流発生回路２９では電流ｉ_K1とｉ_K2は，それぞれ以下の値を有している。すなわち，
ｉ_K1＝Ｖｉｎ＊ｓ＊Ｃ_K1＊Ａ１
ｉ_K2＝Ｖｉｎ＊ｓ＊Ｃ_K1＊Ａ２
（ここで，Ａ１とＡ２はそれぞれ可変電流ゲインを示している）である。
【００４２】
したがって，四次セル１８の伝達関数は，以下の通りとなる。すなわち，
Ｖｏｕｔ／Ｖｉｎ＝［ｇｍ₁＊ｇｍ₂／（Ｃ₁＊Ｃ₂）＋ｓ＊（Ｃ_K1＊ｇｍ₂）／（Ｃ₁＊Ｃ₂）＊Ａ１−ｓ ²＊Ｃ_K2／Ｃ₂＊Ａ２）］／［（ｓ ²＋ｓ＊（ｇｍ₃／Ｃ ₂）＋ｇｍ₂＊ｇｍ₄／（Ｃ₁＊Ｃ₂）］
である。ここで，ｇｍ ₁ ，ｇｍ ₂ ，ｇｍ ₃ およびｇｍ ₄ はそれぞれトランスコンダクタンス・ステージ２，３，４，５のトランスコンダクタンス値，Ａ１とＡ２はそれぞれ電流発生回路２９の可変電流ゲイン，Ｃ _K1 とＣ _K2 はそれぞれ電流発生回路２９の内部定数値，Ｃ ₁ とＣ ₂ はそれぞれフィルター２０のコンデンサＣ１とＣ２の静電容量値を示している。
【００４３】
図２は，図１に示したフィルター２０の四次セル１８用電流発生回路２９の構成の詳細を示している。
【００４４】
図１に示した回路ノードＡおよびＢは，それぞれのベース端子Ｂ₂およびＢ₃が相互に接続されるとともに，他のバイポーラｎｐｎトランジスタＱ₁のベース端子Ｂ₁に接続されているバイポーラｎｐｎトランジスタＱ₂およびＱ₃の対により構成されている電流ミラー構造によってＧＮＤに接続されている。
【００４５】
バイポーラ・トランジスタＱ₁，Ｑ₂およびＱ₃のエミッタ端子Ｅ₁，Ｅ₂およびＥ₃はすべて相互に接続されるとともに，基準信号接地ＧＮＤに接続されている。該エミッタ端子Ｅ₁，Ｅ₂およびＥ₃にはバイアス電流Ｉ₁，Ｉ₂およびＩ₃が流れている。
【００４６】
第１の電流ミラー２１は，バイポーラ・トランジスタＱ₁およびＱ₂により構成されており，第２の電流ミラー２２は，バイポーラ・トランジスタＱ₁およびＱ₃によって構成されている。バイポーラｎｐｎトランジスタＱ₁は，ベースＢ₁および短絡されたコレクタＣ₁を有している。
【００４７】
第１の電流ミラー２１の第１のブランチ２３は回路ノードＡに接続されており，第２の電流ミラー２２の第２のブランチ２４は回路ノードＢに接続されている。第１のブランチ２３および第２のブランチ２４は（スレショルド・）バイポーラ・トランジスタＱ₂およびＱ₃のコレクタＣ₂，Ｃ₃に接続されている。
【００４８】
第４のバイポーラｐｎｐトランジスタＱは，第３のバイポーラｎｐｎトランジスタＱ₁および第１のトランスコンダクタンタンス・ステージ２の入力端子６に接続された電流発生回路２９に挿入されている。
【００４９】
このバイポーラｐｎｐトランジスタＱは，そのコレクタ端子ＣがバイポーラｎｐｎトランジスタＱ₁のコレクタＣ₁に接続されるとともに，そのエミッタ端子Ｅは第１のトランスコンダクタンタンス・ステージ２の入力端子６に接続されている。
【００５０】
さらに，エミッタ端子Ｅは：並列に配置されたコンデンサＣ_Kと出力コンダクタンスｇ_Oを有する電流発生器Ｉ₁によって構成されたインピーダンス２７によってアースＧＮＤに接続されている。このインピーダンス２７は基本的にコンダクタンス・パラレルによって構成されている。
【００５１】
バイポーラｐｎｐトランジスタＱはそのベース端子Ｂにより入力端子ＩＮを介して入力電圧Ｖｉｎを受け取る。
【００５２】
電流発生回路２９は，高域通過四次セル１８の入力端子に積Ｖｉｎ＊Ｈ（ｓ）によって与えられる電圧Ｖを供給する。ここで，Ｈ（ｓ）は入力構造の基本電極を決めるプログラマブル・ファクターである。
【００５３】
特に，このプログラマブル・ファクターＨ（ｓ）は，以下の式によって与えられる。すなわち，
Ｈ（ｓ）＝
１／［１＋（ｇ_CE＋ｇ_O）／ｇｍ］＊
［１／（１＋ｓ＊Ｃ_K／ｇｍ＋ｇ_CE＋ｇ_O）］
である。なお，ここで，ｇ_CEはバイポーラ・トランジスタＱのコレクタ−エミッタ・コンダクタンスであり，ｇｍはトランジスタＱのトランンスコンダクタンスである。
【００５４】
このプログラマブルファクターＨ（ｓ）は，第１の電流ミラー２１および第２の電流ミラー２２間における関係の変動（ｖａｒｉａｔｉｏｎ）によってプログラムすることができる。この変動はトランジスタＱ₂／Ｑ₁とＱ₃／Ｑ₁との間におけるミラー関係を調整し，さらに以下の式にしたがって，バイアス電流Ｉ₁，Ｉ₂およびＩ₃を変化させることによって行うことができる。すなわち，
Ｖ＝Ｖｉｎ＊Ｈ（ｓ）
ｉ_K1＝Ｖｉｎ＊（ｇ_o＋ｓ＊Ｃ_K ）＊Ｈ（ｓ）＊Ｉ₂／Ｉ₁
ｉ_K2＝Ｖｉｎ＊（ｇ_O＋ｓ＊Ｃ_K）＊Ｈ（ｓ）＊Ｉ₃／Ｉ₁
である。同様に，本実施例によれば，電流発生回路２９のゲインが電圧ゲインではなく電流ゲインなので，幅広い入力信号で稼働することができる。
【００５５】
第１の電流ミラー２１および第２の電流ミラー２２は，フィルター２０の伝達関数に他の極（ｐｏｌｅ）をもたらすが，その全体的なフェーズに及ぼすす影響は無視し得る程度である。
【００５６】
上記プログラマブルファクターＨ（ｓ）の存在は，それがすべての信号に存在しているので，高域通過四次セル１８の出力信号には歪みをもたらさない。また，本実施例に係る高域通過フィルター２０は，フローティング・キャパシタンスを示さないので，従来の技術に伴う問題の１つを克服してくれる。
【００５７】
次に，図３に示す，十分に差動的な構成を有する高域通過四次セルのフィルター構造について説明する。この実施例において，上記の実施例と同じ構造および動作を有する詳細部分および部品については，同じ番号および同じ符号を用いて示すことにする。
【００５８】
上記の方式で，フィルター２０はそれぞれ反転，非反転を行う二重入力端子ＩＮ^-およびＩＮ⁺と，二重出力端子ＯＵＴ^-およびＯＵＴ⁺を形成している。
【００５９】
フィルター２０内に組み込まれている四次セル２８は，トランスコンダクタンスを有する差動ステージ３２，３３，３４および３５のカスケード配列を形成している。
【００６０】
これもバイポーラ技術によって提供される電流発生回路２９ａを図４および５に示す。図２の例と同様，第２の差動ステージ３３の入力端子と出力端子との間に接続された電流ミラー４１および４２が設けられている。
【００６１】
第１の電流ミラー４１は，トランジスタＱ₁およびＱ₂により構成されており，一方，第２の電流ミラー４２は，トランジスタＱ₁およびＱ₃により構成されている。構造は差動タイプのものなので，トランジスタは，図２に示した例と比較して倍になっており，それぞれのブランチ２３ａ，２３ｂおよび２４ａ，２４ｂが差動ステージ３２および３３の対応する差動出力端子に接続されているほぼ倍の電流ミラー４１および４２が設けられている。
【００６２】
トランジスタＱ₂のエミッタ端子は可変バイアス電流発生器２Ｉ₂を介して接地されている。トランジスタＱ₃のエミッタ端子も可変バイアス電流発生器２Ｉ₃を介して接地されている。
【００６３】
バイアス電流Ｉ₂およびＩ₃を変化させることにより，ミラー関係も修正され，したがって，フィルターの伝達関数ＦｄＴの係数も変化する。基本的に，修正される係数は伝達関数ＦｄＴの分子に存在しているものだけなので，したがって“ゼロ”である。
【００６４】
四次セル２８の差動入力ＩＮ^-およびＩＮ⁺の間に，補償ブロック２５が挿入されている。図６（ａ）〜（ｃ）は，直列あるいは並列関係のコンデンサＣ_Kの対を内蔵した補償ブロック２５の実施例を示している。図９（ｃ）の例において，コンデンサＣ_Kの対は差動入力端子ＩＮ⁺，ＩＮ^-と信号アースＧＮＤとの間に接続されている。
【００６５】
最後に，図５は，バイポーラｎｐｎトランジスタだけで構成されている電流発生回路２９ａの実施例を示している。補償ブロック２５およびトランジスタＱおよびＱ₁の差動的な構成は当業者にとってはまったく自明のものである。
【００６６】
ＣＭＯＳ技術に基づく電流発生回路２９ａの実施も，バイポーラｎｐｎトランジスタをＮ−チャンネルＭＯＳトランジスタト取り替えるとともに，バイポーラｐｎｐトランジスタをＰ−チャンネルＭＯＳトランジスタと取り替えることにより，簡単に構成することができる。
【００６７】
上記特許請求の範囲の内容を逸脱せずに，実施例として上記に説明したフィルターの部品の集積や変更が可能であることは明らかである。
【図面の簡単な説明】
【図１】本発明に係る高域通過フィルターの構成を示す説明図である。
【図２】図１に示した電流発生回路の詳細を示す説明図である。
【図３】十分に差動的な構成の高域通過四次セルを内蔵したフィルターの構成を示す説明図である。
【図４】図３に示した電流発生回路の詳細を示す説明図である。
【図５】図４に示した電流発生回路の詳細を示す説明図である。
【図６】図９（ａ）〜（ｂ）は，図４および図５に示した補償ブロックの詳細を示す説明図である。
【図７】従来における低域通過四次セルの構成を示す説明図である。
【図８】従来における第１のタイプの高域通過四次セルの構成を示す説明図である。
【図９】従来における第２のタイプの高域通過四次セルの構成を示す説明図である。
【符号の説明】
２〜５トランスコンダクタンス・ステージ
１８（高域通過）四次セル２０フィルター
２１第１の電流ミラー２２第２の電流ミラー
２５補償ブロック２７インピーダンス
２８四次セル２９電流発生回路
３２〜３５差動ステージ４１第１の電流ミラー
４２第２の電流ミラー

Claims

少なくとも１つの入力端子（ＩＮ）と，少なくとも１つの出力端子（ＯＵＴ）を有し，それらの間に伝達関数（ＦｄＴ）が形成され，直列構成の第１〜第４のトランスコンダクタンス・ステージ（２，３，４，５）を組み込んでいる四次セル（１８）が挿入されている高域通過フィルターにおいて，
前記高域通過フィルターは，前記入力端子（ＩＮ）に，前記第１のトランスコンダクタンス・ステージ（２）の出力と前記第２のトランスコンダクタンス・ステージ（３）の入力との間に直接接続された第１のノード（Ａ）に、および第２のノード（Ｂ）に、前記第２のトランスコンダクタンス・ステージ（３）の出力と前記第３のトランスコンダクタンス・ステージ（４）の入力との間に直接接続された第２のノード（Ｂ）に、並びに基準電圧（ＧＮＤ）に接続された電流発生回路（２９）を備え、前記電流発生回路（２９）は、前記入力端子（ＩＮ）において受信された信号に従って動的に変更されて前記フィルター（２０）の前記伝達関数（ＦｄＴ）において零をプログラム可能にする少なくとも第１の可変電流（ｉ _K1 ）および第２の可変電流（ｉ _K2 ）を発生し、前記第１の可変電流（ｉ _K1 ）は前記第１のノード（Ａ）に供給され、前記第２の可変電流（ｉ _K2 ）は前記第２のノード（Ｂ）に供給されることを特徴とする高域通過フィルター。
前記電流発生回路（２９）は，前記第１のノード（Ａ）に接続された少なくとも１つの第１のブランチ（２３）と、前記第２のノード（Ｂ）に接続された少なくとも１つの第２のブランチ（２４）とを有する電流ミラー構造を含むことを特徴とする請求項１に記載の高域通過フィルター。
前記第１のブランチ（２３）は前記第２のトランスコンダクタンス・ステージ（２）の出力と前記基準電圧（ＧＮＤ）との間に直接接続され、前記第２のブランチ（２４）は前記第２のトランスコンダクタンス・ステージ（３）の出力と前記基準電圧（ＧＮＤ）との間に接続されていることを特徴とする請求項２に記載の高域通過フィルター。
さらに，前記入力端子（ＩＮ）と前記第１のトランスコンダクタンス・ステージ（２）との間に挿入されたインピーダンス（２７）を含んでいることを特徴とする請求項１に記載の高域通過フィルター。
前記インピーダンス（２７）は，並列に配置されたコンデンサ（Ｃ _K ）と予め決定されている出力コンダクタンス（ｇ _O ）を有する電流発生器（Ｉ ₁ ）により構成されていることを特徴とする請求項４に記載の高域通過フィルター。
前記電流ミラー構造は，一対のバイポーラ・トランジスタ（Ｑ ₂ ，Ｑ ₃ ）により構成され、それぞれのベース端子（Ｂ ₂ ，Ｂ ₃ ）は相互に接続されるとともに，第３のバイポーラ・トランジスタ（Ｑ ₁ ）のベース端子（Ｂ ₁ ）に接続されており，前記トランジスタはそれぞれのエミッタが共通であり，前記基準電圧（ＧＮＤ）に接続されていることを特徴とする請求項２に記載の高域通過フィルター。
前記第３のバイポーラ・トランジスタ（Ｑ ₁ ）に接続されるとともに，前記第１のトランスコンダクタンス・ステージ（２）の入力端子（６）にも接続され，電流発生回路（２９）に挿入されている第４のバイポーラ・トランジスタ（Ｑ）を含んでいることを特徴とする請求項６に記載の高域通過フィルター。
前記第４のバイポーラ・トランジスタ（Ｑ）は，ｐｎｐタイプであり，そのコレクタ端子（Ｃ）が第３のバイポーラ・トランジスタ（Ｑ ₁ ）のコレクタ端子（Ｃ）に接続されており，そのエミッタ端子（Ｅ）が前記第１のトランスコンダクタンス・ステージ（２）の入力端子（６）に接続されていることを特徴とする請求項７に記載の高域通過フィルター。
前記第１の電流ミラー（２１）と前記第２の電流ミラー（２２）との間のミラー関係がプログラム可能であることを特徴とする請求項３に記載の高域通過フィルター。
前記四次セル（１８）のゲインは，電流ゲインであることを特徴とする請求項１に記載の高域通過フィルター。