JPH08288794A - 基本セル構造、時系列遅延線および直交時系列フィルタ - Google Patents
基本セル構造、時系列遅延線および直交時系列フィルタInfo
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- JPH08288794A JPH08288794A JP3478396A JP3478396A JPH08288794A JP H08288794 A JPH08288794 A JP H08288794A JP 3478396 A JP3478396 A JP 3478396A JP 3478396 A JP3478396 A JP 3478396A JP H08288794 A JPH08288794 A JP H08288794A
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- H03H15/00—Transversal filters
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- H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
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- Filters That Use Time-Delay Elements (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 プログラム可能なアナログ型の時系列フィル
タのための、特に磁気支持体で読み／書き動作のアナロ
グ信号の処理をするための基本セル構造を提供する。 【解決手段】 共通回路ノード（Ｘ）に接続された一対
の構造的に同一の相互コンダクタンス半セル（２，
２′）を備えた増幅段（３）を有する。アナログ型の直
交時系列フィルタで使用される時系列アナログ遅延線
は、この種の縦続接続のセウを備える。このフィルタ
は、乗算ノード（５）を介して最終加算ノード（６）に
接続された縦続接続の同一の遅延線（ＬＲ）を備える。
タのための、特に磁気支持体で読み／書き動作のアナロ
グ信号の処理をするための基本セル構造を提供する。 【解決手段】 共通回路ノード（Ｘ）に接続された一対
の構造的に同一の相互コンダクタンス半セル（２，
２′）を備えた増幅段（３）を有する。アナログ型の直
交時系列フィルタで使用される時系列アナログ遅延線
は、この種の縦続接続のセウを備える。このフィルタ
は、乗算ノード（５）を介して最終加算ノード（６）に
接続された縦続接続の同一の遅延線（ＬＲ）を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、プログラム可能
なアナログ型の時系列フィルタ用の基本セル構造に関
し、特に磁気支持体への読み／書き動作用の基本セル構
造に関する。この発明は、特にしかしこれに限定される
ことはないが、第１および第２の入力端子および出力端
子を有し、かつ第１の基準電圧源および第２の基準電圧
源間に挿入された増幅段を備えたセルに関する。この発
明は、また上記型の一連のセルを備えたアナログ型の直
交時系列フィルタおよび時系列遅延線に関する。
なアナログ型の時系列フィルタ用の基本セル構造に関
し、特に磁気支持体への読み／書き動作用の基本セル構
造に関する。この発明は、特にしかしこれに限定される
ことはないが、第１および第２の入力端子および出力端
子を有し、かつ第１の基準電圧源および第２の基準電圧
源間に挿入された増幅段を備えたセルに関する。この発
明は、また上記型の一連のセルを備えたアナログ型の直
交時系列フィルタおよび時系列遅延線に関する。
【０００２】
【従来の技術】周知のように、この発明の用途の特定の
分野では、磁気支持体例えば電子的プロセッサのハード
ディスクに対してデータの読み／書き動作中にアナログ
信号を処理するように設計された電子回路を設けること
が必要である。信号は、データの読み取りおよび記憶誤
りを避けるために適当な方法で処理されなければならな
い。
分野では、磁気支持体例えば電子的プロセッサのハード
ディスクに対してデータの読み／書き動作中にアナログ
信号を処理するように設計された電子回路を設けること
が必要である。信号は、データの読み取りおよび記憶誤
りを避けるために適当な方法で処理されなければならな
い。
【０００３】例えば、入力信号の周波数帯域の単なる部
分的サンプリングと出力信号および入力信号間の可能な
最高の対応関係の連続サーチを提供する最尤シーケンス
検出を行う部分応答信号（ＰＲＭＬ）として知られる技
術がある。通常、ＰＲＭＬ構造では、例えば磁気支持体
の読み／書きヘッドによりピックアップされたアナログ
信号は等価装置により処理され、ディジタルフォーマッ
トに復元される。特に、アナログ信号はまず可変利得入
力増幅器によりアナログ等価され、続いてアナログ型の
時系列ローパスフィルタを通して処理される。アナログ
型のフィルタの大部分は、ローパス基本セルで初めて製
造できる。アナログ型のフィルタの出力は、アナログ／
ディジタル変換器を通して連続して処理され、更に例え
ば次の型
分的サンプリングと出力信号および入力信号間の可能な
最高の対応関係の連続サーチを提供する最尤シーケンス
検出を行う部分応答信号（ＰＲＭＬ）として知られる技
術がある。通常、ＰＲＭＬ構造では、例えば磁気支持体
の読み／書きヘッドによりピックアップされたアナログ
信号は等価装置により処理され、ディジタルフォーマッ
トに復元される。特に、アナログ信号はまず可変利得入
力増幅器によりアナログ等価され、続いてアナログ型の
時系列ローパスフィルタを通して処理される。アナログ
型のフィルタの大部分は、ローパス基本セルで初めて製
造できる。アナログ型のフィルタの出力は、アナログ／
ディジタル変換器を通して連続して処理され、更に例え
ば次の型
【０００４】 y(t)＝ａ0＋ａ1Ｄ1＋・・・＋ａnＤn （１）
【０００５】の伝達関数を有する有限インパルスレスポ
ンス（ＦＩＲ）型の直交ディジタルフィルタを通して処
理される。上記（１）式において、ａ0，ａ1，・・・，
ａnは使用するフィルタの型に従って選ばれた係数Ｄ1，
・・・，Ｄnは単位遅延のｎ倍遅延された入力信号であ
る。通常、ＦＩＲ型のフィルタを構成する各基本セル
は、単位遅延と呼ばれる所定値に従って遅延される入力
信号を出力側に供給する伝達関数を有する。入力信号が
出力側に現れる遅延は、入力周波数の関数である。特
に、その遅延は、入力および出力間の伝達関数位相の変
換符号を持つ周波数に関連した導関数である。
ンス（ＦＩＲ）型の直交ディジタルフィルタを通して処
理される。上記（１）式において、ａ0，ａ1，・・・，
ａnは使用するフィルタの型に従って選ばれた係数Ｄ1，
・・・，Ｄnは単位遅延のｎ倍遅延された入力信号であ
る。通常、ＦＩＲ型のフィルタを構成する各基本セル
は、単位遅延と呼ばれる所定値に従って遅延される入力
信号を出力側に供給する伝達関数を有する。入力信号が
出力側に現れる遅延は、入力周波数の関数である。特
に、その遅延は、入力および出力間の伝達関数位相の変
換符号を持つ周波数に関連した導関数である。
【０００６】
【発明が解決しようとする課題】従来、ディジタルまた
はサンプル時間型のＦＩＲ型のフィルタを提供すること
が提案されている。しかしながら、これらの解決法は、
ディジタル信号に変換されなければならないアナログ信
号の量子化による誤りによって、および信号のサンプリ
ングで導入されるその他の誤りおよび通称“エーリアシ
ング”現象によって影響される。これらの誤りの存在
は、ディジタルまたはサンプル時間ＦＩＲ型のフィルタ
の使用を多くの用途で、例えば磁気支持体読み／書き装
置用のものとして制限する。
はサンプル時間型のＦＩＲ型のフィルタを提供すること
が提案されている。しかしながら、これらの解決法は、
ディジタル信号に変換されなければならないアナログ信
号の量子化による誤りによって、および信号のサンプリ
ングで導入されるその他の誤りおよび通称“エーリアシ
ング”現象によって影響される。これらの誤りの存在
は、ディジタルまたはサンプル時間ＦＩＲ型のフィルタ
の使用を多くの用途で、例えば磁気支持体読み／書き装
置用のものとして制限する。
【０００７】この発明の解決する技術的問題は、アナロ
グ型の基本セル構造を提案し、従来提供された読み／書
き装置のＰＲＭＬ技術の使用を尚制限するディジタルフ
ィルタを置換する構造的および機能的特性を有する時系
列フィルタを提供することである。この発明のその他の
目的は、任意の所定値の遅延をフィルタ段階に導入さ
せ、それにより入力信号の位相または振幅に歪みを生じ
ることなく基本セルのチェーンで達成された遅延線を提
案することである。
グ型の基本セル構造を提案し、従来提供された読み／書
き装置のＰＲＭＬ技術の使用を尚制限するディジタルフ
ィルタを置換する構造的および機能的特性を有する時系
列フィルタを提供することである。この発明のその他の
目的は、任意の所定値の遅延をフィルタ段階に導入さ
せ、それにより入力信号の位相または振幅に歪みを生じ
ることなく基本セルのチェーンで達成された遅延線を提
案することである。
【０００８】この発明による解決法は、相互コンダクタ
ンス増幅段から始まるように設けられた２つの同一の半
セルを備えた時系列アナログ型の対称構造を提供するこ
とである。その問題は、請求項１および以下に従って複
数の基本セルからなるアナログ型の直交フィルタによっ
て解決される。この発明の特徴および利点を、添付図面
と関連して非線形例の方法で以下に示すその実施の形態
の説明で述べる。
ンス増幅段から始まるように設けられた２つの同一の半
セルを備えた時系列アナログ型の対称構造を提供するこ
とである。その問題は、請求項１および以下に従って複
数の基本セルからなるアナログ型の直交フィルタによっ
て解決される。この発明の特徴および利点を、添付図面
と関連して非線形例の方法で以下に示すその実施の形態
の説明で述べる。
【０００９】
【課題を解決するための手段】この発明に係る基本セル
構造は、プログラム可能なアナログ型の時系列フィルタ
のための、特に第１の基準電圧源（Ｖcc）および第２の
基準電圧源（ＧＮＤ）間に挿入されかつ少なくとも１つ
の入力端子（Ｉ）および少なくとも１つの出力端子（Ｏ
ＵＴ）を有する増幅段を含む型の磁気支持体で読み／書
き動作のアナログ信号の処理をするための基本セル構造
において、上記増幅段は一対の構造的に同一の半セル
（２，２′）を備え、該半セルの各々は相互コンダクタ
ンス増幅段（３）を有し、共通回路ノード（Ｘ）を介し
て他方の半セルに接続されるものである。
構造は、プログラム可能なアナログ型の時系列フィルタ
のための、特に第１の基準電圧源（Ｖcc）および第２の
基準電圧源（ＧＮＤ）間に挿入されかつ少なくとも１つ
の入力端子（Ｉ）および少なくとも１つの出力端子（Ｏ
ＵＴ）を有する増幅段を含む型の磁気支持体で読み／書
き動作のアナログ信号の処理をするための基本セル構造
において、上記増幅段は一対の構造的に同一の半セル
（２，２′）を備え、該半セルの各々は相互コンダクタ
ンス増幅段（３）を有し、共通回路ノード（Ｘ）を介し
て他方の半セルに接続されるものである。
【００１０】
【発明の実施の形態】図１において、１はこの発明によ
り提供されるアナログ型の基本セル構造であって、全体
として概略的に示す。この構造は、特に、しかしこれに
限定されることはないが、磁気支持体での読み／書き動
作用のプログラム可能なアナログ型の時系列フィルタの
製造のために設計される。
り提供されるアナログ型の基本セル構造であって、全体
として概略的に示す。この構造は、特に、しかしこれに
限定されることはないが、磁気支持体での読み／書き動
作用のプログラム可能なアナログ型の時系列フィルタの
製造のために設計される。
【００１１】セル１は第１の基準電圧源Ｖccおよび第２
の基準電圧源例えば信号グランドＧＮＤ間に挿入された
実質的に２つの同一の半セル２および２′を備える。第
１の半セル２は入力端子ＩＮ１および出力端子ＯＵＴを
有する相互コンダクタンス増幅段３を備える。相互コン
ダクタンス増幅段３は一対のトランジスタＴ１およびＴ
２を備え、これらのトランジスタはそれらのエミッタ端
子Ｅ１およびＥ２がそれぞれ共通接続され、そして第１
のバイアス電流発生器Ｇ１を介して第２の基準電圧源Ｇ
ＮＤに接続される。
の基準電圧源例えば信号グランドＧＮＤ間に挿入された
実質的に２つの同一の半セル２および２′を備える。第
１の半セル２は入力端子ＩＮ１および出力端子ＯＵＴを
有する相互コンダクタンス増幅段３を備える。相互コン
ダクタンス増幅段３は一対のトランジスタＴ１およびＴ
２を備え、これらのトランジスタはそれらのエミッタ端
子Ｅ１およびＥ２がそれぞれ共通接続され、そして第１
のバイアス電流発生器Ｇ１を介して第２の基準電圧源Ｇ
ＮＤに接続される。
【００１２】トランジスタＴ１およびＴ２は、この図１
の好適実施例では、ＮＰＮ ＢＪＴ型バイポーラトラン
ジスタである。この発明によるセル１は、またＰＮＰ型
バイポーラトランジスタによってまたはＮＭＯＳまたは
ＰＭＯＳ型の電界効果ＭＯＳトランジスタによって設け
ることができる。トランジスタＴ１はそのコレクタ端子
が基準電圧源Ｖccに接続され、一方同じトランジスタＴ
１のベース端子Ｂ１は相互コンダクタンス増幅段３の入
力端子ＩＮ１と共存する。
の好適実施例では、ＮＰＮ ＢＪＴ型バイポーラトラン
ジスタである。この発明によるセル１は、またＰＮＰ型
バイポーラトランジスタによってまたはＮＭＯＳまたは
ＰＭＯＳ型の電界効果ＭＯＳトランジスタによって設け
ることができる。トランジスタＴ１はそのコレクタ端子
が基準電圧源Ｖccに接続され、一方同じトランジスタＴ
１のベース端子Ｂ１は相互コンダクタンス増幅段３の入
力端子ＩＮ１と共存する。
【００１３】トランジスタＴ２はそのベース端子Ｂ２お
よびコレクタ端子Ｃ２が実質的にダイオード構成に共に
短絡される。コレクタ端子Ｃ２は相互コンダクタンス増
幅段３の出力端子ＯＵＴと共存し、そして、バイアス電
流Ｉbの第２のバイアス電流発生器Ｇ２を介して基準電
圧源Ｖccに接続される。この発明によれば、都合の良い
ことに、第１のバイアス電流発生器Ｇ１は第２のバイア
ス電流発生器Ｇ２により導出される２倍のバイアス電流
２＊Ｉbを導出する。
よびコレクタ端子Ｃ２が実質的にダイオード構成に共に
短絡される。コレクタ端子Ｃ２は相互コンダクタンス増
幅段３の出力端子ＯＵＴと共存し、そして、バイアス電
流Ｉbの第２のバイアス電流発生器Ｇ２を介して基準電
圧源Ｖccに接続される。この発明によれば、都合の良い
ことに、第１のバイアス電流発生器Ｇ１は第２のバイア
ス電流発生器Ｇ２により導出される２倍のバイアス電流
２＊Ｉbを導出する。
【００１４】トランジスタＴ２のベースまたはコレクタ
端子Ｂ２はコンデンサＣを介して２つの半セル２および
２′間の接続のための回路ノードＸに接続される。回路
ノードＸは第２の基準電圧源ＧＮＤに接続でき、または
フローティングとすることができる。第２の半セル２′
の構造は、上述した第１の半セル２の構造と全く同一で
あり、かつそれと対称的である。それ故、簡略のため
に、その詳細説明を省略し、図中第１の半セル２のもの
と対応する要素の全てを同じ参照番号と符号で示し、た
だし、その肩にダッシュを付している。
端子Ｂ２はコンデンサＣを介して２つの半セル２および
２′間の接続のための回路ノードＸに接続される。回路
ノードＸは第２の基準電圧源ＧＮＤに接続でき、または
フローティングとすることができる。第２の半セル２′
の構造は、上述した第１の半セル２の構造と全く同一で
あり、かつそれと対称的である。それ故、簡略のため
に、その詳細説明を省略し、図中第１の半セル２のもの
と対応する要素の全てを同じ参照番号と符号で示し、た
だし、その肩にダッシュを付している。
【００１５】上述のように、第１の半セル２および第２
の半セル２′は回路ノードＸで共通接続される。第１の
半セル２の相互コンダクタンス増幅段３の入力端子ＩＮ
１は全体としてのセル１の第１の入力端子ＩＮ１と共存
し、一方、第２の半セル２′の相互コンダクタンス増幅
段３′の入力端子ＩＮ１′はセル１の第２の入力端子
Ｉ′と共存する。相互コンダクタンス増幅段３および
３′の出力端子ＯＵＴおよびＯＵＴ′はセル１の出力端
子ＯおよびＯ′と共存する。
の半セル２′は回路ノードＸで共通接続される。第１の
半セル２の相互コンダクタンス増幅段３の入力端子ＩＮ
１は全体としてのセル１の第１の入力端子ＩＮ１と共存
し、一方、第２の半セル２′の相互コンダクタンス増幅
段３′の入力端子ＩＮ１′はセル１の第２の入力端子
Ｉ′と共存する。相互コンダクタンス増幅段３および
３′の出力端子ＯＵＴおよびＯＵＴ′はセル１の出力端
子ＯおよびＯ′と共存する。
【００１６】図１のセル１は、電源からの共通モード信
号およびノイズに対して良好な排除特性を有する全く異
なる構成で示している。セル１に対して、シングルエン
デッド構成を提供することが可能である。いかなる場合
にも、ローパス基本セルは、実質的に高周波で単一の優
性極を持つので、その入力端子および出力端子間に伝達
関数を持つことができる回路構成である。この発明によ
るセル１の伝達関数ＦdＴは以下のごとくである。
号およびノイズに対して良好な排除特性を有する全く異
なる構成で示している。セル１に対して、シングルエン
デッド構成を提供することが可能である。いかなる場合
にも、ローパス基本セルは、実質的に高周波で単一の優
性極を持つので、その入力端子および出力端子間に伝達
関数を持つことができる回路構成である。この発明によ
るセル１の伝達関数ＦdＴは以下のごとくである。
【００１７】 ＦdＴ＝Ｖout／Ｖin＝（１＋s*τc）−１＊（１＋s*τpar）−１ （２）
【００１８】ここで、Ｖinはセル１の入力信号、Ｖout
はセル１の出力信号、τcはセル１の優性極にリンクさ
れた時間または遅延定数で、２＊Ｃout／ｇm（Ｃoutは
等価出力容量、ｇｍはセル１の相互コンダクタンス）に
等しく、τparは寄生極の存在による時間または遅延定
数で、２＊Ｃpar／ｇm（Ｃparはセル１の等価寄生容
量）に等しい。
はセル１の出力信号、τcはセル１の優性極にリンクさ
れた時間または遅延定数で、２＊Ｃout／ｇm（Ｃoutは
等価出力容量、ｇｍはセル１の相互コンダクタンス）に
等しく、τparは寄生極の存在による時間または遅延定
数で、２＊Ｃpar／ｇm（Ｃparはセル１の等価寄生容
量）に等しい。
【００１９】実際の用途では、優性極より非常に高い周
波数を有するこの寄生極の影響を無視することが許され
る。伝達関数は以下のように簡略化できる。
波数を有するこの寄生極の影響を無視することが許され
る。伝達関数は以下のように簡略化できる。
【００２０】 ＦdＴ＝Ｖout／Ｖin（ω）＝（１＋ｓ＊τc）ー１ （３）
【００２１】入力信号Ｖinが出力に現れる遅延は周波数
に依存し、変換された符号を持つ伝達関数ＦdＴの導関
数であることを想起すると、セル１に対して
に依存し、変換された符号を持つ伝達関数ＦdＴの導関
数であることを想起すると、セル１に対して
【００２２】 Ｒ（ω）＝τc＊（１＋ω＊τc）−１ （４）
【００２３】が得られる。ここで、Ｒ（ω）は脈動ωの
関数としての出力信号の遅延である。セル１のカットオ
フ脈動であって式（３）のωc＝１／τcに等しいこのカ
ットオフ脈動より低い周波数スペクトラムに最大脈動を
有する入力信号Ｖinに対して、セル１からの出力信号Ｖ
outは位相的にも振幅的にも歪みを受けないが、τcに等
しい期間だけ遅延されるだけである。かくして、いかな
る遅延も伴うことなく所定の遅延値τcに応じて入力信
号を遅延できる大きな利点を有する回路構造が得られ
る。
関数としての出力信号の遅延である。セル１のカットオ
フ脈動であって式（３）のωc＝１／τcに等しいこのカ
ットオフ脈動より低い周波数スペクトラムに最大脈動を
有する入力信号Ｖinに対して、セル１からの出力信号Ｖ
outは位相的にも振幅的にも歪みを受けないが、τcに等
しい期間だけ遅延されるだけである。かくして、いかな
る遅延も伴うことなく所定の遅延値τcに応じて入力信
号を遅延できる大きな利点を有する回路構造が得られ
る。
【００２４】従って、セル１は一定遅延要素τc，また
１／２＊π＊ｆc（ｆcはセル１のカットオフ周波数）に
等しいものとして考えることができる。しかしながら、
この遅延τcは入力信号Ｖinの周波数の帯域にリンクさ
れ、これは出力信号Ｖoutの歪みを持たないようなｆc／
１０より大きな周波数のいかなる成分も持ってはならな
い。
１／２＊π＊ｆc（ｆcはセル１のカットオフ周波数）に
等しいものとして考えることができる。しかしながら、
この遅延τcは入力信号Ｖinの周波数の帯域にリンクさ
れ、これは出力信号Ｖoutの歪みを持たないようなｆc／
１０より大きな周波数のいかなる成分も持ってはならな
い。
【００２５】実際はこの抑制は、所定の入力信号Ｖinの
処理のための可能な遅延を１０＊２＊πｆmaxiの値に制
限する。ここで、ｆmaxiは入力信号Ｖinの帯域の最大周
波数である。この欠点を防ぐためには、セル１の縦続接
続による遅延線ＬＲを設けることが可能である。特に、
あるセルの出力端子ＯＵＴおよびＯＵＴ′を別なセルの
入力端子ＩおよびＩ′と並列に接続して２つの基本セル
からなる遅延線ＬＲを得ることで足りる。基本構造はセ
ル１のｎ個を共に縦続接続することにより必要に応じて
反復できることは明白である。
処理のための可能な遅延を１０＊２＊πｆmaxiの値に制
限する。ここで、ｆmaxiは入力信号Ｖinの帯域の最大周
波数である。この欠点を防ぐためには、セル１の縦続接
続による遅延線ＬＲを設けることが可能である。特に、
あるセルの出力端子ＯＵＴおよびＯＵＴ′を別なセルの
入力端子ＩおよびＩ′と並列に接続して２つの基本セル
からなる遅延線ＬＲを得ることで足りる。基本構造はセ
ル１のｎ個を共に縦続接続することにより必要に応じて
反復できることは明白である。
【００２６】この結果得られた遅延線ＬＲは、ｎ＊τc
に等しい遅延、即ちｎ＊ｆmaxiに等しいカットオフ周波
数を有する。ここでｎは縦続接続されたセル１の数であ
る。出力信号からノイズを除去するために、１０個のセ
ル１を縦続接続することにより遅延線ＬＲを設けること
が適当である。この方法では、遅延線ＬＲで課せられる
周波数限界は、入力信号Ｖinに含まれる最高の周波数の
値に同一である。実際に、たった５個のセル１の縦続接
続は、分散電力によって得るために受け入れ可能であ
る。実際には、同じカットオフ周波数ｆcを有する全て
のローパス型のセル１の縦続からなる遅延線ＬＲは、ほ
ぼ
に等しい遅延、即ちｎ＊ｆmaxiに等しいカットオフ周波
数を有する。ここでｎは縦続接続されたセル１の数であ
る。出力信号からノイズを除去するために、１０個のセ
ル１を縦続接続することにより遅延線ＬＲを設けること
が適当である。この方法では、遅延線ＬＲで課せられる
周波数限界は、入力信号Ｖinに含まれる最高の周波数の
値に同一である。実際に、たった５個のセル１の縦続接
続は、分散電力によって得るために受け入れ可能であ
る。実際には、同じカットオフ周波数ｆcを有する全て
のローパス型のセル１の縦続からなる遅延線ＬＲは、ほ
ぼ
【００２７】 Ｆ＝ｆc／√ｎ （５）
【００２８】に等しいチェーンの出力（−３ｄＢの点
で）に最終カットオフ周波数Ｆを呈する。遅延線ＬＲは
比較的平坦な遅延を有するための要件を備えるが、出力
信号の周波数応答に関係するので理想的でない要素を導
入できる。遅延線ＬＲは入力信号Ｖinの高周波成分を減
衰する。
で）に最終カットオフ周波数Ｆを呈する。遅延線ＬＲは
比較的平坦な遅延を有するための要件を備えるが、出力
信号の周波数応答に関係するので理想的でない要素を導
入できる。遅延線ＬＲは入力信号Ｖinの高周波成分を減
衰する。
【００２９】この明らかに負の特徴は、遅延線ＬＲが例
えばＦＩＲ型の直交フフィルタのような回帰型フィルタ
を設けるのに使用されるとき実際の問題を実際に呈しな
い。ＦＩＲ型の直交フィルタ４の第１の例を図２に概略
的に示す。直交フィルタ４は、乗算ノード５を介して最
終加算ノード６に接続された縦続接続の同一の遅延線Ｌ
Ｒを備える。最終加算ノード６で出力される信号Ｖo
は、遅延線ＬＲの遅延に等しい単一遅延を持つ式（１）
から決定された伝達関数によって得られる。係数ａ1，
・・・，ａnは乗算ノード５に入力される。
えばＦＩＲ型の直交フフィルタのような回帰型フィルタ
を設けるのに使用されるとき実際の問題を実際に呈しな
い。ＦＩＲ型の直交フィルタ４の第１の例を図２に概略
的に示す。直交フィルタ４は、乗算ノード５を介して最
終加算ノード６に接続された縦続接続の同一の遅延線Ｌ
Ｒを備える。最終加算ノード６で出力される信号Ｖo
は、遅延線ＬＲの遅延に等しい単一遅延を持つ式（１）
から決定された伝達関数によって得られる。係数ａ1，
・・・，ａnは乗算ノード５に入力される。
【００３０】図３はＦＩＲ型の直交フィルタ４′の可能
な第２の実施の形態を概略的に示す。直交フィルタ４′
は、複数の遅延線ＬＲ′を導く加算ノード６′を備え、
複数の遅延線ＬＲ′の各々は乗算ノード５′を介して加
算ノード６′に接続される。ｎ個の遅延線ＬＲ′の各々
は、式（１）に従って伝達関数を得るような方法で関連
係数ａ1，・・・，ａnを乗算ノード５′の各々で乗算さ
れるｎ倍遅延された信号を出力に供給する。
な第２の実施の形態を概略的に示す。直交フィルタ４′
は、複数の遅延線ＬＲ′を導く加算ノード６′を備え、
複数の遅延線ＬＲ′の各々は乗算ノード５′を介して加
算ノード６′に接続される。ｎ個の遅延線ＬＲ′の各々
は、式（１）に従って伝達関数を得るような方法で関連
係数ａ1，・・・，ａnを乗算ノード５′の各々で乗算さ
れるｎ倍遅延された信号を出力に供給する。
【００３１】一例として直交フィルタ４および４′の両
方において、時間的に遅延された同じ信号は、適当な係
数を乗算された後に加算される。それから、最終結果
は、所望の位相および振幅を有する出力信号であり、こ
れにより簡単な縦続接続のセル１で呈される遅延線ＬＲ
の代表的な制限を克服できる。
方において、時間的に遅延された同じ信号は、適当な係
数を乗算された後に加算される。それから、最終結果
は、所望の位相および振幅を有する出力信号であり、こ
れにより簡単な縦続接続のセル１で呈される遅延線ＬＲ
の代表的な制限を克服できる。
【００３２】図４では、この発明によるアナログ型のセ
ル７の第２の実施の形態が提案される。セル７は入力段
８および出力段９を備える。出力段９の構造を概略的に
図５に示す。入力段８は、第１の基準電圧源Ｖccおよび
第２の基準電圧源例えば信号グランドＧＮＤ間に挿入さ
れた２つの同一の入力半段１０および１０′を備える。
ル７の第２の実施の形態が提案される。セル７は入力段
８および出力段９を備える。出力段９の構造を概略的に
図５に示す。入力段８は、第１の基準電圧源Ｖccおよび
第２の基準電圧源例えば信号グランドＧＮＤ間に挿入さ
れた２つの同一の入力半段１０および１０′を備える。
【００３３】第１の入力半段１０は、相互コンダクタン
ス増幅段１１、入力端子ＩＮ４および中間出力端子ＯＵ
Ｔ１を備える。相互コンダクタンス増幅段１１は、一対
のトランジスタＴ４およびＴ５を備え、これらのエミッ
タ端子Ｅ４およびＥ５は共通接続されて第１の回路ノー
ドＹ１を形成する。回路ノードＹ１は、第４のバイアス
電流発生器Ｇ４を介して第２の基準電圧源ＧＮＤに接続
され、一方、トランジスタＴ５のベース端子Ｂ５は入力
半段１０の入力端子ＩＮ４に接続される。
ス増幅段１１、入力端子ＩＮ４および中間出力端子ＯＵ
Ｔ１を備える。相互コンダクタンス増幅段１１は、一対
のトランジスタＴ４およびＴ５を備え、これらのエミッ
タ端子Ｅ４およびＥ５は共通接続されて第１の回路ノー
ドＹ１を形成する。回路ノードＹ１は、第４のバイアス
電流発生器Ｇ４を介して第２の基準電圧源ＧＮＤに接続
され、一方、トランジスタＴ５のベース端子Ｂ５は入力
半段１０の入力端子ＩＮ４に接続される。
【００３４】トランジスタＴ４は、そのベース端子Ｂ４
とコレクタ端子Ｃ４が共通に短絡され、回路ノードＹ３
に接続される。コレクタ端子Ｃ４は入力半段１０の中間
入力端子ＯＵＴ１と共存する。回路ノードＹ３はバイア
ス電流２＊Ｉbの第３のバイアス電流発生器Ｇ３を介し
て基準電圧源Ｖccに接続される。都合の良いことに、こ
の発明によれば、第４のバイアス電流発生器Ｇ４は第２
のバイアス電流発生器Ｇ３で導出されるバイアス電流と
同一のバイアス電流２＊Ｉbを導出する。
とコレクタ端子Ｃ４が共通に短絡され、回路ノードＹ３
に接続される。コレクタ端子Ｃ４は入力半段１０の中間
入力端子ＯＵＴ１と共存する。回路ノードＹ３はバイア
ス電流２＊Ｉbの第３のバイアス電流発生器Ｇ３を介し
て基準電圧源Ｖccに接続される。都合の良いことに、こ
の発明によれば、第４のバイアス電流発生器Ｇ４は第２
のバイアス電流発生器Ｇ３で導出されるバイアス電流と
同一のバイアス電流２＊Ｉbを導出する。
【００３５】第３のトランジスタＴ３が設けられ、それ
自身のベース端子Ｂ３がトランジスタＴ５のコレクタＣ
５に接続され、そのエミッタ端子Ｅ３が２つの半段１０
および１０′に共通の第１の回路ノードＸ１に接続され
る。共通の第１の回路ノードＸ１は、バイアス電流２＊
Ｉbの共通バイアス電流発生器Ｇを介して第２の基準電
圧源ＧＮＤに接続される。この共通バイアス電流発生器
Ｇのバイアス電流の値はバイアス電流発生器Ｇ３および
Ｇ４のバイアス電流の値と等しい。中間出力端子ＯＵＴ
１は第１のコンデンサＣ１を介して２つの半段１０およ
び１０′に共通の第２の回路ノードＸ２に接続される。
共通の回路ノードＸ２はまた第２の基準電圧源ＧＮＤに
接続され、或はフローティングのままでよい。
自身のベース端子Ｂ３がトランジスタＴ５のコレクタＣ
５に接続され、そのエミッタ端子Ｅ３が２つの半段１０
および１０′に共通の第１の回路ノードＸ１に接続され
る。共通の第１の回路ノードＸ１は、バイアス電流２＊
Ｉbの共通バイアス電流発生器Ｇを介して第２の基準電
圧源ＧＮＤに接続される。この共通バイアス電流発生器
Ｇのバイアス電流の値はバイアス電流発生器Ｇ３および
Ｇ４のバイアス電流の値と等しい。中間出力端子ＯＵＴ
１は第１のコンデンサＣ１を介して２つの半段１０およ
び１０′に共通の第２の回路ノードＸ２に接続される。
共通の回路ノードＸ２はまた第２の基準電圧源ＧＮＤに
接続され、或はフローティングのままでよい。
【００３６】入力半段１０は、第１の基準電圧源Ｖccお
よびトランジスタＴ５のコレクタＣ５間に挿入されたバ
イアストランジスタＴ６を付加的に備える。このコレク
タＣ５は、都合のよく第２のコンデンサＣ２を介して第
２の基準電圧源ＧＮＤに接続される。バイアストランジ
スタＴ６のベース端子Ｂ６にバイアス電圧Ｖb2が供給さ
れる。
よびトランジスタＴ５のコレクタＣ５間に挿入されたバ
イアストランジスタＴ６を付加的に備える。このコレク
タＣ５は、都合のよく第２のコンデンサＣ２を介して第
２の基準電圧源ＧＮＤに接続される。バイアストランジ
スタＴ６のベース端子Ｂ６にバイアス電圧Ｖb2が供給さ
れる。
【００３７】第２の入力半段１０′の構造は、上述した
第１の入力半段１０の構造と全く同一であり、かつこれ
と対称的である。それ故、簡略のために、その詳細説明
を省略し、図４において第１の入力半段１０のものと対
応する要素の全てを同じ参照番号と符号で示し、ただ
し、その肩にダッシュを付している。入力半段１０およ
び入力半段１０′が第１の共通回路ノードＸ１および第
２の共通回路ノードＸ２に共通接続されているだけであ
る。
第１の入力半段１０の構造と全く同一であり、かつこれ
と対称的である。それ故、簡略のために、その詳細説明
を省略し、図４において第１の入力半段１０のものと対
応する要素の全てを同じ参照番号と符号で示し、ただ
し、その肩にダッシュを付している。入力半段１０およ
び入力半段１０′が第１の共通回路ノードＸ１および第
２の共通回路ノードＸ２に共通接続されているだけであ
る。
【００３８】次に、図５の例を特に参照すると、セル７
の出力段の構造が示される。入力段８および出力段９の
動作は後述する。出力段９は２つの中間入力端子ＩＮ５
およびＩＮ５′と２つの最終出力端子ＯＵＴ２およびＯ
ＵＴ２′を有する。入力段８の中間出力端子ＯＵＴ１お
よびＯＵＴ１′は出力段９の中間入力端子ＩＮ５および
ＩＮ５′に接続される。
の出力段の構造が示される。入力段８および出力段９の
動作は後述する。出力段９は２つの中間入力端子ＩＮ５
およびＩＮ５′と２つの最終出力端子ＯＵＴ２およびＯ
ＵＴ２′を有する。入力段８の中間出力端子ＯＵＴ１お
よびＯＵＴ１′は出力段９の中間入力端子ＩＮ５および
ＩＮ５′に接続される。
【００３９】出力段９は第１の基準電圧源Ｖccおよび第
２の基準電圧源ＧＮＤ間に挿入された２つの同一の出力
半段１２および１２′を備える。出力半段１２はトラン
ジスタＴ７を備え、そのベース即ち制御端子Ｂ７が中間
入力端子ＩＮ５と共存する。トランジスタＴ７のコレク
タ端子Ｃ７は第１の基準電圧源Ｖccに接続される。トラ
ンジスタＴ７のエミッタ端子Ｅ７はバイアス電流発生器
Ｇ６を介して第２の基準電圧源ＧＮＤに接続される。
２の基準電圧源ＧＮＤ間に挿入された２つの同一の出力
半段１２および１２′を備える。出力半段１２はトラン
ジスタＴ７を備え、そのベース即ち制御端子Ｂ７が中間
入力端子ＩＮ５と共存する。トランジスタＴ７のコレク
タ端子Ｃ７は第１の基準電圧源Ｖccに接続される。トラ
ンジスタＴ７のエミッタ端子Ｅ７はバイアス電流発生器
Ｇ６を介して第２の基準電圧源ＧＮＤに接続される。
【００４０】出力半段１２は更に最終出力端子ＯＵＴ２
およびエミッタ端子Ｅ７間に挿入されたダイオードＤを
備える。最終出力端子ＯＵＴ２は、またバイアス電流２
＊Ｉbのバイアス電流発生器Ｇ５を介して第１の基準電
圧源Ｖccに接続される。都合よく、バイアス電流発生器
Ｇ５は、第３のバイアス電流発生器Ｇ３および第４のバ
イアス電流発生器Ｇ４によって、および共通バイアス電
流発生器Ｇによって導出されるバイアス電流と等しいバ
イアス電流２＊Ｉbを導出する。
およびエミッタ端子Ｅ７間に挿入されたダイオードＤを
備える。最終出力端子ＯＵＴ２は、またバイアス電流２
＊Ｉbのバイアス電流発生器Ｇ５を介して第１の基準電
圧源Ｖccに接続される。都合よく、バイアス電流発生器
Ｇ５は、第３のバイアス電流発生器Ｇ３および第４のバ
イアス電流発生器Ｇ４によって、および共通バイアス電
流発生器Ｇによって導出されるバイアス電流と等しいバ
イアス電流２＊Ｉbを導出する。
【００４１】バイアス電流発生器Ｇ６は、バイアス電流
発生器Ｇ５によって導出されるバイアス電流より２倍の
バイアス電流４＊Ｉbを導出する。最終出力端子ＯＵＴ
２は、コンデンサＣ３を介して２つの出力半段１２およ
び１２′に共通回路ノードＸ３で接続される。第２の出
力半段１２′の構造は、上述した第１の出力半段１２の
構造と全く同一であり、かつこれと対称的である。それ
故、簡略のために、その詳細説明を省略し、図５におい
て第１の出力半段１２のものと対応する要素の全てを同
じ参照番号と符号で示し、ただし、その肩にダッシュを
付している。
発生器Ｇ５によって導出されるバイアス電流より２倍の
バイアス電流４＊Ｉbを導出する。最終出力端子ＯＵＴ
２は、コンデンサＣ３を介して２つの出力半段１２およ
び１２′に共通回路ノードＸ３で接続される。第２の出
力半段１２′の構造は、上述した第１の出力半段１２の
構造と全く同一であり、かつこれと対称的である。それ
故、簡略のために、その詳細説明を省略し、図５におい
て第１の出力半段１２のものと対応する要素の全てを同
じ参照番号と符号で示し、ただし、その肩にダッシュを
付している。
【００４２】図４および図５に示すような全体としての
セル７の構造と、入力半段１０の入力端子ＩＮ４がセル
１の第１の入力端子に対応し、一方入力半段１０′の第
２の入力端子ＩＮ４′がセル１の第２の入力端子Ｉ′に
対応することを考慮した図１のよりコンパクトなセル１
の構造とを並列に記載できる。同様に、出力段９の最終
出力端子ＯＵＴ２およびＯＵＴ２′はセル１の出力端子
ＯＵＴおよびＯＵＴ′に対応する。次に、この発明によ
るセルの構造の第２の実施の形態の動作を説明する。セ
ル７の入力段８の伝達関数ＦdＴ1は以下のごとくであ
る。
セル７の構造と、入力半段１０の入力端子ＩＮ４がセル
１の第１の入力端子に対応し、一方入力半段１０′の第
２の入力端子ＩＮ４′がセル１の第２の入力端子Ｉ′に
対応することを考慮した図１のよりコンパクトなセル１
の構造とを並列に記載できる。同様に、出力段９の最終
出力端子ＯＵＴ２およびＯＵＴ２′はセル１の出力端子
ＯＵＴおよびＯＵＴ′に対応する。次に、この発明によ
るセルの構造の第２の実施の形態の動作を説明する。セ
ル７の入力段８の伝達関数ＦdＴ1は以下のごとくであ
る。
【００４３】 ＦdＴ1＝Ｖout1／Ｖin ＝（１＋s*τ′c／2）＊（１＋s*1.5τ′c＋s2τ′c）−１ （６）
【００４４】一方、セル７の出力段９の伝達関数ＦdＴ2
は以下のごとくである。
は以下のごとくである。
【００４５】 ＦdＴ2＝Ｖout2／Ｖout1＝１＊（１＋s*τ′c）−１ （７）
【００４６】ここで、Ｖout1は入力段８の中間出力信
号、即ち中間出力端子ＯＵＴ１およびＯＵＴ１′上の１
つの信号、Ｖout2はセル７の最終出力信号、Ｖinはセル
７の入力信号 τ′cはセル７の優性極にリンクされた時間または遅延
定数で、２＊Ｃ′out／ｇ′m（Ｃ′outは等価出力容
量、ｇ′ｍはセル７の相互コンダクタンス）に等しい。
従って、
号、即ち中間出力端子ＯＵＴ１およびＯＵＴ１′上の１
つの信号、Ｖout2はセル７の最終出力信号、Ｖinはセル
７の入力信号 τ′cはセル７の優性極にリンクされた時間または遅延
定数で、２＊Ｃ′out／ｇ′m（Ｃ′outは等価出力容
量、ｇ′ｍはセル７の相互コンダクタンス）に等しい。
従って、
【００４７】 ＦdＴ′＝Ｖout2／Ｖin＝（１＋s*τ′c／2）＊（１＋s*1.5τ′c＋s2τ′c） −１ ＊（１＊（１＋s*τ′c）−１） （８）
【００４８】に等しいセル７の総合伝達関数ＦdＴ′が
得られる。式（８）で与えられる伝達関数ＦdＴ′は左
側に零を呈し、これは左手の極により導出される位相効
果の部分的補償を可能にする。左側の零の効果は、左側
の極を削除することである。従って、この零はセル７の
遅延を増加させない。実際、入力信号Ｖinが出力に現れ
る遅延は周波数の関数であり、特に変換された符号を持
つ伝達関数ＦdＴ′の導関数であることを想起すると、
脈動ωゼロを持つセル７の遅延は
得られる。式（８）で与えられる伝達関数ＦdＴ′は左
側に零を呈し、これは左手の極により導出される位相効
果の部分的補償を可能にする。左側の零の効果は、左側
の極を削除することである。従って、この零はセル７の
遅延を増加させない。実際、入力信号Ｖinが出力に現れ
る遅延は周波数の関数であり、特に変換された符号を持
つ伝達関数ＦdＴ′の導関数であることを想起すると、
脈動ωゼロを持つセル７の遅延は
【００４９】 Ｒ（ω）│ω=o＝２＊τ′c （９）
【００５０】しかしながら、左側の零の存在は、位相歪
みを低減し、それをｆ′cに等しい周波数まで無視でき
るようにする（位相歪みは１％以下）。ここで、ｆ′c
は１／（２＊π＊τ′c）に等しいセル７のカットオフ
周波数である。複数のセル７を使用して、アナログ型の
セル１と関連して説明したものと全く同じ方法で遅延線
ＬＲおよび直交フィルタを提供することが可能である。
みを低減し、それをｆ′cに等しい周波数まで無視でき
るようにする（位相歪みは１％以下）。ここで、ｆ′c
は１／（２＊π＊τ′c）に等しいセル７のカットオフ
周波数である。複数のセル７を使用して、アナログ型の
セル１と関連して説明したものと全く同じ方法で遅延線
ＬＲおよび直交フィルタを提供することが可能である。
【００５１】この発明によるセルに対して、遅延線に対
して、およびフィルタに対して、この発明の保護範囲を
逸脱することなく、当業者に分かる方法で変形および変
更をなし得ることが可能である。例えば図４および図５
のセル７は、電源からの共通モード信号およびノイズに
対してより排除機能を提供する全く異なる型の構成で示
される。また、このセル７に対して、“シングルエンデ
ッド”型の構成を提供することが可能である。更に、ト
ランジスタＴ３，Ｔ４，Ｔ５，Ｔ６およびＴ７は、ＮＰ
Ｎ ＢＪＴ型のバイポーラトランジスタとして記載され
ているが、この発明によるセル７は、ＰＮＰ ＢＪＴ型
のトランジスタまたはＮＭＯＳ型或はＰＭＯＳ型のいず
れかの電界効果ＭＯＳトランジスタを用いてもよい。
して、およびフィルタに対して、この発明の保護範囲を
逸脱することなく、当業者に分かる方法で変形および変
更をなし得ることが可能である。例えば図４および図５
のセル７は、電源からの共通モード信号およびノイズに
対してより排除機能を提供する全く異なる型の構成で示
される。また、このセル７に対して、“シングルエンデ
ッド”型の構成を提供することが可能である。更に、ト
ランジスタＴ３，Ｔ４，Ｔ５，Ｔ６およびＴ７は、ＮＰ
Ｎ ＢＪＴ型のバイポーラトランジスタとして記載され
ているが、この発明によるセル７は、ＰＮＰ ＢＪＴ型
のトランジスタまたはＮＭＯＳ型或はＰＭＯＳ型のいず
れかの電界効果ＭＯＳトランジスタを用いてもよい。
【図１】この発明によるアナログローパス型の基本セル
を示す回路図である。
を示す回路図である。
【図２】この発明により提供されるアナログ型の直交フ
ィルタの第１の例を示す図である。
ィルタの第１の例を示す図である。
【図３】この発明により提供されるアナログ型の直交フ
ィルタの第２の例を示す図である。
ィルタの第２の例を示す図である。
【図４】この発明によるアナログローパス型の基本セル
のその他の実施の形態の２つの回路部を示す回路図であ
る。
のその他の実施の形態の２つの回路部を示す回路図であ
る。
【図５】この発明によるアナログローパス型の基本セル
のその他の実施の形態の２つの回路部を示す回路図であ
る。
のその他の実施の形態の２つの回路部を示す回路図であ
る。
１ セル、２ 第１の半セル、２′ 第２の半セル、
３，３′ 相互コンダクタンス増幅段、４ ＦＩＲ型の
直交フィルタ、５ 乗算ノード、６ 最終加算ノード、
７ セル、８ 入力段、９ 出力段、１０，１０′ 入
力半段、１１，１１′ 相互コンダクタンス増幅段、１
２，１２′出力半段、Ｖcc 第１の基準電圧源、ＧＮＤ
第２の基準電圧源、Ｉ 入力端子、ＯＵＴ 出力端
子、ＬＲ 遅延線、Ｔ１，Ｔ２ バイポーラトランジス
タ、Ｍ１，Ｍ２ ＭＯＳトランジスタ。
３，３′ 相互コンダクタンス増幅段、４ ＦＩＲ型の
直交フィルタ、５ 乗算ノード、６ 最終加算ノード、
７ セル、８ 入力段、９ 出力段、１０，１０′ 入
力半段、１１，１１′ 相互コンダクタンス増幅段、１
２，１２′出力半段、Ｖcc 第１の基準電圧源、ＧＮＤ
第２の基準電圧源、Ｉ 入力端子、ＯＵＴ 出力端
子、ＬＲ 遅延線、Ｔ１，Ｔ２ バイポーラトランジス
タ、Ｍ１，Ｍ２ ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランチェスコ・ブリアンティ イタリア国、29100 ピアチェンツァ、ヴ ィア・アンチッロッティ ５／ア (72)発明者 ヴァレリオ・ピサティ イタリア国、27049 ボスナスコ、ヴィ ア・カヴェッランテ 19 (72)発明者 マルコ・デミケリ イタリア国、20070 ビナーゴ、ヴィア・ ダンテ 13
Claims (9)
- 【請求項１】 プログラム可能なアナログ型の時系列フ
ィルタのための、特に第１の基準電圧源（Ｖcc）および
第２の基準電圧源（ＧＮＤ）間に挿入されかつ少なくと
も１つの入力端子（Ｉ）および少なくとも１つの出力端
子（ＯＵＴ）を有する増幅段を含む型の磁気支持体で読
み／書き動作のアナログ信号の処理をするための基本セ
ル構造において、上記増幅段は一対の構造的に同一の半
セル（２，２′）を備え、該半セルの各々は相互コンダ
クタンス増幅段（３）を有し、共通回路ノード（Ｘ）を
介して他方の半セルに接続されることを特徴とする基本
セル構造。 - 【請求項２】 請求項１記載の縦続接続の基本セル構造
を備えたことを特徴とするアナログ型の時系列遅延線。 - 【請求項３】 請求項２記載の少なくとも１つの時系列
遅延線を備えたことを特徴とするアナログ型の直交時系
列フィルタ。 - 【請求項４】 乗算ノード（５）を介して最終加算ノー
ド（６）に接続された縦続接続の同一の遅延線（ＬＲ）
を備えたことを特徴とする請求項３記載のアナログ型の
直交時系列フィルタ。 - 【請求項５】 各半セル（２，２′）は少なくとも一対
のＮＰＮ型またはＰＮＰ型のバイポーラトランジスタ
（Ｔ１，Ｔ２）を備えたことを特徴とする請求項１記載
のアナログフィルタ用の基本セル構造。 - 【請求項６】 各半セル（２，２′）は少なくとも一対
の電界効果またはＭＯＳトランジスタ（Ｍ１，Ｍ２）を
備えたことを特徴とする請求項１記載のアナログ型のフ
ィルタ用の基本セル構造。 - 【請求項７】 プログラム可能なアナログ型の時系列フ
ィルタのための、特に第１の基準電圧源（Ｖcc）および
第２の基準電圧源（ＧＮＤ）間に挿入されかつ少なくと
も１つの入力端子（Ｉ）および少なくとも１つの出力端
子（ＯＵＴ）を有する増幅段を含む型の磁気支持体で読
み／書き動作のアナログ信号の処理をするための基本セ
ル構造において、一対の構造的に同一の半段（１０，１
０′）で構成された入力段（８）、および一対の構造的
に同一の半段（１２，１２′）で構成された出力段
（９）備え、上記半段（１０，１０′；１２，１２′）
の各々は共通回路ノード（Ｘ１，Ｘ２，Ｘ３）を介して
その対の半段に接続されることを特徴とする基本セル構
造。 - 【請求項８】 請求項７記載の縦続接続の基本セル構造
を備えたことを特徴とするアナログ型の時系列遅延線。 - 【請求項９】 請求項７記載の少なくとも１つの時系列
遅延線を備えたことを特徴とするアナログ型の直交時系
列フィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19950830049 EP0729228B1 (en) | 1995-02-22 | 1995-02-22 | Basic cell for programmable analog time continuous filter |
| IT95830049.3 | 1995-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288794A true JPH08288794A (ja) | 1996-11-01 |
Family
ID=8221854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3478396A Pending JPH08288794A (ja) | 1995-02-22 | 1996-02-22 | 基本セル構造、時系列遅延線および直交時系列フィルタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0729228B1 (ja) |
| JP (1) | JPH08288794A (ja) |
| DE (1) | DE69529397D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172565B1 (en) * | 1998-03-13 | 2001-01-09 | Lucent Technologies Inc. | Adaptive joint linearization, equalization and delay alignment for a wideband power amplifier |
| US6154093A (en) * | 1998-04-01 | 2000-11-28 | Lucent Technologies Inc. | Fast adaptive wideband power amplifier feed forward linearizer using a RLS parameter tracking algorithm |
| IT1316690B1 (it) * | 2000-02-29 | 2003-04-24 | St Microelectronics Srl | Struttura circuitale di tipo feedforward a zeri programmabili,inparticolare per la sintesi di filtri a tempo continuo |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691174A (en) * | 1986-09-19 | 1987-09-01 | Tektronix, Inc. | Fast recovery amplifier |
| DE3939906A1 (de) * | 1989-12-02 | 1991-06-06 | Rohde & Schwarz | Frequenzfilter ersten oder hoeheren grades |
-
1995
- 1995-02-22 DE DE69529397T patent/DE69529397D1/de not_active Expired - Lifetime
- 1995-02-22 EP EP19950830049 patent/EP0729228B1/en not_active Expired - Lifetime
-
1996
- 1996-02-22 JP JP3478396A patent/JPH08288794A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0729228A1 (en) | 1996-08-28 |
| EP0729228B1 (en) | 2003-01-15 |
| DE69529397D1 (de) | 2003-02-20 |
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