JPH0730342A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0730342A JPH0730342A JP5173031A JP17303193A JPH0730342A JP H0730342 A JPH0730342 A JP H0730342A JP 5173031 A JP5173031 A JP 5173031A JP 17303193 A JP17303193 A JP 17303193A JP H0730342 A JPH0730342 A JP H0730342A
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Abstract
(57)【要約】
【目的】 負荷容量が変化しても位相余裕が変わらない
安定な演算増幅回路の提供。 【構成】 従来の折り返しカスコード形演算増幅回路に
対して、一定電圧に接続されていたトランジスタのゲー
トと入力差動対とに同一入力信号を印加することを特徴
とする演算増幅回路。
安定な演算増幅回路の提供。 【構成】 従来の折り返しカスコード形演算増幅回路に
対して、一定電圧に接続されていたトランジスタのゲー
トと入力差動対とに同一入力信号を印加することを特徴
とする演算増幅回路。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタを用いた広
帯域演算増幅回路に関するものである。
帯域演算増幅回路に関するものである。
【０００２】
【従来の技術】広帯域演算増幅回路として、図７に示す
ような演算増幅回路が折り返しカスコード回路として知
られている。
ような演算増幅回路が折り返しカスコード回路として知
られている。
【０００３】該折り返しカスコード回路は、電界効果型
トランジスタ（以下ＭＯＳＦＥＴと称す）を用いて、第
１の電源端子１に第１の電流源回路Ｉ1を介して共通ソ
ース端子を接続されたトランジスタ差動対３と、ゲート
Ｂ１が定電圧にバイアスされトランジスタ差動対３の第
１の出力端８にソースが接続され第１の電源端子１とド
レインの間に第２の電流源回路Ｉ2が接続され第１の出
力端子６がドレインに接続された第１のトランジスタＭ
１と、ゲートＢ２が定電圧にバイアスされトランジスタ
差動対３の第２の出力端９にソースが接続され第１の電
源端子１とドレインの間に第３の電流源回路Ｉ3が接続
され第２の出力端子７がドレインに接続された第２のト
ランジスタＭ２と、第１のトランジスタＭ１と第２の電
源端子２との間に接続された第４の電流源回路Ｉ4と、
第２のトランジスタＭ２と第２の電源端子２との間に接
続された第５の電流源回路Ｉ5とを備えた演算増幅回路
である。
トランジスタ（以下ＭＯＳＦＥＴと称す）を用いて、第
１の電源端子１に第１の電流源回路Ｉ1を介して共通ソ
ース端子を接続されたトランジスタ差動対３と、ゲート
Ｂ１が定電圧にバイアスされトランジスタ差動対３の第
１の出力端８にソースが接続され第１の電源端子１とド
レインの間に第２の電流源回路Ｉ2が接続され第１の出
力端子６がドレインに接続された第１のトランジスタＭ
１と、ゲートＢ２が定電圧にバイアスされトランジスタ
差動対３の第２の出力端９にソースが接続され第１の電
源端子１とドレインの間に第３の電流源回路Ｉ3が接続
され第２の出力端子７がドレインに接続された第２のト
ランジスタＭ２と、第１のトランジスタＭ１と第２の電
源端子２との間に接続された第４の電流源回路Ｉ4と、
第２のトランジスタＭ２と第２の電源端子２との間に接
続された第５の電流源回路Ｉ5とを備えた演算増幅回路
である。
【０００４】この演算増幅回路の入力端子４に入力され
た信号は、差動入力段で反転され、トランジスタＭ１に
より増幅されて、出力端子６から出力される。同様に、
入力端子５に入力された信号は、差動入力段で反転さ
れ、トランジスタＭ２により増幅されて、出力端子７か
ら出力される。したがって、この演算増幅回路は、差動
入力信号を反転増幅して差動出力する演算増幅回路であ
る。
た信号は、差動入力段で反転され、トランジスタＭ１に
より増幅されて、出力端子６から出力される。同様に、
入力端子５に入力された信号は、差動入力段で反転さ
れ、トランジスタＭ２により増幅されて、出力端子７か
ら出力される。したがって、この演算増幅回路は、差動
入力信号を反転増幅して差動出力する演算増幅回路であ
る。
【０００５】
【発明が解決しようとする課題】かかる演算増幅回路の
利得と位相の周波数特性（以下では、単に周波数特性と
呼ぶ）のシミュレーション波形の一例を図８に示す。
利得と位相の周波数特性（以下では、単に周波数特性と
呼ぶ）のシミュレーション波形の一例を図８に示す。
【０００６】この回路では、負荷容量と、ゲート接地形
トランジスタＭ１およびＭ２で生じる極とゼロ点により
周波数特性が劣化する。
トランジスタＭ１およびＭ２で生じる極とゼロ点により
周波数特性が劣化する。
【０００７】出力端子につく負荷容量が小さくなると、
利得が１（すなわち０ｄＢ）になる周波数（以下、ユニ
ティゲイン周波数と称す）が大きくなるが、その反面、
位相余裕が小さくなる。図８の例では負荷容量が、１
０、５、１、０．５、０．１ｐＦと小さくなるにつれて
ユニティゲイン周波数はそれぞれ７、１４、４５、６
０、７９ＭＨｚと増加する。しかし、位相余裕は８５
゜、７９゜、５６゜、４６゜、３４゜と、小さくなって
しまう。
利得が１（すなわち０ｄＢ）になる周波数（以下、ユニ
ティゲイン周波数と称す）が大きくなるが、その反面、
位相余裕が小さくなる。図８の例では負荷容量が、１
０、５、１、０．５、０．１ｐＦと小さくなるにつれて
ユニティゲイン周波数はそれぞれ７、１４、４５、６
０、７９ＭＨｚと増加する。しかし、位相余裕は８５
゜、７９゜、５６゜、４６゜、３４゜と、小さくなって
しまう。
【０００８】演算増幅回路がユニティゲインで安定に動
作するためには、位相余裕として最低 ４５゜、できれ
ば６０゜程度が望まれ、位相余裕がそれ以下の値では演
算増幅回路をユニティゲインで安定に動作させることが
できなくなる（このことは、この分野の技術者にはよく
知られていることである）。
作するためには、位相余裕として最低 ４５゜、できれ
ば６０゜程度が望まれ、位相余裕がそれ以下の値では演
算増幅回路をユニティゲインで安定に動作させることが
できなくなる（このことは、この分野の技術者にはよく
知られていることである）。
【０００９】したがって、位相余裕が前述のように小さ
くなってしまうと、その条件で演算増幅回路を安定に動
作させることができなくなる。したがって、演算増幅回
路を用いた回路において、負荷容量が変化するような応
用では、従来の演算増幅回路を用いると動作条件に制約
ができる。
くなってしまうと、その条件で演算増幅回路を安定に動
作させることができなくなる。したがって、演算増幅回
路を用いた回路において、負荷容量が変化するような応
用では、従来の演算増幅回路を用いると動作条件に制約
ができる。
【００１０】また、負荷容量の値にあわせた最適な設計
を行わないと安定した動作が保証されない。
を行わないと安定した動作が保証されない。
【００１１】
【課題を解決するための手段】以上述べた課題を解決す
るための手段の要旨とするところは、以下の２項に存す
る。
るための手段の要旨とするところは、以下の２項に存す
る。
【００１２】［１］ 第１の電流源回路を介して第１の
電源端子に共通ソース端子を接続されたトランジスタ差
動対と、前記トランジスタ差動対の第１の入力端子にゲ
ートが接続され、前記トランジスタ差動対の第１の出力
端にソースが接続され、前記第１の電源端子とドレイン
の間に第２の電流源回路が接続され、第１の出力端子が
前記ドレインに接続された第１のトランジスタと、前記
トランジスタ差動対の第２の入力端子にゲートが接続さ
れ、前記トランジスタ差動対の第２の出力端にソースが
接続され、前記第１の電源端子とドレインの間に第３の
電流源回路が接続され、第２の出力端子が前記ドレイン
に接続された第２のトランジスタと、前記第１のトラン
ジスタのソースと前記第２の電源端子との間に接続され
た第４の電流源回路と、前記第２のトラン塔Wスタと前
記第２の電源端子との間に接続された第５の電流源回路
とを備えていることを特徴とする演算増幅回路。
電源端子に共通ソース端子を接続されたトランジスタ差
動対と、前記トランジスタ差動対の第１の入力端子にゲ
ートが接続され、前記トランジスタ差動対の第１の出力
端にソースが接続され、前記第１の電源端子とドレイン
の間に第２の電流源回路が接続され、第１の出力端子が
前記ドレインに接続された第１のトランジスタと、前記
トランジスタ差動対の第２の入力端子にゲートが接続さ
れ、前記トランジスタ差動対の第２の出力端にソースが
接続され、前記第１の電源端子とドレインの間に第３の
電流源回路が接続され、第２の出力端子が前記ドレイン
に接続された第２のトランジスタと、前記第１のトラン
ジスタのソースと前記第２の電源端子との間に接続され
た第４の電流源回路と、前記第２のトラン塔Wスタと前
記第２の電源端子との間に接続された第５の電流源回路
とを備えていることを特徴とする演算増幅回路。
【００１３】［２］ 第１の電流源回路を介して第１の
電源端子に共通ソース端子を接続されたトランジスタ差
動対と、前記トランジスタ差動対の第１の入力端子にゲ
ートが接続され、前記トランジスタ差動対の第１の出力
端にソースが接続された第１のトランジスタと、前記ト
ランジスタ差動対の第２の入力端子にゲートが接続さ
れ、前記トランジスタ差動対の第２の出力端にソースが
接続され、出力端子にドレインが接続された第２のトラ
ンジスタと、前記第１のトランジスタのソースと前記第
２の電源端子との間に接続された第２の電流源回路と、
前記第２のトランジスタのソースと前記第２の電源端子
との間に接続された第３の電流源回路と、前記第１のト
ランジスタと前記第２のトランジスタとの能動負荷およ
び差動−シングル信号変換回路として動作するカレント
ミラー回路とを備えていることを特徴とする演算増幅回
路。
電源端子に共通ソース端子を接続されたトランジスタ差
動対と、前記トランジスタ差動対の第１の入力端子にゲ
ートが接続され、前記トランジスタ差動対の第１の出力
端にソースが接続された第１のトランジスタと、前記ト
ランジスタ差動対の第２の入力端子にゲートが接続さ
れ、前記トランジスタ差動対の第２の出力端にソースが
接続され、出力端子にドレインが接続された第２のトラ
ンジスタと、前記第１のトランジスタのソースと前記第
２の電源端子との間に接続された第２の電流源回路と、
前記第２のトランジスタのソースと前記第２の電源端子
との間に接続された第３の電流源回路と、前記第１のト
ランジスタと前記第２のトランジスタとの能動負荷およ
び差動−シングル信号変換回路として動作するカレント
ミラー回路とを備えていることを特徴とする演算増幅回
路。
【００１４】
【実施例】本発明の第１の実施例を図１に示す。以下、
図１を参照して本発明について説明する。
図１を参照して本発明について説明する。
【００１５】本発明の第１の実施例の演算増幅回路は、
第１の電源端子１に第１の電流源回路Ｉ1を介して共通
ソース端子を接続されたトランジスタ差動対３と、トラ
ンジスタ差動対３の第１の入力端子４にゲートが接続さ
れ、トランジスタ差動対３の第１の出力端８にソースが
接続され、第１の電源端子１とドレインの間に第２の電
流源回路Ｉ2が接続され、第１の出力端子６がドレイン
に接続された第１のトランジスタＭ１と、トランジスタ
差動対３の第２の入力端子５にゲートが接続され、トラ
ンジスタ差動対３の第２の出力端９にソースが接続さ
れ、第１の電源端子１とドレインの間に第３の電流源回
路Ｉ3が接続され、第２の出力端子７がドレインに接続
された第２のトランジスタＭ２と、第１のトランジスタ
Ｍ１と第２の電源端子２との間に接続された第４の電流
源回路Ｉ4と、第２のトランジスタＭ２と第２の電源端
子２との間に接続された第５の電流源回路Ｉ5とを備え
ている。
第１の電源端子１に第１の電流源回路Ｉ1を介して共通
ソース端子を接続されたトランジスタ差動対３と、トラ
ンジスタ差動対３の第１の入力端子４にゲートが接続さ
れ、トランジスタ差動対３の第１の出力端８にソースが
接続され、第１の電源端子１とドレインの間に第２の電
流源回路Ｉ2が接続され、第１の出力端子６がドレイン
に接続された第１のトランジスタＭ１と、トランジスタ
差動対３の第２の入力端子５にゲートが接続され、トラ
ンジスタ差動対３の第２の出力端９にソースが接続さ
れ、第１の電源端子１とドレインの間に第３の電流源回
路Ｉ3が接続され、第２の出力端子７がドレインに接続
された第２のトランジスタＭ２と、第１のトランジスタ
Ｍ１と第２の電源端子２との間に接続された第４の電流
源回路Ｉ4と、第２のトランジスタＭ２と第２の電源端
子２との間に接続された第５の電流源回路Ｉ5とを備え
ている。
【００１６】図１の演算増幅回路は、差動入力、差動出
力の演算増幅回路で、入力端子４から出力端子６に至る
信号経路と入力端子５から出力端子７に至る信号経路は
対称的に構成されている。
力の演算増幅回路で、入力端子４から出力端子６に至る
信号経路と入力端子５から出力端子７に至る信号経路は
対称的に構成されている。
【００１７】入力端子４に印加された信号は差動対３を
構成するトランジスタＭ３で反転され、トランジスタＭ
１で増幅され出力端子６から出力される。それと同時
に、入力端子４に印加された信号は直接トランジスタＭ
１のゲートにも印加されて反転増幅され、Ｍ３およびＭ
１を経てきた信号と重畳されて出力端子６から出力され
る。
構成するトランジスタＭ３で反転され、トランジスタＭ
１で増幅され出力端子６から出力される。それと同時
に、入力端子４に印加された信号は直接トランジスタＭ
１のゲートにも印加されて反転増幅され、Ｍ３およびＭ
１を経てきた信号と重畳されて出力端子６から出力され
る。
【００１８】入力端子５に印加された信号は、入力端子
４に印加された信号と同様に、差動対３を構成するトラ
ンジスタＭ４で反転され、トランジスタＭ２で増幅され
出力端子７から出力される。それと同時に、入力端子４
に印加された信号は直接トランジスタＭ２のゲートにも
印加されて反転増幅され、Ｍ３およびＭ２を経てきた信
号と重畳されて出力端子７から出力される。
４に印加された信号と同様に、差動対３を構成するトラ
ンジスタＭ４で反転され、トランジスタＭ２で増幅され
出力端子７から出力される。それと同時に、入力端子４
に印加された信号は直接トランジスタＭ２のゲートにも
印加されて反転増幅され、Ｍ３およびＭ２を経てきた信
号と重畳されて出力端子７から出力される。
【００１９】演算増幅回路全体でみると、入力端子４と
５の間に印加された差動電圧が反転増幅されて出力端子
６と７の間の差動電圧として出力される。また、図１に
示した演算増幅回路は、差動入力、差動出力であるの
で、出力端子６と７の間の同相電圧を一定にするための
同相電圧帰還回路が必要になる場合があるが、その部分
は本発明の本質ではないので、図１には示していない。
５の間に印加された差動電圧が反転増幅されて出力端子
６と７の間の差動電圧として出力される。また、図１に
示した演算増幅回路は、差動入力、差動出力であるの
で、出力端子６と７の間の同相電圧を一定にするための
同相電圧帰還回路が必要になる場合があるが、その部分
は本発明の本質ではないので、図１には示していない。
【００２０】また、電流源回路は、ゲートを定電d圧バ
イアスしたトランジスタを用いることで簡単に実現でき
る。
イアスしたトランジスタを用いることで簡単に実現でき
る。
【００２１】図２に図１の電流源回路をトランジスタで
実現した例を示す。Ｉ1からＩ3の電流源トランジスタは
ＶB1にバイアスされ、Ｉ4とＩ5の電流源トランジスタは
ＶB2にバイアスされた例である。電流源回路の実現例は
当然ながら図２に示した例に限られない。
実現した例を示す。Ｉ1からＩ3の電流源トランジスタは
ＶB1にバイアスされ、Ｉ4とＩ5の電流源トランジスタは
ＶB2にバイアスされた例である。電流源回路の実現例は
当然ながら図２に示した例に限られない。
【００２２】本発明の構成上の特徴は、図１と従来技術
を示す図７とを比較してみるとわかるように、従来の折
り返しカスコード形演算増幅回路で定電圧バイアスされ
ていたゲート接地形トランジスタに入力端子から直接入
力信号を印加していることである。
を示す図７とを比較してみるとわかるように、従来の折
り返しカスコード形演算増幅回路で定電圧バイアスされ
ていたゲート接地形トランジスタに入力端子から直接入
力信号を印加していることである。
【００２３】このことにより、周波数特性において、高
周波数で従来回路では存在しなかったゼロ点を発生さ
せ、演算増幅回路における信号の位相回転を抑制し、周
波数特性を著しく改善することができる。このゼロ点
は、入力端子４（および５）からトランジスタＭ１（お
よびＭ２）を経て出力端子６（および７）にいたる信号
経路が、差動対を構成するトランジスタＭ３（およびＭ
４）とＭ１を経て出力端子に至る信号経路に対してフィ
ードフォワード信号として働くことにより生じると考え
られる。
周波数で従来回路では存在しなかったゼロ点を発生さ
せ、演算増幅回路における信号の位相回転を抑制し、周
波数特性を著しく改善することができる。このゼロ点
は、入力端子４（および５）からトランジスタＭ１（お
よびＭ２）を経て出力端子６（および７）にいたる信号
経路が、差動対を構成するトランジスタＭ３（およびＭ
４）とＭ１を経て出力端子に至る信号経路に対してフィ
ードフォワード信号として働くことにより生じると考え
られる。
【００２４】実際に図２の回路の周波数特性をシミュレ
ーションした結果を図３に示す。この波形は図７に示し
た従来回路のシミュレーションと同じように、演算増幅
回路の出力端子につく負荷容量を１０、５、１、０．
５、０．１ｐＦと変えてシミュレーションしたものであ
る。また、従来回路との比較を容易にするために、トラ
ンジスタサイズは従来回路のトランジスタサイズと同一
サイズにしてシミュレーションしている。
ーションした結果を図３に示す。この波形は図７に示し
た従来回路のシミュレーションと同じように、演算増幅
回路の出力端子につく負荷容量を１０、５、１、０．
５、０．１ｐＦと変えてシミュレーションしたものであ
る。また、従来回路との比較を容易にするために、トラ
ンジスタサイズは従来回路のトランジスタサイズと同一
サイズにしてシミュレーションしている。
【００２５】負荷容量が減少するにつれてユニティゲイ
ン周波数は、７、１４、４５、６３、８９ＭＨｚと増加
する。このとき位相余裕は、８８゜、８６゜、７８゜、
７４゜、６９゜と若干減少するが、従来回路のように著
しい減少はしない。特に、負荷が軽くなったとき従来回
路では安定動作を保証できないほど位相余裕が小さくな
ったのに対し、０．１ｐＦの負荷のときでも６９゜と十
分安定に動作できる値である。
ン周波数は、７、１４、４５、６３、８９ＭＨｚと増加
する。このとき位相余裕は、８８゜、８６゜、７８゜、
７４゜、６９゜と若干減少するが、従来回路のように著
しい減少はしない。特に、負荷が軽くなったとき従来回
路では安定動作を保証できないほど位相余裕が小さくな
ったのに対し、０．１ｐＦの負荷のときでも６９゜と十
分安定に動作できる値である。
【００２６】以上述べたように本発明では、負荷容量が
変化してもそれに影響されることのない安定な演算増幅
回路を提供することが出来る。このことは、演算増幅回
路の動作条件に関する制限を取り除き、応用範囲を広い
ものにすると同時に、負荷容量が異なるものに対しても
同一回路の演算増幅回路で対応できるので、それぞれの
負荷容量に対して最適設計をしなければならない従来回
路に比べて設計工数を低減できることにもなる。
変化してもそれに影響されることのない安定な演算増幅
回路を提供することが出来る。このことは、演算増幅回
路の動作条件に関する制限を取り除き、応用範囲を広い
ものにすると同時に、負荷容量が異なるものに対しても
同一回路の演算増幅回路で対応できるので、それぞれの
負荷容量に対して最適設計をしなければならない従来回
路に比べて設計工数を低減できることにもなる。
【００２７】本発明の第２の実施例を図４に示す。
【００２８】かかる演算増幅回路は、第１の電源端子１
に第１の電流源回路Ｉ1を介して共通ソース端子を接続
されたトランジスタ差動対３と、トランジスタ差動対３
の第１の入力端子４にゲートが接続され、トランジスタ
差動対３の第１の出力端８にソースが接続された第１の
トランジスタＭ１と、トランジスタ差動対３の第２の入
力端子５にゲートが接続され、トランジスタ差動対３の
第２の出力端９にソースが接続されドレインに出力端子
６が接続された第２のトランジスタＭ２と、第１のトラ
ンジスタＭ１のソースと第２の電源端子２との間に接続
された第２の電流源回路Ｉ4と、第２のトランジスタＭ
２のソースと第２の電源端子２との間に接続された第３
の電流源回路Ｉ5と、第１のトランジスタＭ１と第２の
トランジスタＭ２との能動負荷および差動−シングル信
号変換回路として動作するカレントミラー回路１０とを
備えている。図４に示した演算増幅回路は、図１に示し
た演算増幅回路を、カレントミラー回路１０をトランジ
スタＭl１およびＭ２の能動負荷回路として、差動出力
をシングルエンドに変換して出力する差動入力−シング
ルエンド出力の演算増幅回路である。カレントミラー回
路は図４に示した回路形式だけでなく、たとえばトラン
ジスタを２段縦積みにしたカレントミラー回路などいろ
いろな種類のカレントミラー回路が適用できる。
に第１の電流源回路Ｉ1を介して共通ソース端子を接続
されたトランジスタ差動対３と、トランジスタ差動対３
の第１の入力端子４にゲートが接続され、トランジスタ
差動対３の第１の出力端８にソースが接続された第１の
トランジスタＭ１と、トランジスタ差動対３の第２の入
力端子５にゲートが接続され、トランジスタ差動対３の
第２の出力端９にソースが接続されドレインに出力端子
６が接続された第２のトランジスタＭ２と、第１のトラ
ンジスタＭ１のソースと第２の電源端子２との間に接続
された第２の電流源回路Ｉ4と、第２のトランジスタＭ
２のソースと第２の電源端子２との間に接続された第３
の電流源回路Ｉ5と、第１のトランジスタＭ１と第２の
トランジスタＭ２との能動負荷および差動−シングル信
号変換回路として動作するカレントミラー回路１０とを
備えている。図４に示した演算増幅回路は、図１に示し
た演算増幅回路を、カレントミラー回路１０をトランジ
スタＭl１およびＭ２の能動負荷回路として、差動出力
をシングルエンドに変換して出力する差動入力−シング
ルエンド出力の演算増幅回路である。カレントミラー回
路は図４に示した回路形式だけでなく、たとえばトラン
ジスタを２段縦積みにしたカレントミラー回路などいろ
いろな種類のカレントミラー回路が適用できる。
【００２９】本発明の説明で、図１ではＰＭＯＳＦＥＴ
で構成される差動対を用いた演算増幅回路について説明
したが、本発明はそれに限定されるものではない。図１
のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを入れ換えた図５の
回路形式でも同様の効果を得ることが出来る。また、本
発明について上述ではＭＯＳＦＥＴを用いた演算増幅回
路について説明してきたが、本発明はＭＯＳＦＥＴを用
いた演算増幅回路に限定されるものではなく、バイポー
ラトランジスタを用いても構成できる。図１の演算増幅
回路のＭＯＳＦＥＴをバイポーラトランジスタに置き換
えた演算増幅回路を図６に示す。
で構成される差動対を用いた演算増幅回路について説明
したが、本発明はそれに限定されるものではない。図１
のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを入れ換えた図５の
回路形式でも同様の効果を得ることが出来る。また、本
発明について上述ではＭＯＳＦＥＴを用いた演算増幅回
路について説明してきたが、本発明はＭＯＳＦＥＴを用
いた演算増幅回路に限定されるものではなく、バイポー
ラトランジスタを用いても構成できる。図１の演算増幅
回路のＭＯＳＦＥＴをバイポーラトランジスタに置き換
えた演算増幅回路を図６に示す。
【００３０】
【発明の効果】以上述べたように、本発明では、負荷容
量が変化しても位相余裕がそれに影響されることのない
安定な演算増幅回路を提供することが出来る。
量が変化しても位相余裕がそれに影響されることのない
安定な演算増幅回路を提供することが出来る。
【００３１】このことは、演算増幅回路の動作条件に関
すキる制限を取り除き、応用範囲を広いものにすると同
時に、負荷容量が異なるものに対しても同一回路の演算
増幅回路で対応できるので、それぞれの負荷容量に対し
て最適設計をしなければならない従来回路に比べて設計
工数を低減できることにもなる。
すキる制限を取り除き、応用範囲を広いものにすると同
時に、負荷容量が異なるものに対しても同一回路の演算
増幅回路で対応できるので、それぞれの負荷容量に対し
て最適設計をしなければならない従来回路に比べて設計
工数を低減できることにもなる。
【図１】図１は本発明の第１の実施例を示す。
【図２】図２は本発明の第１の実施例の回路図で電流源
回路をトランジスタで示したものである。
回路をトランジスタで示したものである。
【図３】図３は図２に示した本発明の演算増幅回路の周
波数特性のシミュレーション結果である。
波数特性のシミュレーション結果である。
【図４】図４は本発明の第２の実施例である。
【図５】図５は図２のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴ
を入れ換えた、本発明の第３の実施例である。
を入れ換えた、本発明の第３の実施例である。
【図６】図６はバイポーラトランジスタで構成した、本
発明の第４の実施例である。
発明の第４の実施例である。
【図７】図７は従来の折り返しカスコード形演算増幅回
路を示す。
路を示す。
【図８】図８は図７に示した従来の演算増幅回路の周波
数特性のシミュレーション結果を示す。
数特性のシミュレーション結果を示す。
Claims (2)
- 【請求項１】 第１の電流源回路を介して第１の電源端
子に共通ソース端子を接続されたトランジスタ差動対
と、 前記トランジスタ差動対の第１の入力端子にゲートが接
続され、前記トランジスタ差動対の第１の出力端にソー
スが接続され、前記第１の電源端子とドレインの間に第
２の電流源回路が接続され、第１の出力端子が前記ドレ
インに接続された第１のトランジスタと、 前記トランジスタ差動対の第２の入力端子にゲートが接
続され、前記トランジスタ差動対の第２の出力端にソー
スが接続され、前記第１の電源端子とドレインの間に第
３の電流源回路が接続され、第２の出力端子が前記ドレ
インに接続された第２のトランジスタと、 前記第１のトランジスタのソースと前記第２の電源端子
との間に接続された第４の電流源回路と、 前記第２のトランジスタのソースと前記第２の電源端子
との間に接続された第５の電流源回路とを備えているこ
とを特徴とする演算増幅回路。 - 【請求項２】 第１の電流源回路を介して第１の電源端
子に共通ソース端子を接続されたトランジスタ差動対
と、 前記トランジスタ差動対の第１の入力端子にゲートが接
続され、前記トランジスタ差動対の第１の出力端にソー
スが接続された第１のトランジスタと、 前記トランジスタ差動対の第２の入力端子にゲートが接
続され、前記トランジスタ差動対の第２の出力端にソー
スが接続され、出力端子にドレインが接続された第２の
トランジスタと、 前記第１のトランジスタのソースと前記第２の電源端子
との間に接続された第２の電流源回路と、 前記第２のトランジスタのソースと前記第２の電源端子
との間に接続された第３の電流源回路と、 前記第１のトランジスタと前記第２のトランジスタとの
能動負荷および差動−シングル信号変換回路として動作
するカレントミラー回路とを備えていることを特徴とす
る演算増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173031A JPH088458B2 (ja) | 1993-07-13 | 1993-07-13 | 演算増幅回路 |
| US08/272,262 US5424681A (en) | 1993-07-13 | 1994-07-08 | Wide range operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5173031A JPH088458B2 (ja) | 1993-07-13 | 1993-07-13 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730342A true JPH0730342A (ja) | 1995-01-31 |
| JPH088458B2 JPH088458B2 (ja) | 1996-01-29 |
Family
ID=15952923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5173031A Expired - Fee Related JPH088458B2 (ja) | 1993-07-13 | 1993-07-13 | 演算増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424681A (ja) |
| JP (1) | JPH088458B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330869A (ja) * | 2005-05-24 | 2006-12-07 | Sanyo Electric Co Ltd | レギュレータ回路 |
| WO2008111491A1 (ja) * | 2007-03-10 | 2008-09-18 | Nagoya Industrial Science Research Institute | ３次相互変調歪補償増幅器とそれを有する低雑音増幅器 |
| JP2008541680A (ja) * | 2005-05-04 | 2008-11-20 | エヌエックスピー ビー ヴィ | ピーク又は零電流比較器 |
| US7786801B2 (en) | 2007-09-11 | 2010-08-31 | Samsung Electronics Co., Ltd. | Operational amplifier having high slew rate and stability, and operating method thereof |
| JP2013538535A (ja) * | 2010-09-13 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | グリッチングが低減された多重化された増幅器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616423B1 (en) * | 1993-03-16 | 1997-12-03 | Alcatel | Differential pair arrangement |
| JP2885281B2 (ja) * | 1996-11-20 | 1999-04-19 | 日本電気株式会社 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
| JP3105823B2 (ja) * | 1997-06-12 | 2000-11-06 | 九州日本電気株式会社 | 電圧電流変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168243A (en) * | 1991-02-06 | 1992-12-01 | Linear Technology Corporation | Integrated high gain amplifier |
| US5146179A (en) * | 1991-11-29 | 1992-09-08 | Carnegie Mellon University | Fully differential operational amplifier having frequency dependent impedance division |
-
1993
- 1993-07-13 JP JP5173031A patent/JPH088458B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-08 US US08/272,262 patent/US5424681A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541680A (ja) * | 2005-05-04 | 2008-11-20 | エヌエックスピー ビー ヴィ | ピーク又は零電流比較器 |
| JP2006330869A (ja) * | 2005-05-24 | 2006-12-07 | Sanyo Electric Co Ltd | レギュレータ回路 |
| WO2008111491A1 (ja) * | 2007-03-10 | 2008-09-18 | Nagoya Industrial Science Research Institute | ３次相互変調歪補償増幅器とそれを有する低雑音増幅器 |
| US7786801B2 (en) | 2007-09-11 | 2010-08-31 | Samsung Electronics Co., Ltd. | Operational amplifier having high slew rate and stability, and operating method thereof |
| JP2013538535A (ja) * | 2010-09-13 | 2013-10-10 | 日本テキサス・インスツルメンツ株式会社 | グリッチングが低減された多重化された増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088458B2 (ja) | 1996-01-29 |
| US5424681A (en) | 1995-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |
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