JP2858584B2 - 増幅回路 - Google Patents

増幅回路

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JP2858584B2
JP2858584B2 JP2116992A JP11699290A JP2858584B2 JP 2858584 B2 JP2858584 B2 JP 2858584B2 JP 2116992 A JP2116992 A JP 2116992A JP 11699290 A JP11699290 A JP 11699290A JP 2858584 B2 JP2858584 B2 JP 2858584B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号を受信する入力端子と、制御電
極、第１電源端子に結合された第１主電極及び第２主電
極を有する第１トランジスタと、制御電極、第１トラン
ジスタの第２主電極に結合された第１主電極及び第１電
流源を経て第２電源端子に結合されるとともに出力信号
を出力する出力端子に結合された第２主電極を有する第
２トランジスタとを具え、第２トランジスタの制御電極
が増幅器の出力端子に結合され、第１トランジスタの第
２主電極が該増幅器の反転入力端子に結合され且つ該増
幅器の非反転入力端子が第１基準電圧を受信する第１基
準電圧端子に決された入力信号増幅用増幅回路に関する
ものである。
（従来の技術） このような増幅回路は特開昭59−12603号から既知で
ある。一般に、このような増幅回路は集積半導体回路に
おいて電圧増幅用に使用することができる。第１及び第
２トランジスタは、文献「CMOS ANALOG CIRCUIT DESIG
N」、ピー．イー．アレンおよびディー．アール．ホル
バーグ著、1987年発行、から既知のように、カスコード
回路に接続される。第１図はこの既知のカスコード増幅
回路を示し、この回路では第２トランジスタN2の制御電
極が基準電圧Vref1を受信する基準電圧端子に結合され
ている。第１トランジスタN1はその制御電極に供給され
る入力電圧Vinを入力電圧に比例する電流に変換し、第
２トランジスタN2の第１主電極に電位変化を発生する。
この電位変化が第２トランジスタN2の利得係数で増幅さ
れて回路の出力端子に現われる。このため、総合利得は
第１および第２トランジスタの利得係数の積に等しい。
従って、第２トランジスタにより回路の利得が、１つの
トランジスタを具える増幅回路の利得よりも高くなる。
この場合には出力インピーダンスも高くなる。このカス
コード増幅回路により大きな単位利得帯域幅積を達成す
るためには大きなバイアス電流を必要とすると共に、極
めて短かいチャネル長を有するトランジスタを必要とす
る。しかし、これは出力インピーダンス、従って利得の
著しい減少を生ずる。従って、この既知のカスコード回
路は大きな単位利得帯域幅と高い利得の両方を与えるこ
とはできない。
高い利得と大きな単位利得帯域幅の両方を達成するた
めに、上記の特開昭59−12603号公報に、第２図に示す
ように、第２トランジスタN2の制御電極が増幅器Ａの出
力端子V0に結合され、第１トランジスタN1の第２主電極
が増幅器Ａの反転入力端子V2に結合され、且つ第１基準
電圧端子が増幅器Ａの非反転入力端子V1に結合されたカ
スコード回路が開示されている。全く同様の解決方法が
「Electronic Engineering,Vol.53,No.647,January 198
1」,pp.59,63−65,London GB,M.A.Rehman,“MOSFET Ana
log integrated circuits Part 3"から既知である。
前記日本国特許出願公開公報から既知のカスコード回
路においては、第２トランジスタN2の第１主電極の電位
が増幅器Ａの使用によりほぼ一定に維持される。これ
は、この第２トランジスタの第１主電極の電位変化が増
幅器を介してその制御電極へ負帰還されることにより達
成される。その結果として、増幅回路の利得が単位利得
帯域幅に悪影響を与えることなく前記増幅器Ａの利得倍
だけ増大する。また、この増幅器Ａは広帯域幅にする必
要がないので、この増幅器Ａは簡単な構造のものとする
ことができ、小表面積に集積することができる。
（発明が解決しようとする課題） 既知の増幅回路では、入力信号Vinが第１トランジス
タN1の制御電極に供給される。この構成の欠点は入力信
号の電圧スイングがかなり制限されることにある。これ
がため、本発明の目的はもっと大きい入力電圧スイング
を有する増幅回路を提供することにある。
（課題を解決する手段） この目的を達成するために、本発明は頭書に記載した
種類の増幅回路において、入力端子に結合された制御電
極、バイアス電流源を経て第２電源端子に結合された第
１主電極及び第２トランジスタの第１主電極に結合され
た第２主電極を有する入力トランジスタを付加し、且つ
第１トランジスタの制御電極を第２基準電圧を受信する
第２基準電圧端子に結合したことを特徴とする。
本発明の回路では、第１トランジスタの制御電極が基
準電圧に結合され、且つ入力端子が入力トランジスタの
制御電極に結合され、この入力トランジスタが第２トラ
ンジスタとともに折り返しカスコード回路を構成するの
で、大きな入力電圧スイングを許容する。
本発明増幅回路の第１の実施例においては、前記増幅
器は、当該増幅器の反転入力端子に結合された制御電極
と、当該増幅器の非反転入力端子に結合された第１主電
極と、当該増幅器の出力端子（V0）に結合され且つ第２
電流源を経て第２電源端子に結合された第２主電極とを
有する第３トランジスタで構成し、前記第１基準電圧端
子を第１電源端子に結合する。この実施例では前記増幅
器が前記日本国特許出願公開公報から既知のように第３
トランジスタからなる。
本発明増幅回路の第２の実施例においては、前記第３
トランジスタの制御電極をレベルシフト回路を介して前
記増幅器の反転入力端子に結合し、前記レベルシフト回
路は、前記増幅器の反転入力端子に結合された制御電極
と、第３電流源を経て第２電源端子に結合され且つ前記
第３トランジスタの制御電極に結合された第１主電極
と、第１電源端子に結合された第２主電極とを有する第
４トランジスタで構成する。このレベルシフト回路は第
２トランジスタの第１主電極に第１の実施例よりも低い
電位を与えるため、回路の出力電圧スイングを一層大き
くすることができる。これは低電源電圧の場合に特に重
要である。
本発明増幅回路の第３の実施例においては、前記増幅
器の反転入力端子、第２トランジスタの第１主電極、第
３トランジスタの第２主電極及び増幅器の出力端子の間
にラダー回路網を配置し、該ラダー回路網は複数のカス
コード接続ラダー素子（S1...Sn）を具え（ここでｎは
１以上の整数）、各ラダー素子（Si）は第１ラダートラ
ンジスタ及び第２ラダートランジスタを具え（ここでｉ
はｎ以下の連続番号）、各ラダー素子（Si）は４つの端
子を有し、第１端子が第１ラダートランジスタの第１主
電極に、第２端子が第１ラダートランジスタの制御電極
及び第２ラダートランジスタの第１主電極に、第３端子
が第１ラダートランジスタの第２主電極及び第２ラダー
トランジスタの制御電極に、及び第４端子が第２ラダー
トランジスタの第２主電極にそれぞれ結合され、各ラダ
ー素子（Si）の第１端子及び第２端子が前段のラダ素子
（Si−１）の第３端子及び第４端子に結合され、第１ラ
ダー素子（S1）の第１端子及び第２端子が前記増幅器の
反転入力端子及び第３トランジスタの第２主電極にそれ
ぞれ結合され、最終ラダー素子（Sn）の第３端子及び第
４端子が第２トランジスタの第１主電極及び前記増幅器
の出力端子にそれぞれ結合された構成にする。
各ラダー素子の付加は回路の利得の増大をもたらすた
め極めて高い利得を得ることがてきる。これは、ラダー
素子内の全てのトランジスタがその第１主電極の電圧を
その第２主電極の電圧へ増幅するために総合利得が前記
トランジスタの利得係数倍だけ増大するからである。
本発明増器幅回路の第４の実施例においては、第３ト
ランジスタの第２主電極、前記増幅器の出力端子、第１
電源端子及び第２電源端子の間にラダー回路網を配置
し、該ラダー回路網はｍ個のカスコード接続ラダー素子
（P1...Pm）を具え（ここでｍは１以上の整数）、各ラ
ダー素子（Pj）は第１ラダートランジスタ及び第２ラダ
ートランジスタと電流源とを具え（ここでｊはｍ以下の
連続番号である）、各ラダー素子（Pj）は６つの端子を
具え、その第１端子が第１ラダートランジスタの第１主
電極及び第２ラダートランジスタの制御電極に、第２端
子が第１ラダートランジスタの第２主電極に、第３端子
が第２ラダートランジスタの第１主電極に、第４端子が
電流源に、第５端子が第２ラダートランジスタの第２主
電極に、及び第６端子が第１ラダートランジスタ（Nj
c）の制御電極及び電流源にそれぞれ結合され、各ラダ
ー素子（Pj）の第１端子及び第２端子が前段のラダー素
子（Pj−１）の第５端子及び第６端子にそれぞれ結合さ
れ、第３及び第４端子及びが第１電源端子及び第２電源
端子にそれぞれ結合され、第１ラダー素子（P1）の第１
端子及び第２端子が第３トランジスタの第２主電極及び
前記増幅器の出力端子にそれぞれ結合され、最終段のラ
ダー素子（Pm）の第５端子及び第６端子が互いに結合さ
れた構成にする。
本例でも各ラダー素子の付加は総合利得の増大をもた
らすため極めて高い利得を得ることができる。更に、出
力信号の一定の電圧スイングを達成するためにラダー素
子の付加に応じて第１及び第２電源電圧の差を増大させ
る必要がなくなる。
以下、図面につき本発明を詳細に説明するが、その前
に従来の増幅回路を説明しておく。
第１図は従来の増幅回路を示す。この増幅回路は入力
端子１に結合された制御電極と第１電源端子Vssに結合
された第１主電極とを有する第１トランジスタN1と、第
１基準電圧端子２に結合された制御電極とトランジスタ
N1の第２主電極に結合された第１主電極と第２電源端子
Vddに第１電流源J1を経て結合されると共に出力端子３
に結合された第２主電極とを有する第２トランジスタN2
とを具えている。入力電圧Vinが入力端子１に供給さ
れ、基準電圧Vref1が基準電圧端子２に供給される。出
力電圧Voutは出力端子３に現われる。トランジスタN1は
入力電圧Vinをこれに比例する電流に変換し、これによ
りトランジスタN2の第１主電極に電位変化が生ずる。こ
の電位変化がトランジスタN2の利得係数で増幅されて増
幅回路の出力端子に現われる。大きな単位利得帯域幅積
を有する増幅回路を得るためにはトランジスタN1及びN2
を短かいチャネルを有すると共に大きな電流を流すもの
とする必要がある。しかし、これは出力インピーダンス
及び従って回路の利得を制限する。従って、高い利得の
場合には単位利得帯域幅が小さくなる。
第２図は従来の増幅回路の他の例の回路図であり、第
１図と同一の部分には同一の符号を付してある。この増
幅回路ではトランジスタN2の制御電極が増幅器Ａの出力
端子V0に結合され、この増幅器の非反転入力端子が基準
電圧端子２に、反転入力端子V2がトランジスタN2の第１
主電極にそれぞれ結合されている。この増幅器Ａはトラ
ンジスタN2の第１主電極の電位をこのトランジスタの制
御電極へ負帰還する作用をなす。第１図の従来のカスコ
ード増幅回路と比較して、この増幅回路の利得は単位利
得帯域幅の減少なしに増幅器Ａの利得係数倍だけ大きく
なる。従って、増幅回路の利得を任意の所望の値にする
ことができ、増幅器Ａの付加は常に増幅回路の性能の改
善をもたらす。
第３図は第１及び第２図に示す増幅回路のボード線図
を示し、利得Ｇを周波数ｆ（対数目盛）の関数として対
数目盛で示してある。この図において、Aorig、Aadd及
びAtotは図１の従来の増幅回路、第２図に示す増幅器Ａ
及び第２図の増幅回路の直流電圧利得をそれぞれ示す。
周波数f3,f2及びf1はそれぞれの3dB周波数、周波数f5,f
4及びf5はそれぞれの単位利得帯域幅周波数を示す。更
に、第１及び２図に示す増幅回路の周波数応答特性は周
波数f6に位置する極を有している。増幅器Ａの付加によ
り第１図の幅回路の直流電圧利得Aorigに対し得られる
利得の増大を矢印で示してあり、この利得増大は直流電
圧利得Aaddに等しい。増幅器Ａの単位利得帯域幅周波数
f4が従来の増幅回路の極周波数f6より低い場合には第２
図の幅回路は不安定になりにくくなる。増幅器Ａに使用
する素子及びこれら素子を流れる電流の設定によりこの
増幅器の周波数応答及び従って単位利得帯域幅が決ま
る。これら素子と周波数応答特性との関係についてのも
っと詳しい情報については文献「Analysis and design
of analog integrated circuits」、ピー．アール．グ
レイ及びアール．ジー．メイヤー著、1984年発行を参照
されたい。この本の第67頁から、周波数応答を決定する
トランジスタの寸法と寄生キャパシタンスとの関係につ
いて記載されている。
（実施例） しかし、第２図の既知の増幅回路では、入力信号Vin
が第１トランジスタN1の制御電極に供給され、入力信号
の電圧スイングがかなり制限される欠点がある。本願発
明は、この欠点を解消するために、第11図に示すよう
に、入力トランジスタ（N8）を付加し、その制御電極を
入力端子（1EF）に結合し、その第１主電極をバイアス
電流源（J6）を経て第２電源端子（Vss）に結合し、そ
の第２主電極を第２トランジスタ（P2E）の第１主電極
に結合し、且つ第１トランジスタ（P1E）の制御電極を
基準電圧端子（VrefE）に結合し、第１トランジスタ（P
1E）の制御電極には基準電圧を供給し、入力信号は入力
トランジスタ（N8）の制御電極に供給するように構成し
たものであり、第11図の本発明増幅回路の好適実施例に
ついては後に詳述する。
第４図は本発明増幅回路の一部分として使用しうる増
幅回路の第１の実施例を示し、これは第２図の増幅回路
の既知の実施例に相当し、第２図と同一の部分には同一
の符号を付してある。本例では増幅器Ａは増幅器Ａの反
転入力端子V2に結合された制御電極と、増幅器Ａの非反
転入力端子V1及び電源端子Vssに結合された第１主電極
と、第２電流源J2を経て電源端子Vddに結合されると共
に増幅器Ａの出力端子V0に結合された第２主電極とを有
する第３トランジスタN3から成る。このトランジスタN3
はトランジスタN2の第１主電極とその制御電極との間の
負帰還を与える。このトランジスタN3の存在の結果とし
てトランジスタN2の第１主電極の電圧の増大がトランジ
スタN2の制御電極の電圧の減少を生じるため、トランジ
スタN2の第１主電極の電圧が減少する。これにより負帰
還及び従って電圧の安定化が生ずる。
第５図は本発明増幅回路の一部分として使用しうる増
幅回路の第２の実施例を示し、第４図と同一の部分には
同一の符号を付してある。本例ではトランジスタN3の制
御電極をレベルシフト回路を介して増幅器Ａの反転入力
端子V2に結合する。このレベルシフト回路は増幅器Ａの
反転入力端子V2に結合された制御電極と電源端子Vssに
結合された第１主電極と第３電流源J3を経て電源端子Vb
bに結合された第２主電極とを有する第４トランジスタP
1から成る。トランジスタP1は他のトランジスタと反対
の導電型であるため、増幅器Ａの反転入力端子の電圧は
トランジスタN3のしきい値電圧からトランジスタP1のし
きい値電圧を引算した電圧に少なくとも等しい。従っ
て、本例回路の出力電圧Voutは反転入力端子V2の電圧が
トランジスタN3のしきい値電圧に少なくとも等しい第４
図に示す回路の出力電圧Voutより一層大きな最大電圧ス
イングを有する。
第６図は本発明増幅回路の一部分として使用しうる増
幅回路の第３の実施例を示し、第４図と同一の部分には
同一の符号を付してある。本例ではラダー回路網を増幅
器Ａの反転入力端子V2及びトランジスタN2の第１主電極
とトランジスタN3の第２主電極及び増幅器Ａの出力端子
V0との間に配置する。このラダー回路網はｎ個のカスコ
ード接続ラダー素子を具え、各ラダー素子は２つのトラ
ンジスタNia及びNib（ここでｉはｎ以下の連続番号）を
具える。各ラダー素子Siは４つの端子を有し、第１端子
i1はトランジスタNiaの第１主電極に、第２端子i2はト
ランジスタNiaの制御電極及びトランジスタNibの第１主
電極に、第３端子i3はトランジスタNiaの第２主電極及
びトランジスタNibの制御電極に、第４端子i4はトラン
ジスタNibの第２主電極にそれぞれ結合する。各ラダー
素子Siの第１端子i1及び第２端子i2は前段のラダー素子
Si−１の第３端子i3及び第４端子i4にそれぞれ結合し、
第１ラダー素子S1の第１及び第２端子11及び12は増幅器
Ａの反転入力端子V2及びトランジスタN3の第２主電極に
それぞれ結合し、且つ最終段のラダー素子Snの第３及び
第４端子n3及びn4をトランジスタN2の第１主電極及び増
幅器Ａの出力端子V0にそれぞれ結合する。各ラダー素子
Siの機能は回路全体の利得を増大させることにある。即
ち、各トランジスタがその第１主電極の電圧をその第２
主電極の電圧に増幅し、総合利得をその利得係数倍だけ
増大する。更に、各トランジスタの第１主電極の電位が
その制御電極に負帰還される。トランジスタN1aに対し
てはこの負帰還はトランジスタN3により達成され、トラ
ンジスタN1bに対してはトランジスタN1aにより達成され
る。このラダー回路網を使用するときは２つの電源電圧
Vdd及びVss間の電圧差を使用するラダー素子の数に適合
させる必要がある。
第７図は本発明増幅回路の一部分として使用しうる増
幅回路の第４の実施例を示し、第４図と同一の部分には
同一の符号を付してある。本例回路も利得を増大するた
めにラダー回路網を具えている。このラダー回路網はト
ランジスタN3の第２主電極及び増幅器の出力端子V0と２
つの電源端子Vss及びVddとの間に結合する。このラダー
回路網はｍ個のカスコード接続ラダー素子Pjを具え、各
ラダー素子は２つのトランジスタNjc及びNjdと電流源Jj
＋５とを具えている（ここでｊはｎより大きくｎ＋ｍ以
下の連続番号である）。各ラダー素子Pjは６つの端子を
具え、第１端子j1はトランジスタNjcの第１主電極及び
トランジスタNjdの制御電極に結合し、第２端子j2をト
ランジスタNjcの第２主電極に結合し、第３端子j3をト
ランジスタNjdの第１主電極に結合し、第４端子j4を電
流源Jj＋５に結合し、第５端子j5をトランジスタNjdの
第２主電極に結合し、第６端子j6をトランジスタNjcの
制御電極及び電流源Jj＋５に結合する。各ラダー素子Pj
は前段のラダー素子Pj−１の第５端子j5及び第６端子j6
にそれぞれ結合された第１端子j1及び第２端子j2、電源
端子Vss及びVddにそれぞれ結合された第３及び第４端子
j3及びj4を具える。第１ラダー素子Pn+1の第１端子j1及
び第２端子j2をトランジスタN3の第２主電極及び増幅器
Ａの出力端子V0にそれぞれ結合し、最終段のラダー素子
Pmの第５端子j5及び第６端子j6を相互接続する。この構
成のラダー回路網の利点は電源電圧差をラダー素子の数
の増大につれて増大させる必要がない点にある。追加の
ラダー素子Pjの各々がカスケード回路内のトランジスタ
をコスコード接続すると共にトランジスタNjcの第１主
電極の電位をトランジスタNjdを経て負帰還する。この
結果として回路の利得が増大すると共にラダー素子の数
を変えることにより任意所望の利得値を得ることができ
る。
第８図は本発明増幅回路の一部分として使用しうる増
幅回路の第５の実施例を示し、第２図と同一の部分には
同一の符号を付してある。本例回路では増幅器Ａを、第
３、第４、第５及び第６トランジスタP2,P3,N4及びN5
と、第２電流源J4及び第３電流源J5と、基準電圧Vref2
及びVref3が供給される第２基準電圧端子４及び第３基
準電圧端子５とを用いて折返しカスコード回路により形
成する。トランジスタP2はその制御電極を増幅器Ａの反
転入力端子V2に結合し、その第１主電極を電流源J4を経
て第２電源端子Vddに結合する。トランジスタP3はその
制御電極を増幅器Ａの非反転入力端子V1及び基準電圧Vr
ef1の基準電圧端子２に結合し、その第１主電極を第３
トランジスタP2の第１主電極に結合し、その第２主電極
を第１電源端子Vssに結合する。トランジスタN4はその
制御電極を基準電圧Vref2の基準電圧端子４に結合する
と共にその第１主電極を第１電源端子Vssに結合する。
トランジスタN5はその制御電極を基準電圧Vref3の基準
電圧端子５に結合し、その第１主電極をトランジスタP2
及びトランジスタN4の第２主電極に結合し、その第２主
電極を電流源J5を経て第２電源端子Vddに結合すると共
に増幅器Ａの出力端子V0に結合する。トランジスタP2及
びP3は他のトランジスタと反対の導電型であり、差動対
を構成する。従って、増幅器Ａの反転入力端子V2の信号
がトランジスタN4の第２主電極に増幅されて現われ、斯
かる後にトランジスタN4により再び増幅されて増幅器Ａ
の出力端子V0に現われる。この回路も、平衡状態におい
て増幅器Ａの反転入力端子V2の電圧が基準電圧Vref1に
より決まるために出力電圧スイングを比較的大きくする
ことができる利点を有する。
第９図は本発明増幅回路の一部分として使用しうる増
幅回路の第６の実施例を示し、第８図と同一の部分には
同一の符号を付してある。しかし、本例ではトランジス
タP3及び電流源J4を、制御電極を増幅器Ａの非反転入力
端子V1及び基準電圧Vref1の基準電圧端子２に結合し第
１主電極をトランジスタP2の第１主電極に結合すると共
に第２主電極を第２電源端子Vddに結合したトランジス
タN6と置き換えてある。第８図の回路をこのように変更
すると、トランジスタP3を経て流れ去る電流が節約され
る利点が得られる。平衡状態において増幅器Ａの反転入
力端子V2の電圧が基準電圧Vref1から少なくともトラン
ジスタN6をトランジスタP2のしきい値電圧を引算した値
に等しくなるため、出力端子３に最大電圧スイングを得
ることができる。
第10図は本発明増幅回路の一部分として使用しうる増
幅回路の第７の実施例を示し、第５図と同一の部分には
同一の符号を付してある。本例回路ではトランジスタP1
及びトランジスタN3をそれぞれトランジスタP4及びトラ
ンジスタN7によりカスコード接続する。即ち、トランジ
スタP4をトランジスタP1の第１主電極と電流源J3との間
に配置し、このトランジスタP4のゲート電極を増幅器Ａ
の反転入力端子V2に、その第１主電極を電流源J3に、そ
の第２主電極をトランジスタP1の第１主電極に結合す
る。更に、トランジスタN7をトランジスタN3の第２主電
極と増幅器Ａの出力端子V0との間に配置し、このトラン
ジスタN7の制御電極をトランジスタP4の第１主電極に、
その第１主電極をトランジスタN3の第２主電極に、その
第２主電極を電流源J2に結合する。本例回路も比較的大
きな出力電圧スイングを得ることができる。このように
カスコード接続すると総合利得が第５図を示す回路と比
較してトランジスタN7の利得係数倍だけ増大する。トラ
ンジスタP1及びP4は他のトランジスタと反対の導電型で
あり、ソースホロワとして動作する。
第11図は第２図に示す増幅回路を具える本発明による
演算増幅器を示す。この演算増幅器は対称入力段Ｉと、
２つの相似の出力段EF及びGHとを具えている。入力段Ｉ
は差動対として配置された２つのトランジスタN8及びN9
を具え、その相互結合エミッタを電流源J6を経て電源端
子Vssに結合すると共に完全に並列配置の２つのトラン
ジスタN10及びN11を経て電源端子Vddに結合する。トラ
ンジスタN10及びN11の第１主電極をトランジスタN8及び
N9の対応する電極に接続し、基準電圧Vref4をトランジ
スタN10及びN11の制御電極に供給する。トランジスタN8
及びN9の制御電極を端子1EF及び1GHにそれぞれ結合し、
端子1EFは入力信号VinEFを、端子1GHは入力信号VinGHを
受信するよう構成する。入力段ＩはトランジスタN8及び
N9の第２主電極を介して出力段EF及びGHを駆動し、各出
力段はそれぞれ増幅部EE及びGGと電流源部FF及びHHとを
具えている。増幅部EEはトランジスタP1Eを具え、この
トランジスタの制御電極を基準電極VrefEを受信する端
子IEに結合し、その第１主電極を電源端子Vddに結合
し、その第２主電極を増幅器Ｅの反転入力端子と、トラ
ンジスタP2Eの第１主電極と、トランジスタN8の第２主
電極とに結合する。トランジスタP2Eの第２主電極を出
力信号VoutEFを出力する出力端子3EFに結合し、その制
御電極を増幅器Ｅの出力端子に結合し、この増幅器の非
反転入力端子を基準電圧Vref1Eを受信する端子2Eに結合
する。電流源部FFはトランジスタN1Fを具え、このトラ
ンジスタの制御電極を基準電圧VrefFを受信する端子1F
に結合し、その第１主電極を電源端子Vssに結合し、そ
の第２主電極を増幅器Ｆの反転入力端子とトランジスタ
N2Fの第１主電極とに結合する。トランジスタN2Fの第２
主電極を出力端子3EFに結合し、その制御電極を増幅器
Ｆの出力端子に結合し、この増幅器の非反転入力端子を
基準電圧Vref1Fを受信する端子2Fに結合する。増幅部GG
は、制御電極が基準電圧VrefGを受信する端子1Gに結合
され、第１主電極が電源端子Vddに結合され、第２主電
極が増幅器Ｇの反転入力端子とトランジスタP2Gの第１
主電極とトランジスタN9の第２主電極とに結合されたト
ランジスタP1Gを具える。トランジスタP2Gの第２主電極
を出力信号VoutGHを出力する出力端子3GHに結合し、そ
の制御電極を増幅器Ｇの出力端子に結合し、この増幅器
の非反転入力端子を基準電圧Vref1Gを受信する端子2Gに
結合する。電流源部HHは、制御電極が基準電圧VrefHを
受信する端子1Hに結合され、第１主電極が電源端子Vss
に結合され、第２主電極が増幅器Ｈの反転入力端子とト
ランジスタN2Hの第１主電極とに結合されたトランジス
タN1Hを具える。トランジスタN2Hの第２主電極を出力端
子3GHに結合し、その制御電極を増幅器Ｈの出力端子に
結合し、この増幅器の非反転入力端子を基準電圧Vref1H
を受信する端子2Hに結合する。
この構成の演算増幅器では２つのトランジスタN8及び
P2Eと２つのトランジスタN9及びP2Gの各々が折返しカス
コード対を構成し、トランジスタN10及びN11が入力端子
1EF及び1GHの電圧を基準電圧Vref4及び電流源J6の電流
に応じて決定する。折返しカスコード対の使用の結果と
して関連する電圧が制御されて入力信号VinEF及びVinGH
の各々が電源電圧により決まる最大振幅を呈し得るよう
になる。２つの出力段EF及びGHを駆動する図示の方法の
代りに、入力段Ｉを省略してそれぞれの入力信号VinEF
及びVinGHを端子1F及び1Hに供給することもできる。し
かし、この駆動方法は出力段部分EEとFFの機能及び出力
段部分GGとHHの機能を交換することを意味する。
上述の演算増幅器は第２図に示す増幅回路と同様に動
作する２つの出力段を具えるが、入力信号VinEF及びVin
GHの各々を折返しカスコード対を介して供給し、トラン
ジスタP1E及びP1Gは増幅器のバイアス電流を決定するだ
けである。増幅器部分EE,FF,GG及びHHは種々に実現する
ことができ、例えば第４〜10図に示されている増幅回路
に従って実現することができる。この場合には部分EE及
びGGに対しこれらの図に示されるトランジスタの導電形
及び電源電圧の極性を逆にする必要がある。また、これ
らの図に示される端子１を基準電圧に接続する必要があ
る。また、これらの増幅回路の最適動作のためには、関
連する出力端子に結合される電流源は高い出力インピー
ダンス及び高い利得が得られるように高インピーダンス
を有するものする必要がある。第11図に示す電流源FF及
びHHはこのような電流源の一例である。
【図面の簡単な説明】
第１図は従来の増幅回路の一例の回路図、 第２図は従来の増幅回路の他の例の回路図、 第３図は第１図及び第２図に示す増幅回路のボード線
図、 第４図は本発明増幅回路の一部分として使用しうる増幅
回路の第１の実施例の回路図、 第５図は本発明増幅回路の一部分として使用しうる増幅
回路の第２の実施例の回路図、 第６図は本発明増幅回路の一部分として使用しうる増幅
回路の第３の実施例の回路図、 第７図は本発明増幅回路の一部分として使用しうる増幅
回路の第４の実施例の回路図、 第８図は本発明増幅回路の一部分として使用しうる増幅
回路の第５の実施例の回路図、 第９図は本発明増幅回路の一部分として使用しうる増幅
回路の第６の実施例の回路図、 第10図は本発明増幅回路の一部分として使用しうる増幅
回路の第７の実施例の回路図、 第11図は第２図に示す増幅回路を具える本発明増幅回路
の好適実施例の回路図である。 N1……第１トランジスタ N2……第２トランジスタ J1……第１電流源 １……入力端子 ２……第１基準電圧端子 ３……出力端子 Vss……第１電源端子 Vdd……第２電源端子 Ａ……増幅器 V2,V1,V0……増幅器Ａの反転入力端子、非反転入力端子
及び出力端子 N3……第３トランジスタ J2……第２電流源 P1……第４トランジスタ（レベルシフト） J3……第３電流源 S1〜Sn……ラダー回路網 Si……ラダー素子 Pn+1〜Pm……ラダー回路網 Pj……ラダー素子 P2,P3（N6）,N4,N5……第３〜第６トランジスタ P1,N3,P4,N7……折返しカスコード接続トランジスタ Ｉ……入力段 EF,GH……出力段 EE,GG……増幅部 FF,HH……電流源部
フロントページの続き (56)参考文献 特開 昭59−12603（ＪＰ，Ａ) 特開 平１−206727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/22

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号を受信する入力端子（1EF;1）
    と、制御電極、第１電源端子（Vdd）に結合された第１
    主電極及び第２主電極を有する第１トランジスタ（P1E;
    N1）と、制御電極、第１トランジスタ（P1E;N1）の第２
    主電極に結合された第１主電極及び第１電流源（FF;J
    1）を経て第２電源端子（Vss）に結合されるとともに出
    力信号を出力する出力端子（3EF;3）に結合された第２
    主電極を有する第２トランジスタ（P2E;N2）とを具え、
    第２トランジスタ（P2E;N2）の制御電極が増幅器（E;
    A）の出力端子（V0）に結合され、第１トランジスタ（P
    1E;N1）の第２主電極が該増幅器（E;A）の反転入力端子
    （−,V2）に結合され且つ該増幅器（E;A）の非反転入力
    端子（＋;V1）が第１基準電圧を受信する第１基準電圧
    端子（2E;2）に結合された入力信号増幅用増幅回路にお
    いて、当該増幅回路は、更に、入力端子（1EF）に結合
    された制御電極、バイアス電流源（J6）を経て第２電源
    端子（Vss）に結合された第１主電極及び第２トランジ
    スタ（P2E）の第１主電極に結合された第２主電極を有
    する入力トランジスタ（N8）を具え、且つ第１トランジ
    スタ（P1E）の制御電極を第２基準電圧を受信する第２
    基準電圧端子（1E）に結合したことを特徴とする増幅回
    路。
  2. 【請求項２】前記増幅器（E;A）は、当該増幅器の反転
    入力端子（V2）に結合された制御電極と、当該増幅器の
    非反転入力端子（V1）に結合された第１主電極と、当該
    増幅器の出力端子（V0）に結合され且つ第２電流源（J
    2）を経て第２電源端子（Vss）に結合された第２主電極
    とを有する第３トランジスタ（N3）で構成し、前記第１
    基準電圧端子（２）を第１電源端子（Vdd）に結合した
    ことを特徴とする請求項１記載の増幅回路。
  3. 【請求項３】前記第３トランジスタ（N3）の制御電極を
    レベルシフト回路を介して前記増幅器（Ａ）の反転入力
    端子（V2）に結合し、前記レベルシフト回路は、前記増
    幅器（Ａ）の反転入力端子（V2）に結合された制御電極
    と、第３電流源（J3）を経て第２電源端子（Vss）に結
    合され且つ前記第３トランジスタ（N3）の制御電極に結
    合された第１主電極と、第１電源端子（Vdd）に結合さ
    れた第２主電極とを有する第４トランジスタ（P1）で構
    成したことを特徴とする請求項２記載の増幅回路。
  4. 【請求項４】前記増幅器（Ａ）の反転入力端子（V2）、
    第２トランジスタ（N2）の第１主電極、第３トランジス
    タ（N3）の第２主電極及び増幅器（Ａ）の出力端子（V
    0）の間にラダー回路網（S1...Sn）を配置し、該ラダー
    回路網は複数のカスコード接続ラダー素子（S1,Si,Sn）
    を具え（ここでｎは１以上の整数）、各ラダー素子（S
    i）は第１ラダートランジスタ（Nia）及び第２ラダート
    ランジスタ（Nib）を具え（ここでｉはｎ以下の連続番
    号）、各ラダー素子（Si）は４つの端子を有し、第１端
    子（i1）が第１ラダートランジスタ（Nia）の第１主電
    極に、第２端子（i2）が第１ラダートランジスタ（Ni
    a）の制御電極及び第２ラダートランジスタ（Nib）の第
    １主電極に、第３端子（i3）が第１ラダートランジスタ
    （Nia）の第２主電極及び第２ラダートランジスタ（Ni
    b）の制御電極に、及び第４端子（i4）が第２ラダート
    ランジスタ（Nib）の第２主電極に結合され、各ラダー
    素子（Si）の第１端子（i1）及び第２端子（i2）が前段
    のラダ素子（Si−１）の第３端子（i3）及び第４端子
    （i4）に結合され、第１ラダー素子（S1）の第１端子
    （i1）及び第２端子（i2）が増幅器（Ａ）の反転入力端
    子（V2）及び第３トランジスタ（N3）の第２主電極にそ
    れぞれ結合され、最終ラダー素子（Sn）の第３端子（n
    3）及び第４端子（n4）が第２トランジスタ（N2）の第
    １主電極及び増幅器（Ａ）の出力端子（V0）にそれぞれ
    結合されていることを特徴とする請求項２記載の増幅回
    路。
  5. 【請求項５】第３トランジスタ（N3）の第２主電極、増
    幅器（Ａ）の出力端子（V0）、第１電源端子（Vdd）及
    び第２電源端子（Vss）の間にラダー回路網（P1..Pn）
    を配置し、該ラダー回路網はｍ個のカスコード接続ラダ
    ー素子（P1,Pj,Pm）を具え（ここでｍは１以上の整
    数）、各ラダー素子（Pj）は第１ラダートランジスタ
    （Njc）及び第２ラダートランジスタ（Njd）と電流源
    （Jj＋５）とを具え（ここでｊはｍ以下の連続番号であ
    る）、各ラダー素子（Pj）は６つの端子を具え、第１端
    子（j1）が第１ラダートランジスタ（Njc）の第１主電
    極及び第２ラダートランジスタ（Njd）の制御電極に、
    第２端子（j2）が第１ラダートランジスタ（Njc）の第
    ２主電極に、第３端子（j3）が第２ラダートランジスタ
    （Njd）の第１主電極に、第４端子（j4）が電流源（Jj
    ＋５）に、第５端子（j5）が第２ラダートランジスタ
    （Njd）の第２主電極に、及び第６端子（j6）が第１ラ
    ダートランジスタ（Njc）の制御電極及び電流源（Jj＋
    ５）に結合され、各ラダー素子（Pj）の第１端子（j1）
    及び第２端子（j2）が前段のラダー素子（Pj−１）の第
    ５端子（j5）及び第６端子（j6）にそれぞれ結合され、
    第３及び第４端子（j3）及び（j4）が第１電源端子（Vs
    s）及び第２電源端子（Vdd）にそれぞれ結合され、第１
    ラダー素子（P1）の第１端子（j1）及び第２端子（j2）
    が第３トランジスタ（N3）の第２主電極及び増幅器
    （Ａ）の出力端子（V0）にそれぞれ結合され、最終段の
    ラダー素子（Pm）の第５端子（j5）及び第６端子（j6）
    が互いに結合されていることを特徴とする請求項２記載
    の増幅回路。
  6. 【請求項６】前記増幅器（Ａ）が、第１主電極、第２主
    電極及び当該増幅器（Ａ）の反転入力端子（V2）に結合
    された制御電極を有する第３トランジスタ（P2）と、当
    該増幅器（Ａ）の非反転入力端子（V1）に結合された制
    御電極、前記第３トランジスタ（P2）の第１主電極に結
    合された第１主電極及び第２主電極を有する第４トラン
    ジスタ（P3;N6）と、第２基準電圧用の第２基準電圧端
    子（４）に結合された制御電極、第１電源端子（Vdd）
    に結合された第１主電極及び第２主電極を有する第５ト
    ランジスタ（N4）と、第３基準電圧用の第３基準電圧端
    子（５）に結合された制御電極、前記第３トランジスタ
    （P2）及び第５トランジスタ（N4）の第２主電極に結合
    された第１主電極、及び第２電流源（J5）を経て第２電
    源端子（Vss）に結合されると共に当該増幅器（Ａ）の
    出力端子（V0）に結合された第２主電極を有す第６トラ
    ンジスタ（N5）とを具えていることを特徴とする請求項
    １記載の増幅回路。
  7. 【請求項７】第４トランジスタ（P3）の第１主電極が第
    ３電流源（J4）を経て第２電源端子（Vss）に結合さ
    れ、第４トランジスタ（P3）の第２主電極が第１電源端
    子（Vdd）に結合されていることを特徴とする請求項６
    記載の増幅回路。
  8. 【請求項８】第４トランジスタ（N6）の第２主電極が第
    ２電源端子（Vss）に結合されていることを特徴とする
    請求項６記載の増幅回路。
  9. 【請求項９】入力トランジスタ（N8）の第１主電極に結
    合された第１主電極、第１電源端子（Vdd）に結合され
    た第２主電極及び第３基準電圧端子（Vref4）に結合さ
    れた制御電極を有する基準トランジスタ（N10）を更に
    具えていることを特徴とする請求項１〜８の何れかに記
    載の増幅回路。
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