JPH033406A - 増幅回路 - Google Patents
増幅回路Info
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- JPH033406A JPH033406A JP2116992A JP11699290A JPH033406A JP H033406 A JPH033406 A JP H033406A JP 2116992 A JP2116992 A JP 2116992A JP 11699290 A JP11699290 A JP 11699290A JP H033406 A JPH033406 A JP H033406A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
- H03F3/423—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with MOSFET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入力信号を受信する入力端子に結合された制
御電極と第１電源端子に結合された第１主電極と第２主
電極とを有する第１トランジスタと、制御電極と第１ト
ランジスタの第２主電極に結合された第１主電極と第１
電流源を経て第２電源端子に結合されると共に出力信号
を出力する出力端子に結合された第２主電極とを有する
第２トランジスタとを具えた入力信号増幅用増幅回路に
関するものである。
御電極と第１電源端子に結合された第１主電極と第２主
電極とを有する第１トランジスタと、制御電極と第１ト
ランジスタの第２主電極に結合された第１主電極と第１
電流源を経て第２電源端子に結合されると共に出力信号
を出力する出力端子に結合された第２主電極とを有する
第２トランジスタとを具えた入力信号増幅用増幅回路に
関するものである。
一般に、このような増幅回路は集積半導体回路において
電圧を増幅するのに使用することができる。
電圧を増幅するのに使用することができる。
（従来の技術）
このようなカスコード増幅回路自体は文献（ＣＭＯ３Ａ
ＮＡＬＯＧ ＣＩＲＣｔＪＩＴ ＤＥＳＩＧＮ Ｊ 、
ピー、イーアレンおよびデイ−、アール、ホルバーグ著
、１９８７年発行、から既知である。この文献の第２８
８頁のＦｉｇ、 ６．３−１に、第２トランジスタの制
御電極を基準電圧が供給される基準電圧端子に結合した
カスコード増幅回路が開示されている。
ＮＡＬＯＧ ＣＩＲＣｔＪＩＴ ＤＥＳＩＧＮ Ｊ 、
ピー、イーアレンおよびデイ−、アール、ホルバーグ著
、１９８７年発行、から既知である。この文献の第２８
８頁のＦｉｇ、 ６．３−１に、第２トランジスタの制
御電極を基準電圧が供給される基準電圧端子に結合した
カスコード増幅回路が開示されている。
（発明が解決しようとする課題）
この既知のカスコード増幅回路においては第１トランジ
スタが入力端子から供給される入力電圧をこれに比例す
る電流に変換し、第２トランジスタの第１主電極に電位
変化を発生する。この電位変化が第２トランジスタの利
得係数で増幅されて回路の出力端子に現われる。これが
ため、総合利得は第１および第２トランジスタの利得係
数の積に等しい。従って、第２トランジスタは回路の利
得を、１つのトランジスタを具える増幅回路の利得より
も高くする。このことは出力インピーダンスの増大も生
ずる。従来のカスコード増幅回路により大きな単位利得
帯域幅積を達成するためには大きなバイアス電流を必要
とすると共に、極めて短かいチャネル長を有するトラン
ジスタを必要とする。しかし、これは出力インピーダン
スおよび従って利得の著しい減少を生ずる。従って、従
来の回路は大きな単位利得帯域幅と高い利得の両方を与
えることはできない。
スタが入力端子から供給される入力電圧をこれに比例す
る電流に変換し、第２トランジスタの第１主電極に電位
変化を発生する。この電位変化が第２トランジスタの利
得係数で増幅されて回路の出力端子に現われる。これが
ため、総合利得は第１および第２トランジスタの利得係
数の積に等しい。従って、第２トランジスタは回路の利
得を、１つのトランジスタを具える増幅回路の利得より
も高くする。このことは出力インピーダンスの増大も生
ずる。従来のカスコード増幅回路により大きな単位利得
帯域幅積を達成するためには大きなバイアス電流を必要
とすると共に、極めて短かいチャネル長を有するトラン
ジスタを必要とする。しかし、これは出力インピーダン
スおよび従って利得の著しい減少を生ずる。従って、従
来の回路は大きな単位利得帯域幅と高い利得の両方を与
えることはできない。
従って、本発明の目的は高い利得と大きな単位利得帯域
幅の両方を有する入力信号増幅回路を提供することにあ
る。
幅の両方を有する入力信号増幅回路を提供することにあ
る。
（課題を解決するための手段）
本発明は上述した種類の増幅回路において、第２トラン
ジスタの制御電極を増幅器の出力端子に結合し、第１ト
ランジスタの第２主電極を前記増幅器の反転入力端子に
結合し、第１基準電圧用の第１基準電圧端子を前記増幅
器の非反転入力端子に結合したことを特徴とする。
ジスタの制御電極を増幅器の出力端子に結合し、第１ト
ランジスタの第２主電極を前記増幅器の反転入力端子に
結合し、第１基準電圧用の第１基準電圧端子を前記増幅
器の非反転入力端子に結合したことを特徴とする。
本発明は第２トランジスタの第１主電極の電位が前記増
幅器の使用によって略々一定に維持されるという事実の
認識に基づくものである。これは、前記主電極の電位変
化を増幅器を介して第２トランジスタの制御電極に負帰
還することにより達成され、増幅回路の利得を単位利得
帯域幅に悪影響を与えることなく前記増幅器の利得倍だ
け増大せしめる。更に、前記増幅器は広帯域幅を有する
必要がない利点もある。その結果として、この増幅器は
簡単な構造のものとすることができ、小表面積に集積す
ることができる。
幅器の使用によって略々一定に維持されるという事実の
認識に基づくものである。これは、前記主電極の電位変
化を増幅器を介して第２トランジスタの制御電極に負帰
還することにより達成され、増幅回路の利得を単位利得
帯域幅に悪影響を与えることなく前記増幅器の利得倍だ
け増大せしめる。更に、前記増幅器は広帯域幅を有する
必要がない利点もある。その結果として、この増幅器は
簡単な構造のものとすることができ、小表面積に集積す
ることができる。
前記第１トランジスタと第２トランジスタとが相まって
第１の周波数に位置する第１の極と第１の周波数より高
い第２の周波数に位置する第２の極とを有する周波数応
答を持つ利得を実現し得る本発明の増幅回路においては
、前記増幅器を第２の周波数より低い周波数の単位利得
帯域幅を有する周波数応答を持つ追加の利得を与えるも
のとする。
第１の周波数に位置する第１の極と第１の周波数より高
い第２の周波数に位置する第２の極とを有する周波数応
答を持つ利得を実現し得る本発明の増幅回路においては
、前記増幅器を第２の周波数より低い周波数の単位利得
帯域幅を有する周波数応答を持つ追加の利得を与えるも
のとする。
このような増幅回路は前記増幅器に使用する素子の寸法
およびこれらの素子を流れるバイアス電流の設定により
回路の周波数応答特性および従って単位利得帯域幅が決
まり、不安定になりにくい。
およびこれらの素子を流れるバイアス電流の設定により
回路の周波数応答特性および従って単位利得帯域幅が決
まり、不安定になりにくい。
この不安定は比較的高い周波数において寄生容量の影響
により生ずる。高周波数においては寄生容量が位相シフ
トを生じ、この位相シフトが１より大きいループ利得の
場合に第２トランジスタと増幅器を含むループを不安定
にし、増幅回路全体が不安定になる。
により生ずる。高周波数においては寄生容量が位相シフ
トを生じ、この位相シフトが１より大きいループ利得の
場合に第２トランジスタと増幅器を含むループを不安定
にし、増幅回路全体が不安定になる。
本発明増幅回路の第１の実施例においては、前記増幅器
を、当該増幅器の反転入力端子に結合された制御電極と
、当該増幅器の非反転入力端子に結合された第１主電極
と、当該増幅器の出力端子に結合され且つ第２電流源を
経て第２電源端子に結合された第２主電極とを有する第
３トランジスタで構成する。この増幅回路の最も簡単な
実施例では第３トランジスタが第２トランジスタの第１
主電極からその制御電極への負帰還を与える。このよう
にすると第２トランジスタの第１主電極の電位が略々安
定化され、総合利得が第３トランジスタの利得係数倍だ
け増大する。
を、当該増幅器の反転入力端子に結合された制御電極と
、当該増幅器の非反転入力端子に結合された第１主電極
と、当該増幅器の出力端子に結合され且つ第２電流源を
経て第２電源端子に結合された第２主電極とを有する第
３トランジスタで構成する。この増幅回路の最も簡単な
実施例では第３トランジスタが第２トランジスタの第１
主電極からその制御電極への負帰還を与える。このよう
にすると第２トランジスタの第１主電極の電位が略々安
定化され、総合利得が第３トランジスタの利得係数倍だ
け増大する。
本発明増幅回路の第２の実施例において、前記第３トラ
ンジスタの制御電極をレベルシフト回路を介して前記増
幅器の反転入力端子に結合することができ、更に前記レ
ベルシフト回路は、前記増幅器の反転入力端子に結合さ
れた制御電極と、第３電流源を経て第２電源端子に結合
され且つ前記第３トランジスタの制御電極に結合された
第１主電極と、第１電源端子に結合された第２主電極と
を有する第４トランジスタで構成することができる。こ
のレベルシフト回路は第２トランジスタの第１主電極に
第１の実施例よりも低い電位を与えるため、回路の出力
電圧スイングを一層大きくすることができる。これは低
電源電圧の場合に特に重要である。
ンジスタの制御電極をレベルシフト回路を介して前記増
幅器の反転入力端子に結合することができ、更に前記レ
ベルシフト回路は、前記増幅器の反転入力端子に結合さ
れた制御電極と、第３電流源を経て第２電源端子に結合
され且つ前記第３トランジスタの制御電極に結合された
第１主電極と、第１電源端子に結合された第２主電極と
を有する第４トランジスタで構成することができる。こ
のレベルシフト回路は第２トランジスタの第１主電極に
第１の実施例よりも低い電位を与えるため、回路の出力
電圧スイングを一層大きくすることができる。これは低
電源電圧の場合に特に重要である。
本発明増幅回路の第３の実施例においては、利得係数を
増大させるために、前記増幅器は第１、第２、第３およ
び第４端子を有する回路網であってその第１および第２
端子をそれぞれ前記増幅器の反転入力端子および前記第
２トランジスタの第１主電極に結合すると共にその第３
および第４端子をそれぞれ前記第３トランジスタの第２
電極及び前記増幅器の出力端子に結合して成るラダー回
路網を具えるものとすることができ、更に前記ラダー回
路網は複数のカスコード接続ラダー素子を具え、各素子
は第１１第２、第３及び第４端子を有し、各ラダー素子
の第１及び第２端子をそれぞれ当該ラダー回路網の前段
のラダー素子の第３及び第４端子に結合し、第１ラダー
素子の第１及び第２端子をそれぞれ当該ラダー回路網の
第１及び第３端子に結合すると共に最終ラダー素子の第
３及び第４端子をそれぞれ当該ラダー回路網の第２及び
第４端子に結合し、且つ各ラダー素子は第４及び第５ト
ランジスタを具え、第４トランジスタの制御電極を当該
ラダー素子の第２端子に、その第１主電極を当該ラダー
素子の第１端子に、及びその第２主電極を当該ラダー素
子の第３端子にそれぞれ結合すると共に、第５トランジ
スタの制御電極を当該ラダー素子の第３端子に、その第
１主電極を当該ラダー素子の第２端子に、及びその第２
主電極を当該ラダー素子の第４端子にそれぞれ結合した
構成にすることができる。各ラダー素子の付加は回路の
利得の増大をもたらすため極めて高い利得を得ることが
てきる。これは、ラダー素子内の全てのトランジスタが
その第１主電極の電圧をその第２主電極の電圧へ増幅す
るために総合利得が前記トランジスタの利得係数倍だけ
増大するからである。
増大させるために、前記増幅器は第１、第２、第３およ
び第４端子を有する回路網であってその第１および第２
端子をそれぞれ前記増幅器の反転入力端子および前記第
２トランジスタの第１主電極に結合すると共にその第３
および第４端子をそれぞれ前記第３トランジスタの第２
電極及び前記増幅器の出力端子に結合して成るラダー回
路網を具えるものとすることができ、更に前記ラダー回
路網は複数のカスコード接続ラダー素子を具え、各素子
は第１１第２、第３及び第４端子を有し、各ラダー素子
の第１及び第２端子をそれぞれ当該ラダー回路網の前段
のラダー素子の第３及び第４端子に結合し、第１ラダー
素子の第１及び第２端子をそれぞれ当該ラダー回路網の
第１及び第３端子に結合すると共に最終ラダー素子の第
３及び第４端子をそれぞれ当該ラダー回路網の第２及び
第４端子に結合し、且つ各ラダー素子は第４及び第５ト
ランジスタを具え、第４トランジスタの制御電極を当該
ラダー素子の第２端子に、その第１主電極を当該ラダー
素子の第１端子に、及びその第２主電極を当該ラダー素
子の第３端子にそれぞれ結合すると共に、第５トランジ
スタの制御電極を当該ラダー素子の第３端子に、その第
１主電極を当該ラダー素子の第２端子に、及びその第２
主電極を当該ラダー素子の第４端子にそれぞれ結合した
構成にすることができる。各ラダー素子の付加は回路の
利得の増大をもたらすため極めて高い利得を得ることが
てきる。これは、ラダー素子内の全てのトランジスタが
その第１主電極の電圧をその第２主電極の電圧へ増幅す
るために総合利得が前記トランジスタの利得係数倍だけ
増大するからである。
本発明増幅回路の第４の実施例においては、利得係数を
増大するために、前記増幅器は第１、第２、第３及び第
４端子を有する回路網であってその第１及び第２端子を
それぞれ前記第３トランジスタの第２主電極及び前記増
幅器の出力端子に結合すると共にその第３及び第４端子
をそれぞれ第１及び第２電源端子に結合して成るラダー
回路網を具えるものとすることができ、更に前記ラダー
回路網は複数のカスケード接続ラダー素子を具え、各ラ
ダー素子は第１、第２、第３、第４、第５及び第６端子
を有し、各ラダー素子の第１及び第２端子をそれぞれ前
段のラダー素子の第５及び第６端子に結合し、各ラダー
素子の第３及び第４端子をそれぞれ当該ラダー回路網の
第３及び第４端子に結合し、第１ラダー素子の第１及び
第２端子をそれぞれ当該ラダー回路網の第１及び第２端
子に結合すると共に最終ラダー素子の第５及び第６端子
を互いに結合し、且つ各ラダー素子は第４及び第５トラ
ンジスタと第３電流源とを具え、第４トランジスタの制
御電極を当該ラダー素子の第６端子に結合するとともに
該第６端子を第３電流源を経て当該ラダー素子の第４端
子に結合し、第４トランジスタの第１主電極を当該ラダ
ー素子の第１端子に及びその第２主電極を当該ラダー素
子の第２端子にそれぞれ結合すると共に、第５トランジ
スタの制御電極を当該ラダー素子の第１端子に、その第
１主電極を当該ラダー素子の第３端子に、及びその第２
主電極を当該ラダー素子の第４端子にそれぞれ結合した
構成にすることができる。本例でも各ラダー素子の付加
は総合利得の増大をもたらすため極めて高い利得を得る
ことができる。
増大するために、前記増幅器は第１、第２、第３及び第
４端子を有する回路網であってその第１及び第２端子を
それぞれ前記第３トランジスタの第２主電極及び前記増
幅器の出力端子に結合すると共にその第３及び第４端子
をそれぞれ第１及び第２電源端子に結合して成るラダー
回路網を具えるものとすることができ、更に前記ラダー
回路網は複数のカスケード接続ラダー素子を具え、各ラ
ダー素子は第１、第２、第３、第４、第５及び第６端子
を有し、各ラダー素子の第１及び第２端子をそれぞれ前
段のラダー素子の第５及び第６端子に結合し、各ラダー
素子の第３及び第４端子をそれぞれ当該ラダー回路網の
第３及び第４端子に結合し、第１ラダー素子の第１及び
第２端子をそれぞれ当該ラダー回路網の第１及び第２端
子に結合すると共に最終ラダー素子の第５及び第６端子
を互いに結合し、且つ各ラダー素子は第４及び第５トラ
ンジスタと第３電流源とを具え、第４トランジスタの制
御電極を当該ラダー素子の第６端子に結合するとともに
該第６端子を第３電流源を経て当該ラダー素子の第４端
子に結合し、第４トランジスタの第１主電極を当該ラダ
ー素子の第１端子に及びその第２主電極を当該ラダー素
子の第２端子にそれぞれ結合すると共に、第５トランジ
スタの制御電極を当該ラダー素子の第１端子に、その第
１主電極を当該ラダー素子の第３端子に、及びその第２
主電極を当該ラダー素子の第４端子にそれぞれ結合した
構成にすることができる。本例でも各ラダー素子の付加
は総合利得の増大をもたらすため極めて高い利得を得る
ことができる。
更に、出力信号の一定の電圧スイングを達成するために
ラダー素子の付加に応じて電源電圧差を増大させる必要
かな（なる。このラダー回路網の原理は従来のカスコー
ド接続増幅回路を本発明による第２トランジスタの第１
主電極から制御電極への負帰還に反復して併用すること
にある。
ラダー素子の付加に応じて電源電圧差を増大させる必要
かな（なる。このラダー回路網の原理は従来のカスコー
ド接続増幅回路を本発明による第２トランジスタの第１
主電極から制御電極への負帰還に反復して併用すること
にある。
以下、図面につき本発明の詳細な説明するが、その前に
従来の増幅回路を説明しておく。
従来の増幅回路を説明しておく。
第１図は従来の増幅回路を示す。この増幅回路は入力端
子１に結合された制御電極と第１電源端子Ｖｓｓに結合
された第１主電極とを有する第１トランジスタＮｌと、
第１基準電圧端子２に結合された制御電極とトランジス
タＮ１の第２主電極に結合された第１主電極と第２電源
端子ｖｂｂに第１電流源を経て結合されると共に出力端
子３に結合された第２主電極とを有する第２トランジス
タＮ２とを具えている。入力電圧Ｖｉｎが入力端子１に
供給され、基準電圧Ｖｒｅｆ １が基準電圧端子２に供
給される。出力電圧Ｖｏｕｔは出力端子３に現われる。
子１に結合された制御電極と第１電源端子Ｖｓｓに結合
された第１主電極とを有する第１トランジスタＮｌと、
第１基準電圧端子２に結合された制御電極とトランジス
タＮ１の第２主電極に結合された第１主電極と第２電源
端子ｖｂｂに第１電流源を経て結合されると共に出力端
子３に結合された第２主電極とを有する第２トランジス
タＮ２とを具えている。入力電圧Ｖｉｎが入力端子１に
供給され、基準電圧Ｖｒｅｆ １が基準電圧端子２に供
給される。出力電圧Ｖｏｕｔは出力端子３に現われる。
トランジスタＮｌは入力電圧Ｖｉｎをこれに比例する電
流に変換し、これによりトランジスタＮ２の第１主電極
に電位変化が生ずる。この電位変化がトランジスタＮ２
の利得係数で増幅されて増幅回路の出力端子に現われる
。大きな単位利得帯域幅積を有する増幅回路を得るため
にはトランジスタＮ１及びＮ２を短かいチャネルを有す
ると共に大きな電流を流すものとする必要がある。しか
し、これは出力インピーダンス及び従って回路の利得を
制限する。従って、高い利得の場合には単位利得帯域幅
か小さくなる。
流に変換し、これによりトランジスタＮ２の第１主電極
に電位変化が生ずる。この電位変化がトランジスタＮ２
の利得係数で増幅されて増幅回路の出力端子に現われる
。大きな単位利得帯域幅積を有する増幅回路を得るため
にはトランジスタＮ１及びＮ２を短かいチャネルを有す
ると共に大きな電流を流すものとする必要がある。しか
し、これは出力インピーダンス及び従って回路の利得を
制限する。従って、高い利得の場合には単位利得帯域幅
か小さくなる。
第２図は本発明増幅回路の回路図であり、第１図と同一
の部分には同一の符号を付しである。この増幅回路では
トランジスタＮ２の制御電極を増幅器Ａの出力端子■０
に結合し、この増幅器の非反転入力端子を基準電圧端子
２に、反転入力端子ｖ２をトランジスタＮ２の第１主電
極にそれぞれ結合する。
の部分には同一の符号を付しである。この増幅回路では
トランジスタＮ２の制御電極を増幅器Ａの出力端子■０
に結合し、この増幅器の非反転入力端子を基準電圧端子
２に、反転入力端子ｖ２をトランジスタＮ２の第１主電
極にそれぞれ結合する。
この増幅器ＡはトランジスタＮ２の第１主電極の電位を
このトランジスタの制御電極へ負帰還する作用をなす。
このトランジスタの制御電極へ負帰還する作用をなす。
この本発明回路によれば従来のカスコード増幅回路と比
較して、利得が単位利得帯域幅の減少なしに増幅器Ａの
利得係数倍だけ大きくなる。従って、増幅器Ａの付加が
常に増幅回路の性能の改善をもたらすので利得を任意所
望の値にすることができる。
較して、利得が単位利得帯域幅の減少なしに増幅器Ａの
利得係数倍だけ大きくなる。従って、増幅器Ａの付加が
常に増幅回路の性能の改善をもたらすので利得を任意所
望の値にすることができる。
第３図は第１及び第２図に示す増幅回路のボード線図を
示し、利得Ｇを周波数ｆ（対数目盛）の関数として対数
目盛で示しである。この図において、Ａｏｒｉｇ Ａａ
ｄｄ及びＡｔｏｔは従来の増幅回路、第２図に示す増幅
器Ａ及び本発明の増幅回路の直流電圧利得をそれぞれ示
す。周波数ｆ３＋ ｒ２及びｆｌはそれぞれの３ｄＢ周
波数、周波数ｆｓ、 ｆ、及びｆ６はそれぞれの単位利
得帯域幅周波数を示す。更に、第１及び２図に示す増幅
回路の周波数応答特性は周波数ｆ６に位置する極を有し
ている。増幅器Ａの付加により従来の増幅回路の直流電
圧利得Ａｏｒｉｇに対し得られる利得の増大を矢印で示
してあり、この利得増大は直流電圧利得Ａａｄｄに等し
い。増幅器Ａの単位利得帯域幅周波数ｆ４が従来の増幅
回路の極周波数ｆ・より低い場合には本発明増幅回路は
不安定になりにくくなる。増幅器Ａに使用する素子及び
これら素子を流れる電流の設定によりこの増幅器の周波
数応答及び従って単位利得帯域幅が決まる。これら素子
と周波数応答特性との関係についてのもっと詳しい情報
については文献ｒＡｎａｌｙｓｉｓａｎｄ ｄｅｓｉｇ
ｎ ｏｆ ａｎａｌｏｇ ｉｎｔｅｇｒａｔｅｄ ｃｉ
ｒｃｕｔｔｓＪ、ピー、アール、グレイ及びアール、ジ
ー、メイヤー著、１９８４年発行を参照されたい。この
本の第６７頁から、周波数応答を決定するトランジスタ
の寸法と寄生キャパシタンスとの関係について記載され
ている。
示し、利得Ｇを周波数ｆ（対数目盛）の関数として対数
目盛で示しである。この図において、Ａｏｒｉｇ Ａａ
ｄｄ及びＡｔｏｔは従来の増幅回路、第２図に示す増幅
器Ａ及び本発明の増幅回路の直流電圧利得をそれぞれ示
す。周波数ｆ３＋ ｒ２及びｆｌはそれぞれの３ｄＢ周
波数、周波数ｆｓ、 ｆ、及びｆ６はそれぞれの単位利
得帯域幅周波数を示す。更に、第１及び２図に示す増幅
回路の周波数応答特性は周波数ｆ６に位置する極を有し
ている。増幅器Ａの付加により従来の増幅回路の直流電
圧利得Ａｏｒｉｇに対し得られる利得の増大を矢印で示
してあり、この利得増大は直流電圧利得Ａａｄｄに等し
い。増幅器Ａの単位利得帯域幅周波数ｆ４が従来の増幅
回路の極周波数ｆ・より低い場合には本発明増幅回路は
不安定になりにくくなる。増幅器Ａに使用する素子及び
これら素子を流れる電流の設定によりこの増幅器の周波
数応答及び従って単位利得帯域幅が決まる。これら素子
と周波数応答特性との関係についてのもっと詳しい情報
については文献ｒＡｎａｌｙｓｉｓａｎｄ ｄｅｓｉｇ
ｎ ｏｆ ａｎａｌｏｇ ｉｎｔｅｇｒａｔｅｄ ｃｉ
ｒｃｕｔｔｓＪ、ピー、アール、グレイ及びアール、ジ
ー、メイヤー著、１９８４年発行を参照されたい。この
本の第６７頁から、周波数応答を決定するトランジスタ
の寸法と寄生キャパシタンスとの関係について記載され
ている。
（実施例）
第４図は本発明増幅回路の第１の実施例を示し、第２図
と同一の部分には同一の符号を付しである。
と同一の部分には同一の符号を付しである。
本例では増幅器Ａは増幅器Ａの反転入力端子■２に結合
された制御電極と、増幅器Ａの非反転入力端子■１及び
電源端子Ｖｓｓに結合された第１主電極と、第２電流源
Ｊ２を経て電源端子Ｖｄｄに結合されると共に増幅器Ａ
の出力端子■０に結合された第２主電極とを有する第３
トランジスタＮ３から成る。このトランジスタＮ３はト
ランジスタＮ２の第１主電極とその制御電極との間の負
帰還を与える。このトランジスタＮ３の存在の結果とし
てトランジスタＮ２の第１主電極の電圧の増大がトラン
ジスタＮ２の制御電極の電圧の減少を生じるため、トラ
ンジスタＮ２の第１主電極の電圧が減少する。これによ
り負帰還及び従って電圧の安定化が生ずる。
された制御電極と、増幅器Ａの非反転入力端子■１及び
電源端子Ｖｓｓに結合された第１主電極と、第２電流源
Ｊ２を経て電源端子Ｖｄｄに結合されると共に増幅器Ａ
の出力端子■０に結合された第２主電極とを有する第３
トランジスタＮ３から成る。このトランジスタＮ３はト
ランジスタＮ２の第１主電極とその制御電極との間の負
帰還を与える。このトランジスタＮ３の存在の結果とし
てトランジスタＮ２の第１主電極の電圧の増大がトラン
ジスタＮ２の制御電極の電圧の減少を生じるため、トラ
ンジスタＮ２の第１主電極の電圧が減少する。これによ
り負帰還及び従って電圧の安定化が生ずる。
第５図は本発明増幅回路の第２の実施例を示し、第４図
と同一の部分には同一の符号を付しである。本例ではト
ランジスタＮ３の制御電極をレベルシフト回路を介して
増幅器Ａの反転入力端子ｖ２に結合する。このレベルシ
フト回路は増幅器Ａの反転入力端子■２に結合された制
御電極と電源端子Ｖｓｓに結合された第１主電極と第３
電流源Ｊ３を経て電源端子ｖｂｂに結合された第２主電
極とを有する第４トランジスタＰ１から成る。トランジ
スタＰ１は他のトランジスタと反対の導電型であるため
、増幅器Ａの反転入力端子の電圧はトランジスタＮ３の
しきい値電圧からトランジスタＰ１のしきい値電圧を引
算した電圧に少なくとも等しい。従って、本例回路の出
力電圧Ｖｏｕ ｔは反転入力端子ｖ２の電圧がトランジ
スタＮ３のしきい値電圧に少なくとも等しい第４図に示
す回路の出力電圧Ｖｏｕｔより一層大きな最大電圧スイ
ングを有する。
と同一の部分には同一の符号を付しである。本例ではト
ランジスタＮ３の制御電極をレベルシフト回路を介して
増幅器Ａの反転入力端子ｖ２に結合する。このレベルシ
フト回路は増幅器Ａの反転入力端子■２に結合された制
御電極と電源端子Ｖｓｓに結合された第１主電極と第３
電流源Ｊ３を経て電源端子ｖｂｂに結合された第２主電
極とを有する第４トランジスタＰ１から成る。トランジ
スタＰ１は他のトランジスタと反対の導電型であるため
、増幅器Ａの反転入力端子の電圧はトランジスタＮ３の
しきい値電圧からトランジスタＰ１のしきい値電圧を引
算した電圧に少なくとも等しい。従って、本例回路の出
力電圧Ｖｏｕ ｔは反転入力端子ｖ２の電圧がトランジ
スタＮ３のしきい値電圧に少なくとも等しい第４図に示
す回路の出力電圧Ｖｏｕｔより一層大きな最大電圧スイ
ングを有する。
第６図は本発明増幅回路の第３の実施例を示し、第４図
と同一の部分には同一の符号を付しである。
と同一の部分には同一の符号を付しである。
本例ではラダー回路網を増幅器Ａの反転入力端子■２及
びトランジスタＮ２の第１主電極とトランジスタＮ３の
第２主電極及び増幅器Ａの出力端子■０との間に配置す
る。このラダー回路網はｎ個のカスコード接続ラダー素
子を具え、各ラダー素子は２つのトランジスタＮｉａ及
びＮｉｂ （ここでｉはｎ以下の連続番号）を具える。
びトランジスタＮ２の第１主電極とトランジスタＮ３の
第２主電極及び増幅器Ａの出力端子■０との間に配置す
る。このラダー回路網はｎ個のカスコード接続ラダー素
子を具え、各ラダー素子は２つのトランジスタＮｉａ及
びＮｉｂ （ここでｉはｎ以下の連続番号）を具える。
各ラダー素子Ｓｉは４つの端子を有し、第１端子ｉ１は
トランジスタＮｉａの第１主電極に、第２端子１２はト
ランジスタＮｉａの制御電極及びトランジスタＮｉｂの
第１主電極に、第３端子ｉ３はトランジスタＮｉａの第
２主電極及びトランジスタＮｉｂの制御電極に、第４端
子ｉ４はトランジスタＮｉｂの第２主電極にそれぞれ結
合する。
トランジスタＮｉａの第１主電極に、第２端子１２はト
ランジスタＮｉａの制御電極及びトランジスタＮｉｂの
第１主電極に、第３端子ｉ３はトランジスタＮｉａの第
２主電極及びトランジスタＮｉｂの制御電極に、第４端
子ｉ４はトランジスタＮｉｂの第２主電極にそれぞれ結
合する。
各ラダー素子Ｓｉの第１端子１１及び第２端子１２は前
段のラダー素子５ｉ−１の第３端子ｉ３及び第４端子ｉ
４にそれぞれ結合し、第１ラダー素子Ｓ１の第１及び第
２端子１１及び１２は増幅器への反転入力端子ｖ２及び
トランジスタＮ３の第２主電極にそれぞれ結合し、且つ
最終段のラダー素子Ｓｎの第３及び第４端子ｎ３及びｎ
４をトランジスタＮ２の第１主電極及び増幅器Ａの出力
端子ｖＯにそれぞれ結合する。各ラダー素子Ｓｉの機能
は回路全体の利得を増大させることにある。即ち、各ト
ランジスタがその第１主電極の電圧をその第２主電極の
電圧に増幅し、総合利得をその利得係数倍だけ増大する
。更に、各トランジスタの第１主電極の電位がその制御
電極に負帰還される。トランジスタＮｌａに対してはこ
の負帰還はトランジスタＮ３により達成され、トランジ
スタＮｉｂに対してはトランジスタＮｌ＆により達成さ
れる。このラダー回路網を使用するときは２つの電源電
圧Ｖｄｄ及びＶ。間の電圧差を使用するラダー素子の数
に適合させる必要がある。
段のラダー素子５ｉ−１の第３端子ｉ３及び第４端子ｉ
４にそれぞれ結合し、第１ラダー素子Ｓ１の第１及び第
２端子１１及び１２は増幅器への反転入力端子ｖ２及び
トランジスタＮ３の第２主電極にそれぞれ結合し、且つ
最終段のラダー素子Ｓｎの第３及び第４端子ｎ３及びｎ
４をトランジスタＮ２の第１主電極及び増幅器Ａの出力
端子ｖＯにそれぞれ結合する。各ラダー素子Ｓｉの機能
は回路全体の利得を増大させることにある。即ち、各ト
ランジスタがその第１主電極の電圧をその第２主電極の
電圧に増幅し、総合利得をその利得係数倍だけ増大する
。更に、各トランジスタの第１主電極の電位がその制御
電極に負帰還される。トランジスタＮｌａに対してはこ
の負帰還はトランジスタＮ３により達成され、トランジ
スタＮｉｂに対してはトランジスタＮｌ＆により達成さ
れる。このラダー回路網を使用するときは２つの電源電
圧Ｖｄｄ及びＶ。間の電圧差を使用するラダー素子の数
に適合させる必要がある。
第７図は本発明増幅回路の第４の実施例を示し、第４図
と同一の部分には同一の符号を付しである。
と同一の部分には同一の符号を付しである。
本例回路も利得を増大するためにラダー回路網を具えて
いる。このラダー回路網はトランジスタＮ３の第２主電
極及び増幅器の出力端子■０と２つの電源端子Ｖｓａ及
びＶｄｄとの間に結合する。このラダー回路網はｍ個の
カスコード接続ラダー素子Ｐｊを具え、各ラダー素子は
２つのトランジスタＮｊｃ及びＮｊｄと電流源Ｊｊ＋５
とを具えている（ここでｊはｎより太きくｎ＋ｍ以、下
の連続番号である）。
いる。このラダー回路網はトランジスタＮ３の第２主電
極及び増幅器の出力端子■０と２つの電源端子Ｖｓａ及
びＶｄｄとの間に結合する。このラダー回路網はｍ個の
カスコード接続ラダー素子Ｐｊを具え、各ラダー素子は
２つのトランジスタＮｊｃ及びＮｊｄと電流源Ｊｊ＋５
とを具えている（ここでｊはｎより太きくｎ＋ｍ以、下
の連続番号である）。
各ラダー素子Ｐｊは６つの端子を具え、第１端子ｊｌは
トランジスタＮｊｃの第１主電極及びトランジスタＮｊ
ｄの制御電極に結合し、第２端子ｊ２をトランジスタＮ
ｊｃの第２主電極に結合し、第３端子ｊ３をトランジス
タＮｊｄの第１主電極に結合し、第４端子ｊ４を電流源
Ｊｊ＋５に結合し、第５端子ｊ５をトランジスタＮｊｄ
の第２主電極に結合し、第６端子ｊ６をトランジスタＮ
ｊｃの制御電極及び電流源Ｊｊ＋ ５に結合する。各ラ
ダー素子Ｐｊは前段のラダー素子Ｐｊ−１の第５端子ｊ
５及び第６端子ｊ６にそれぞれ結合された第１端子ｊ１
及び第２端子ｊ２、電源端子Ｖｓｓ及びＶｄｄにそれぞ
れ結合された第３及び第４端子ｊ３及びｊ４を具える。
トランジスタＮｊｃの第１主電極及びトランジスタＮｊ
ｄの制御電極に結合し、第２端子ｊ２をトランジスタＮ
ｊｃの第２主電極に結合し、第３端子ｊ３をトランジス
タＮｊｄの第１主電極に結合し、第４端子ｊ４を電流源
Ｊｊ＋５に結合し、第５端子ｊ５をトランジスタＮｊｄ
の第２主電極に結合し、第６端子ｊ６をトランジスタＮ
ｊｃの制御電極及び電流源Ｊｊ＋ ５に結合する。各ラ
ダー素子Ｐｊは前段のラダー素子Ｐｊ−１の第５端子ｊ
５及び第６端子ｊ６にそれぞれ結合された第１端子ｊ１
及び第２端子ｊ２、電源端子Ｖｓｓ及びＶｄｄにそれぞ
れ結合された第３及び第４端子ｊ３及びｊ４を具える。
第１ラダー素子Ｐ０１の第１端子ｊ１及び第２端子ｊ２
をトランジスタＮ３の第２主電極及び増幅器Ａの出力端
子ｖＯにそれぞれ結合し、最終段のラダー素子Ｐｍの第
５端子ｊ５及び第６端子ｊ６を相互接続する。この構成
のラダー回路網の利点は電源電圧差をラダー素子の数の
増大につれて増大させる必要がない点にある。追加のラ
ダー素子Ｐｊの各々がカスケード回路内のトランジスタ
をコスコード接続すると共にトランジスタＮｊｃの第１
主電極の電位をトランジスタＮｊｄを経て負帰還する。
をトランジスタＮ３の第２主電極及び増幅器Ａの出力端
子ｖＯにそれぞれ結合し、最終段のラダー素子Ｐｍの第
５端子ｊ５及び第６端子ｊ６を相互接続する。この構成
のラダー回路網の利点は電源電圧差をラダー素子の数の
増大につれて増大させる必要がない点にある。追加のラ
ダー素子Ｐｊの各々がカスケード回路内のトランジスタ
をコスコード接続すると共にトランジスタＮｊｃの第１
主電極の電位をトランジスタＮｊｄを経て負帰還する。
この結果として回路の利得が増大すると共にラダー素子
の数を変えることにより任意所望の利得値を得ることが
できる。
の数を変えることにより任意所望の利得値を得ることが
できる。
第８図は本発明増幅回路の第５の実施例を示し、第２図
と同一の部分には同一の符号を付しである。
と同一の部分には同一の符号を付しである。
本例回路では増幅器Ａを、第３、第４、第５及び第６ト
ランジスタＰ２． Ｐ３． Ｎ４及びＮ５と、第２電流
源Ｊ４及び第３電流源Ｊ５と、基準電圧Ｖｒｅｆ２及び
Ｖｒｅｆ３が供給される第２基準電圧端子４及び第３基
準電圧端子５とを用いて折返しカスコード回路により形
成する。トランジスタＰ２はその制御電極を増幅器Ａの
反転入力端子ｖ２に結合し、その第１主電極を電流源Ｊ
４を経て第２電源端子Ｖｄｄに結合する。トランジスタ
Ｐ３はその制御電極を増幅器への非反転入力端子Ｖｌ及
び基準電圧Ｖｒｅｆ １の基準電圧端子２に結合し、そ
の第１主電極を第３トランジスタＰ２の第１主電極に結
合し、その第２主電極を第１電源端子Ｖ。に結合する。
ランジスタＰ２． Ｐ３． Ｎ４及びＮ５と、第２電流
源Ｊ４及び第３電流源Ｊ５と、基準電圧Ｖｒｅｆ２及び
Ｖｒｅｆ３が供給される第２基準電圧端子４及び第３基
準電圧端子５とを用いて折返しカスコード回路により形
成する。トランジスタＰ２はその制御電極を増幅器Ａの
反転入力端子ｖ２に結合し、その第１主電極を電流源Ｊ
４を経て第２電源端子Ｖｄｄに結合する。トランジスタ
Ｐ３はその制御電極を増幅器への非反転入力端子Ｖｌ及
び基準電圧Ｖｒｅｆ １の基準電圧端子２に結合し、そ
の第１主電極を第３トランジスタＰ２の第１主電極に結
合し、その第２主電極を第１電源端子Ｖ。に結合する。
トランジスタＮ４はその制御電極を基準電圧Ｖｒｅｆ２
の基準電圧端子４に結合すると共にその第１主電極を第
１電源端子Ｖｓｓに結合する。トランジスタＮ５はその
制御電極を基準電圧Ｖｒｅｆ３の基準電圧端子５に結合
し、その第１主電極をトランジスタＰ２及びトランジス
タＮ４の第２主電極に結合し、その第２主電極を電流源
Ｊ５を経て第２電源端子Ｖｄｄに結合すると共に増幅器
Ａの出力端子■０に結合する。トランジスタＰ２及びＰ
３は他のトランジスタと反対の導電型であり、差動対を
構成する。従って、増幅器Ａの反転入力端子■２の信号
がトランジスタＮ４の第２主電極に増幅されて現われ、
斯かる後にトランジスタＮ４により再び増幅されて増幅
器Ａの出力端子■０に現われる。この回路も、平衡状態
において増幅器Ａの反転入力端子ｖ２の電圧が基準電圧
Ｖｒｅｆｌにより決まるために出力電圧スイングを比較
的大きくすることができる利点を有する。
の基準電圧端子４に結合すると共にその第１主電極を第
１電源端子Ｖｓｓに結合する。トランジスタＮ５はその
制御電極を基準電圧Ｖｒｅｆ３の基準電圧端子５に結合
し、その第１主電極をトランジスタＰ２及びトランジス
タＮ４の第２主電極に結合し、その第２主電極を電流源
Ｊ５を経て第２電源端子Ｖｄｄに結合すると共に増幅器
Ａの出力端子■０に結合する。トランジスタＰ２及びＰ
３は他のトランジスタと反対の導電型であり、差動対を
構成する。従って、増幅器Ａの反転入力端子■２の信号
がトランジスタＮ４の第２主電極に増幅されて現われ、
斯かる後にトランジスタＮ４により再び増幅されて増幅
器Ａの出力端子■０に現われる。この回路も、平衡状態
において増幅器Ａの反転入力端子ｖ２の電圧が基準電圧
Ｖｒｅｆｌにより決まるために出力電圧スイングを比較
的大きくすることができる利点を有する。
第９図は本発明増幅回路の第６の実施例を示し、第８図
と同一の部分には同一の符号を付しである。
と同一の部分には同一の符号を付しである。
しかし、本例ではトランジスタＰ３及び電流源Ｊ４を、
制御電極を増幅器Ａの非反転入力端子Ｖｌ及び基準電圧
Ｖｒｅｆ １の基準電圧端子２に結合し第１主電極をト
ランジスタＰ２の第１主電極に結合すると共に第２主電
極を第２電源端子Ｖｄｄに結合したトランジスタＮ６と
置き換えである。第８図の回路をこのように変更すると
、トランジスタＰ３を経て流れ去る電流が節約される利
点が得られる。平衡状態において増幅器Ａの反転入力端
子■２の電圧が基準電圧Ｖｒｅｆ ｌから少なくともト
ランジスタＮ６をとトランジスタＰ２のしきい値電圧を
引算した値に等しくなるため、出力端子３に最大電圧ス
イングを得ることができる。
制御電極を増幅器Ａの非反転入力端子Ｖｌ及び基準電圧
Ｖｒｅｆ １の基準電圧端子２に結合し第１主電極をト
ランジスタＰ２の第１主電極に結合すると共に第２主電
極を第２電源端子Ｖｄｄに結合したトランジスタＮ６と
置き換えである。第８図の回路をこのように変更すると
、トランジスタＰ３を経て流れ去る電流が節約される利
点が得られる。平衡状態において増幅器Ａの反転入力端
子■２の電圧が基準電圧Ｖｒｅｆ ｌから少なくともト
ランジスタＮ６をとトランジスタＰ２のしきい値電圧を
引算した値に等しくなるため、出力端子３に最大電圧ス
イングを得ることができる。
第１０図は本発明増幅回路の第７の実施例を示し、第５
図と同一の部分には同一の符号を付しである。
図と同一の部分には同一の符号を付しである。
本例回路ではトランジスタＰ１及びトランジスタＮ３を
それぞれトランジスタＰ４及びトランジスタＮ７により
カスコード接続する。即ち、トランジスタＰ４をトラン
ジスタｐｔの第１主電極と電流源Ｊ３との間に配置し、
このトランジスタＰ４のゲート電極を増幅器Ａの反転入
力端子■２に、その第１主電極を電流源Ｊ３に、その第
２主電極をトランジスタＰＩの第１主電極に結合する。
それぞれトランジスタＰ４及びトランジスタＮ７により
カスコード接続する。即ち、トランジスタＰ４をトラン
ジスタｐｔの第１主電極と電流源Ｊ３との間に配置し、
このトランジスタＰ４のゲート電極を増幅器Ａの反転入
力端子■２に、その第１主電極を電流源Ｊ３に、その第
２主電極をトランジスタＰＩの第１主電極に結合する。
更に、トランジスタＮ７をトランジスタＮ３の第２主電
極と増幅器Ａの出力端子ｖＯとの間に配置し、このトラ
ンジスタＮ７の制御電極をトランジスタＰ４の第１主電
極に、その第１主電極をトランジスタＮ３の第２主電極
に、その第２主電極を電流源Ｊ２に結合する。本例回路
も比較的大きな出力電圧スイングを得ることができる。
極と増幅器Ａの出力端子ｖＯとの間に配置し、このトラ
ンジスタＮ７の制御電極をトランジスタＰ４の第１主電
極に、その第１主電極をトランジスタＮ３の第２主電極
に、その第２主電極を電流源Ｊ２に結合する。本例回路
も比較的大きな出力電圧スイングを得ることができる。
このようにカスコード接続すると総合利得か第５図を示
す回路と比較してトランジスタＮ７の利得係数倍だけ増
大する。トランジスタＰ１及びＰ４は他のトランジスタ
と反対の導電型であり、ソースホロワとして動作する。
す回路と比較してトランジスタＮ７の利得係数倍だけ増
大する。トランジスタＰ１及びＰ４は他のトランジスタ
と反対の導電型であり、ソースホロワとして動作する。
第１１図は本発明増幅回路を具える演算増幅器を示す。
この演算増幅器は対称入力段Ｉと、２つの相似の出力段
ＥＦ及びＧＨとを具えている。入力段■は差動対として
配置された２つのトランジスタＮ８及びＮ９を具え、そ
の相互結合エミッタを電流源Ｊ６を経て電源端子ｖｌＩ
ｓに結合すると共に完全に並列配置の２つのトランジス
タＮＩＯ及びＮｉｌを経て電源端子Ｖｄｄに結合する。
ＥＦ及びＧＨとを具えている。入力段■は差動対として
配置された２つのトランジスタＮ８及びＮ９を具え、そ
の相互結合エミッタを電流源Ｊ６を経て電源端子ｖｌＩ
ｓに結合すると共に完全に並列配置の２つのトランジス
タＮＩＯ及びＮｉｌを経て電源端子Ｖｄｄに結合する。
トランジスタＮＩＯ及びＮｉｌの第１主電極をトランジ
スタＮ８及びＮ９の対応する電極に接続し、基準電圧Ｖ
ｒｅｆ４をトランジスタＮＩＯ及びＮｉｌの制御電極に
供給する。トランジスタＮ８及びＮ９の制御電極を端子
ＩＥＦ及びＩＧＨにそれぞれ結合し、端子ＩＥＦは入力
信号ＶｉｎＥＦを、端子ＩＧＨは入力信号ＶｉｎＧＨを
受信するよう構成する。入力段ＩはトランジスタＮ８及
びＮ９の第２主電極を介して出力段ＥＦ及びＧＨを駆動
し、各出力段はそれぞれ増幅部ＥＥ及びＧＧと電流源部
ＦＦ及び曲とを具えている。増幅部ＥＥはトランジスタ
ＰＩＢを具え、このトランジスタの制御電極を基準電極
ＶｒｅｆＥ！を受信する端子１Ｂに結合し、その第１主
電極を電源端子Ｖｄｄに結合し、その第２主電極を増幅
器Ｅの反転入力端子と、トランジスタＰ２Ｂの第１主電
極と、トランジスタＮ８の第２主電極とに結合すみ。ト
ランジスタＰ２Ｅの第２主電極を出力信号ＶｏｕｔＥＦ
を出力する出力端子３ＥＦに結合し、その制御電極を増
幅器Ｅの出力端子に結合し、この増幅器の非反転入力端
子を基準電圧ＶｒｅｆｌＢを受信する端子２Ｅに結合す
る。電流源部ＦＦはトランジスタＮＩＦを具え、このト
ランジスタの制御電極を基準電圧ＶｒｅｆＦを受信する
端子ＩＰに結合し、その第１主電極を電源端子Ｖｓｓに
結合し、その第２主電極を増幅器Ｆの反転入力端子とト
ランジスタＮ２Ｆの第１主電極とに結合する。トランジ
スタＮ２Ｆの第２主電極を出力端子３ＥＦに結合し、そ
の制御電極を増幅器Ｆの出力端子に結合し、この増幅器
の非反転入力端子を基準電圧ＶｒｅｆｌＦを受信する端
子２Ｆに結合する。
スタＮ８及びＮ９の対応する電極に接続し、基準電圧Ｖ
ｒｅｆ４をトランジスタＮＩＯ及びＮｉｌの制御電極に
供給する。トランジスタＮ８及びＮ９の制御電極を端子
ＩＥＦ及びＩＧＨにそれぞれ結合し、端子ＩＥＦは入力
信号ＶｉｎＥＦを、端子ＩＧＨは入力信号ＶｉｎＧＨを
受信するよう構成する。入力段ＩはトランジスタＮ８及
びＮ９の第２主電極を介して出力段ＥＦ及びＧＨを駆動
し、各出力段はそれぞれ増幅部ＥＥ及びＧＧと電流源部
ＦＦ及び曲とを具えている。増幅部ＥＥはトランジスタ
ＰＩＢを具え、このトランジスタの制御電極を基準電極
ＶｒｅｆＥ！を受信する端子１Ｂに結合し、その第１主
電極を電源端子Ｖｄｄに結合し、その第２主電極を増幅
器Ｅの反転入力端子と、トランジスタＰ２Ｂの第１主電
極と、トランジスタＮ８の第２主電極とに結合すみ。ト
ランジスタＰ２Ｅの第２主電極を出力信号ＶｏｕｔＥＦ
を出力する出力端子３ＥＦに結合し、その制御電極を増
幅器Ｅの出力端子に結合し、この増幅器の非反転入力端
子を基準電圧ＶｒｅｆｌＢを受信する端子２Ｅに結合す
る。電流源部ＦＦはトランジスタＮＩＦを具え、このト
ランジスタの制御電極を基準電圧ＶｒｅｆＦを受信する
端子ＩＰに結合し、その第１主電極を電源端子Ｖｓｓに
結合し、その第２主電極を増幅器Ｆの反転入力端子とト
ランジスタＮ２Ｆの第１主電極とに結合する。トランジ
スタＮ２Ｆの第２主電極を出力端子３ＥＦに結合し、そ
の制御電極を増幅器Ｆの出力端子に結合し、この増幅器
の非反転入力端子を基準電圧ＶｒｅｆｌＦを受信する端
子２Ｆに結合する。
増幅部ＧＧは、制御電極が基準電圧ＶｒｅｆＧを受信す
る端子ＩＧに結合され、第１主電極が電源端子Ｖｄｄに
結合され、第２主電極が増幅器Ｇの反転入力端子とトラ
ンジスタＰ２Ｇの第１主電極とトランジスタＮ９の第２
主電極とに結合されたトランジスタＰＩＧを具える。ト
ランジスタＰ２Ｇの第２主電極を出力信号ＶｏｕｔＧＨ
を出力する出力端子３ＧＨに結合し、その制御電極を増
幅器Ｇの出力端子に結合し、この増幅器の非反転入力端
子を基準電圧Ｖｒｅｆ ＩＧを受信する端子２Ｇに結合
する。電流源部間は、制御電極が基準電圧ＶｒｅｆＨを
受信する端子ＩＨに結合され、第１主電極が電源端子Ｖ
ｓｓに結合され、第２主電極が増幅器Ｈの反転入力端子
とトランジスタＮ２Ｈの第１主電極とに結合されたトラ
ンジスタＮＩＨを具える。トランジスタＮ２Ｈの第２主
電極を出力端子３ＧＨに結合し、その制御電極を増幅器
Ｈの出力端子に結合し、この増幅器の非反転入力端子を
基準電圧ＶｒｅｆｌＨを受信する端子２Ｈに結合する。
る端子ＩＧに結合され、第１主電極が電源端子Ｖｄｄに
結合され、第２主電極が増幅器Ｇの反転入力端子とトラ
ンジスタＰ２Ｇの第１主電極とトランジスタＮ９の第２
主電極とに結合されたトランジスタＰＩＧを具える。ト
ランジスタＰ２Ｇの第２主電極を出力信号ＶｏｕｔＧＨ
を出力する出力端子３ＧＨに結合し、その制御電極を増
幅器Ｇの出力端子に結合し、この増幅器の非反転入力端
子を基準電圧Ｖｒｅｆ ＩＧを受信する端子２Ｇに結合
する。電流源部間は、制御電極が基準電圧ＶｒｅｆＨを
受信する端子ＩＨに結合され、第１主電極が電源端子Ｖ
ｓｓに結合され、第２主電極が増幅器Ｈの反転入力端子
とトランジスタＮ２Ｈの第１主電極とに結合されたトラ
ンジスタＮＩＨを具える。トランジスタＮ２Ｈの第２主
電極を出力端子３ＧＨに結合し、その制御電極を増幅器
Ｈの出力端子に結合し、この増幅器の非反転入力端子を
基準電圧ＶｒｅｆｌＨを受信する端子２Ｈに結合する。
この構成の演算増幅器では２つのトランジスタＮ８及び
Ｐ２Ｂと２つのトランジスタＮ９及びＰ２Ｏの各々が折
返しカスコード対を構成し、トランジスタＮＩＯ及びＮ
ｉｌが入力端子ＩＢＦ及びＩ Ｇ−Ｈの電圧を基準電圧
Ｖｒｅｆ４及び電流源Ｊ６の電流に応じて決定する。折
返しカスコード対の使用の結果として関連する電圧が制
御されて入力信号ＶｉｎＥＦ及びＶｉｎＧＨの各々が電
源電圧により決まる最大振幅を呈し得るようになる。２
つの出力段ＥＦ及びＧＨを駆動する図示の方法の代りに
、入力段Ｉを省略してそれぞれの入力信号ＶｉｎＥＦ及
びＶｉｎＧＨを端子ＩＦ及びＩＨに供給することもでき
る。しかし、この駆動方法は出力段部分ＥＥ及びＥＦの
機能と出力段部分ＧＧ及びＨＨの機能を交換することを
意味する。
Ｐ２Ｂと２つのトランジスタＮ９及びＰ２Ｏの各々が折
返しカスコード対を構成し、トランジスタＮＩＯ及びＮ
ｉｌが入力端子ＩＢＦ及びＩ Ｇ−Ｈの電圧を基準電圧
Ｖｒｅｆ４及び電流源Ｊ６の電流に応じて決定する。折
返しカスコード対の使用の結果として関連する電圧が制
御されて入力信号ＶｉｎＥＦ及びＶｉｎＧＨの各々が電
源電圧により決まる最大振幅を呈し得るようになる。２
つの出力段ＥＦ及びＧＨを駆動する図示の方法の代りに
、入力段Ｉを省略してそれぞれの入力信号ＶｉｎＥＦ及
びＶｉｎＧＨを端子ＩＦ及びＩＨに供給することもでき
る。しかし、この駆動方法は出力段部分ＥＥ及びＥＦの
機能と出力段部分ＧＧ及びＨＨの機能を交換することを
意味する。
上述の演算増幅器は第２図に示す増幅回路と同様に動作
する２つの出力段を具えるが、入力信号ＶｉｎＥＦ及び
ＶｉｎＧＨの各々を折返しカスコード対を介して供給し
、トランジスタＰＩＥ及びＰＩＧは増幅器のバイアス電
流を決定するだけである。増幅器Ｅ、 Ｆ、 Ｇ及びＨ
は種々に実現することができ、例えば第１１図より前の
図に示されている増幅回路内のものにならって実現する
ことができる。全ての図に示す増幅回路の最適動作に対
しては、関連する出力端子に結合された電流源を高イン
ピーダンスにして高い出力インピーダンス及び高い利得
が得られるようにする。第１１図に示す電流源ＦＦ及び
聞はこのような電流源の一例である。
する２つの出力段を具えるが、入力信号ＶｉｎＥＦ及び
ＶｉｎＧＨの各々を折返しカスコード対を介して供給し
、トランジスタＰＩＥ及びＰＩＧは増幅器のバイアス電
流を決定するだけである。増幅器Ｅ、 Ｆ、 Ｇ及びＨ
は種々に実現することができ、例えば第１１図より前の
図に示されている増幅回路内のものにならって実現する
ことができる。全ての図に示す増幅回路の最適動作に対
しては、関連する出力端子に結合された電流源を高イン
ピーダンスにして高い出力インピーダンス及び高い利得
が得られるようにする。第１１図に示す電流源ＦＦ及び
聞はこのような電流源の一例である。
本発明は上述した実施例に限定されるものではなく、多
（の変形や変更が可能である。例えばカスコード接続と
カスケード接続の組合せが可能であると共に種々のタイ
プの増幅器を用いることができる。
（の変形や変更が可能である。例えばカスコード接続と
カスケード接続の組合せが可能であると共に種々のタイ
プの増幅器を用いることができる。
第１図は従来の増幅回路の回路図、
第２図は本発明増幅回路の回路図、
第３図は第１図及び第２図に示す増幅回路のボード線図
、 第４図は本発明増幅回路の第１の実施例の回路図、 第５図は本発明増幅回路の第２の実施例の回路図、 第６図は本発明増幅回路の第３の実施例の回路図、 第７図は本発明増幅回路の第４の実施例の回路図、 第８図は本発明増幅回路の第５の実施例の回路図、 第９図は本発明増幅回路の第６．の実施例の回路図、 第１０図は本発明増幅回路の第７の実施例の回路図、 第１１図は本発明増幅回路を具えた演算増幅器の回路図
である。 Ｎｌ・・・第１トランジスタ Ｎ２・・・第２トランジスタ Ｊｌ・・・第１電流源 ｌ・・・入力端子 ２・・・第１基準電圧端子 ３・・・出力端子 Ｖｓｓ・・・第１電源端子 Ｖｄｄ・・・第２電源端子 Ａ・・・増幅器 Ｖ２． Ｖｌ、 ＶＯ・・・増幅器への反転入力端子、
刃端子及び出力端子 Ｎ３・・・第３トランジスタ Ｊ２・・・第２電流源 ＰＩ・・・第４トランジスタ（レベルシフト）Ｊ３・・
・第３電流源 ５ｌ−Ｓ口・・・ラダー回路網 Ｓｉ・・・ラダー素子 Ｐｏ、〜Ｐ１・・・ラダー回路網 Ｐｊ・・・ラダー素子 非反転入 Ｐ２． Ｐ３（ＮＯ）、 Ｎ４． Ｎ５・・・第３〜第
６トランジスタＰ１． Ｎ３． Ｐ４． Ｎ７・・・折
返しカスコード接続トランジスタ ■・・・入力段 ＢＰ、 ＧＨ・・・出力段 ＥＥ、 ＧＧ・・・増幅部 ＦＦ、聞・・・電流源部
、 第４図は本発明増幅回路の第１の実施例の回路図、 第５図は本発明増幅回路の第２の実施例の回路図、 第６図は本発明増幅回路の第３の実施例の回路図、 第７図は本発明増幅回路の第４の実施例の回路図、 第８図は本発明増幅回路の第５の実施例の回路図、 第９図は本発明増幅回路の第６．の実施例の回路図、 第１０図は本発明増幅回路の第７の実施例の回路図、 第１１図は本発明増幅回路を具えた演算増幅器の回路図
である。 Ｎｌ・・・第１トランジスタ Ｎ２・・・第２トランジスタ Ｊｌ・・・第１電流源 ｌ・・・入力端子 ２・・・第１基準電圧端子 ３・・・出力端子 Ｖｓｓ・・・第１電源端子 Ｖｄｄ・・・第２電源端子 Ａ・・・増幅器 Ｖ２． Ｖｌ、 ＶＯ・・・増幅器への反転入力端子、
刃端子及び出力端子 Ｎ３・・・第３トランジスタ Ｊ２・・・第２電流源 ＰＩ・・・第４トランジスタ（レベルシフト）Ｊ３・・
・第３電流源 ５ｌ−Ｓ口・・・ラダー回路網 Ｓｉ・・・ラダー素子 Ｐｏ、〜Ｐ１・・・ラダー回路網 Ｐｊ・・・ラダー素子 非反転入 Ｐ２． Ｐ３（ＮＯ）、 Ｎ４． Ｎ５・・・第３〜第
６トランジスタＰ１． Ｎ３． Ｐ４． Ｎ７・・・折
返しカスコード接続トランジスタ ■・・・入力段 ＢＰ、 ＧＨ・・・出力段 ＥＥ、 ＧＧ・・・増幅部 ＦＦ、聞・・・電流源部
Claims (1)
- 【特許請求の範囲】 １、入力信号を受信する入力端子に結合された制御電極
と第１電源端子に結合された第１主電極と第２主電極と
を有する第１トランジスタと、制御電極と第１トランジ
スタの第２主電極に結合された第１主電極と第１電流源
を経て第２電源端子に結合されると共に出力信号を出力
する出力端子に結合された第２主電極とを有する第２ト
ランジスタとを具えた入力信号増幅用増幅回路において
、第２トランジスタの制御電極を増幅器の出力端子に結
合し、第１トランジスタの第２主電極を前記増幅器の反
転入力端子に結合し、第１基準電圧用の第１基準電圧端
子を前記増幅器の非反転入力端子に結合したことを特徴
とする増幅回路。 ２、前記第１トランジスタと第２トランジスタとが相ま
って第１の周波数に位置する第１の極と第１の周波数よ
り高い第２の周波数に位置する第２の極とを有する周波
数応答を持つ利得を実現し得るようにした請求項１記載
の増幅回路において、前記増幅器を第２の周波数より低
い周波数の単位利得帯域幅を有する周波数応答を持つ追
加の利得を与えるものとしたことを特徴とする増幅回路
。 ３、前記増幅器を、当該増幅器の反転入力端子に結合さ
れた制御電極と、当該増幅器の非反転入力端子に結合さ
れた第１主電極と、当該増幅器の出力端子に結合され且
つ第２電流源を経て第２電源端子に結合された第２主電
極とを有する第３トランジスタで構成したことを特徴と
する請求項１又は２記載の増幅回路。 ４、前記第１基準電圧端子は第１電源端子に結合したこ
とを特徴とする請求項３記載の増幅回路。 ５、前記第３トランジスタの制御電極をレベルシフト回
路を介して前記増幅器の反転入力端子に結合したことを
特徴とする請求項３又は４記載の増幅回路。 ６、前記レベルシフト回路は、前記増幅器の反転入力端
子に結合された制御電極と、第３電流源を経て第２電源
端子に結合され且つ前記第３トランジスタの制御電極に
結合された第１主電極と、第１電源端子に結合された第
２主電極とを有する第４トランジスタで構成したことを
特徴とする請求項５記載の増幅回路。 ７、利得係数を増大させるために、前記増幅器は第１、
第２、第３および第４端子を有する回路網であってその
第１および第２端子をそれぞれ前記増幅器の反転入力端
子および前記第２トランジスタの第１主電極に結合する
と共にその第３および第４端子をそれぞれ前記第３トラ
ンジスタの第２電極及び前記増幅器の出力端子に結合し
て成るラダー回路網を具えていることを特徴とする請求
項３記載の増幅回路。 ８、前記ラダー回路網は複数のカスコード接続ラダー素
子を具え、各素子は第１、第２、第３及び第４端子を有
し、各ラダー素子の第１及び第２端子をそれぞれ当該ラ
ダー回路網の前段のラダー素子の第３及び第４端子に結
合し、第１ラダー素子の第１及び第２端子をそれぞれ当
該ラダー回路網の第１及び第３端子に結合すると共に最
終ラダー素子の第３及び第４端子をそれぞれ当該ラダー
回路網の第２及び第４端子に結合したことを特徴とする
請求項７記載の増幅回路。 ９、各ラダー素子は第４及び第５トランジスタを具え、
第４トランジスタの制御電極を当該ラダー素子の第２端
子に、その第１主電極を当該ラダー素子の第１端子に、
及びその第２主電極を当該ラダー素子の第３端子にそれ
ぞれ結合すると共に、第５トランジスタの制御電極を当
該ラダー素子の第３端子に、その第１主電極を当該ラダ
ー素子の第２端子に、及びその第２主電極を当該ラダー
素子の第４端子にそれぞれ結合したことを特徴とする請
求項８記載の増幅回路。 １０、利得係数を増大するために、前記増幅器は第１、
第２、第３及び第４端子を有する回路網であってその第
１及び第２端子をそれぞれ前記第３トランジスタの第２
主電極及び前記増幅器の出力端子に結合すると共にその
第３及び第４端子をそれぞれ第１及び第２電源端子に結
合して成るラダー回路網を具えていることを特徴とする
請求項３記載の増幅回路。 １１、前記ラダー回路網は複数のカスケード接続ラダー
素子を具え、各ラダー素子は第１、第２、第３、第４、
第５及び第６端子を有し、各ラダー素子の第１及び第２
端子をそれぞれ前段のラダー素子の第５及び第６端子に
結合し、各ラダー素子の第３及び第４端子をそれぞれ当
該ラダー回路網の第３及び第４端子に結合し、第１ラダ
ー素子の第１及び第２端子をそれぞれ当該ラダー回路網
の第１及び第２端子に結合すると共に最終ラダー素子の
第５及び第６端子を互いに結合したことを特徴とする請
求項１０記載の増幅回路。 １２、各ラダー素子は第４及び第５トランジスタと第３
電流源とを具え、第４トランジスタの制御電極を当該ラ
ダー素子の第６端子に結合するとともに該第６端子を第
３電流源を経て当該ラダー素子の第４端子に結合し、第
４トランジスタの第１主電極を当該ラダー素子の第１端
子に及びその第２主電極を当該ラダー素子の第２端子に
それぞれ結合すると共に、第５トランジスタの制御電極
を当該ラダー素子の第１端子に、その第１主電極を当該
ラダー素子の第３端子に、及びその第２主電極を当該ラ
ダー素子の第４端子にそれぞれ結合したことを特徴とす
る請求項１１記載の増幅回路。 １３、前記ラダー回路網は少なくとも１個のラダー素子
を具えていることを特徴とする請求項７〜１２の何れか
に記載の増幅回路。 １４、前記カスケード接続ラダー素子はレベルシフト回
路を介して結合したことを特徴とする請求項１１記載の
増幅回路。 １５、前記増幅器は、当該増幅器の反転入力端子に結合
された制御電極と第１及び第２主電極とを有する第３ト
ランジスタと、当該増幅器の非反転入力端子に結合され
た制御電極と前記第３トランジスタの第１主電極に結合
された第１主電極と第２主電極とを有する第４トランジ
スタと、第２基準電圧用の第２基準電圧端子に結合され
た制御電極と第１電源端子に結合された第１主電極と第
２主電極とを有する第５トランジスタと、第３基準電圧
用の第３基準電圧端子に結合された制御電極と前記第３
及び第５トランジスタの第２主電極に結合された第１主
電極と第２電流源を経て第２電源端子に結合されると共
に当該増幅器の出力端子に結合された第２主電極とを有
す第６トランジスタとを具えていることを特徴とする請
求項１又は２記載の増幅回路。 １６、前記第４トランジスタの第１主電極を第３電流源
を経て第２電源端子に結合すると共にその第２主電極を
第１電源端子に結合したことを特徴とする請求項１５記
載の増幅回路。 １７、前記第４トランジスタの第２主電極を第２電源端
子に結合したことを特徴とする請求項１５記載の増幅回
路。 １８、前記第１及び第２トランジスタを折返しカスコー
ド対に従って結合し、第１トランジスタの第１主電極を
電圧基準回路を介して第１電源端子に結合すると共に第
１トランジスタの第２主電極を別のトランジスタを介し
て第１電源端子に結合したことを特徴とする請求項１又
は２記載の増幅回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901146 | 1989-05-08 | ||
| NL8901146 | 1989-05-08 | ||
| NL9000326A NL9000326A (nl) | 1989-05-08 | 1990-02-12 | Versterkerschakeling. |
| NL9000326 | 1990-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033406A true JPH033406A (ja) | 1991-01-09 |
| JP2858584B2 JP2858584B2 (ja) | 1999-02-17 |
Family
ID=26646521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116992A Expired - Lifetime JP2858584B2 (ja) | 1989-05-08 | 1990-05-08 | 増幅回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5039954A (ja) |
| EP (1) | EP0397240B1 (ja) |
| JP (1) | JP2858584B2 (ja) |
| KR (1) | KR900019345A (ja) |
| CN (1) | CN1021611C (ja) |
| CS (1) | CS222290A2 (ja) |
| DE (1) | DE69022108T2 (ja) |
| HK (1) | HK109996A (ja) |
| NL (1) | NL9000326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08242130A (ja) * | 1994-12-29 | 1996-09-17 | Korea Telecommun Authority | オペレーショナル・トランスコンダクタンス増幅器 |
| JP2005159860A (ja) * | 2003-11-27 | 2005-06-16 | Mitsubishi Electric Corp | 広帯域増幅器 |
| WO2019167353A1 (ja) * | 2018-03-01 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 電圧電流変換回路および電圧制御発振器 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69215995T2 (de) * | 1991-07-30 | 1997-05-28 | Philips Electronics Nv | Verstärkerschaltung |
| EP0525873B1 (en) * | 1991-07-30 | 1996-12-18 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
| US5451909A (en) * | 1993-02-22 | 1995-09-19 | Texas Instruments Incorporated | Feedback amplifier for regulated cascode gain enhancement |
| JP2560542B2 (ja) * | 1993-03-30 | 1996-12-04 | 日本電気株式会社 | 電圧電流変換回路 |
| US5789981A (en) * | 1996-04-26 | 1998-08-04 | Analog Devices, Inc. | High-gain operational transconductance amplifier offering improved bandwidth |
| GB2333197B (en) * | 1998-01-07 | 2002-09-25 | Motorola Inc | Operational transconductance amplifier |
| US5892356A (en) * | 1998-05-01 | 1999-04-06 | Burr-Brown Corporation | High impedance large output voltage regulated cascode current mirror structure and method |
| US6064267A (en) * | 1998-10-05 | 2000-05-16 | Globespan, Inc. | Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices |
| US6177838B1 (en) * | 1998-11-25 | 2001-01-23 | Pixart Technology, Inc. | CMOS gain boosting scheme using pole isolation technique |
| US6300831B1 (en) * | 1999-12-21 | 2001-10-09 | Texas Instruments Incorporated | Compensating a Gm-boosted folded-cascode amplifier |
| GB2358532A (en) * | 2000-01-22 | 2001-07-25 | Mitel Semiconductor Ltd | AC voltage amplifier using current mode stages |
| US6342816B1 (en) * | 2000-04-06 | 2002-01-29 | Cadence Design Systems, Inc. | Voltage limiting bias circuit for reduction of hot electron degradation effects in MOS cascode circuits |
| US20040183769A1 (en) * | 2000-09-08 | 2004-09-23 | Earl Schreyer | Graphics digitizer |
| US6407640B1 (en) * | 2000-09-22 | 2002-06-18 | Qualcomm, Incorporated | Two-stage LNA with good linearity |
| US6590456B2 (en) | 2001-07-17 | 2003-07-08 | Analog Devices, Inc. | Active cascode amplifier with an amplitude limiter |
| US6977553B1 (en) * | 2002-09-11 | 2005-12-20 | Marvell International Ltd. | Method and apparatus for an LNA with high linearity and improved gain control |
| DE60312641T2 (de) | 2003-03-31 | 2007-11-29 | Ami Semiconductor Belgium Bvba | Ein stromgesteuerter Digital Analog Wandler mit gleichbleibender Genauigkeit |
| KR100648011B1 (ko) * | 2004-12-16 | 2006-11-23 | 삼성전자주식회사 | 의사 차동 전류 모드 수신방법 및 이를 위한 전류 모드수신기 |
| US7312662B1 (en) * | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| US7671676B2 (en) * | 2006-09-12 | 2010-03-02 | Stmicroelectronics Pvt. Ltd. | Continuous time common-mode feedback module and method with wide swing and good linearity |
| US7652535B2 (en) * | 2006-09-12 | 2010-01-26 | Stmicroelectronics Pvt. Ltd. | Continuous time common mode feedback circuit, system, and method |
| US7737780B2 (en) * | 2006-09-12 | 2010-06-15 | Stmicroelectronics Pvt. Ltd. | Scheme for improving settling behavior of gain boosted fully differential operational amplifier |
| US9939315B2 (en) | 2015-08-08 | 2018-04-10 | Vibration Measurement Solutions, Inc. | Two-wire electronics interface sensor with integrated mechanical transducing and temperature monitoring capability |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986132A (en) * | 1975-10-22 | 1976-10-12 | Rca Corporation | Series energized transistor amplifier |
| JPS54152845A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | High dielectric strength mosfet circuit |
| JPS5912603A (ja) * | 1982-07-13 | 1984-01-23 | Toshiba Corp | カスコ−ド回路 |
| US4739282A (en) * | 1986-07-21 | 1988-04-19 | Anadigics, Inc. | Current bleeder amplifier with positive feedback |
| US4697153A (en) * | 1986-09-18 | 1987-09-29 | Standard Microsystems Corp. | Cascode auto bias circuit |
| IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
-
1990
- 1990-02-12 NL NL9000326A patent/NL9000326A/nl not_active Application Discontinuation
- 1990-05-02 EP EP90201096A patent/EP0397240B1/en not_active Expired - Lifetime
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- 1990-05-04 US US07/519,521 patent/US5039954A/en not_active Expired - Fee Related
- 1990-05-04 CS CS902222A patent/CS222290A2/cs unknown
- 1990-05-05 CN CN90104268A patent/CN1021611C/zh not_active Expired - Fee Related
- 1990-05-08 JP JP2116992A patent/JP2858584B2/ja not_active Expired - Lifetime
- 1990-05-08 KR KR1019900006439A patent/KR900019345A/ko not_active Application Discontinuation
-
1996
- 1996-06-27 HK HK109996A patent/HK109996A/xx not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08242130A (ja) * | 1994-12-29 | 1996-09-17 | Korea Telecommun Authority | オペレーショナル・トランスコンダクタンス増幅器 |
| JP2005159860A (ja) * | 2003-11-27 | 2005-06-16 | Mitsubishi Electric Corp | 広帯域増幅器 |
| WO2019167353A1 (ja) * | 2018-03-01 | 2019-09-06 | ソニーセミコンダクタソリューションズ株式会社 | 電圧電流変換回路および電圧制御発振器 |
Also Published As
| Publication number | Publication date |
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| NL9000326A (nl) | 1990-12-03 |
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