JPS62179214A - 逓倍回路 - Google Patents
逓倍回路Info
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- JPS62179214A JPS62179214A JP2142786A JP2142786A JPS62179214A JP S62179214 A JPS62179214 A JP S62179214A JP 2142786 A JP2142786 A JP 2142786A JP 2142786 A JP2142786 A JP 2142786A JP S62179214 A JPS62179214 A JP S62179214A
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- output
- input
- circuit
- signal
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- Pending
Links
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理回路要素を用いて、単一クロック信号か
ら逓倍信号を発生させる逓倍回路に関するものである。
ら逓倍信号を発生させる逓倍回路に関するものである。
従来の技術
入力周波数の２倍、３倍・・・・・・の周波数を出力す
る逓倍回路は、分周回路に反し、回路規模も大きく、ま
た、適格な回路が存在しないものであるが、一般によく
用いられるのは、Ｐ Ｌ Ｌ （ＰｈａｓｅＬｏｃｋ
Ｌｏｏｐ ）を用いた回路である。
る逓倍回路は、分周回路に反し、回路規模も大きく、ま
た、適格な回路が存在しないものであるが、一般によく
用いられるのは、Ｐ Ｌ Ｌ （ＰｈａｓｅＬｏｃｋ
Ｌｏｏｐ ）を用いた回路である。
第３図は、ＰＩ、Ｌによる逓倍回路の例である。
３０１は電圧制御による発振器であり、３０２はたとえ
ば、２カウンターである。３０３は２つの入力信号の位
相を比較し、参照信号に対して入力信号が進み位相の場
合ロウレベル（Ｌ）、遅れ位相の場合ハイレベル（Ｈ）
、同位相の場合にはハイインピーダンスの各状態になる
位相比較器である。
ば、２カウンターである。３０３は２つの入力信号の位
相を比較し、参照信号に対して入力信号が進み位相の場
合ロウレベル（Ｌ）、遅れ位相の場合ハイレベル（Ｈ）
、同位相の場合にはハイインピーダンスの各状態になる
位相比較器である。
３０４はパルスを平滑化して、直流電圧変動に変換する
低域濾波器（ローパスフィルター）である。
低域濾波器（ローパスフィルター）である。
第４図は、第３図に示す従来例の逓倍回路の各部の信号
波形を示し、以下、従来例回路の動作の説明をする。な
お、各部の信号には、第３図に示す部分と同一の番号を
用いる。
波形を示し、以下、従来例回路の動作の説明をする。な
お、各部の信号には、第３図に示す部分と同一の番号を
用いる。
入力信号を位相比較器３０３の参照信号入力端子３０５
に加える。一方、電圧制御発信器３０１・Ｄ出力は、カ
ウンター３０２の入力端子３０６に加えられ、ここで３
イに分周された出力は、位相比：絞量３０３の信号入力
端子３０７に加えられる。この時、第４図に示すＴ、の
期間では、参照入力端子３０５の信号に対し、信号入力
端子３０７の信号は遅れ位相であるから、位相比較器３
０３の出力端子３０８に現われる信号は、バイパルスが
出力され、Ｔ２の期間では、ハイインピーダンス状態と
なり、はど３イの電位となる。位相比較器３０３の出力
端子３０８の信号がローパスフィルター３０４に加えら
れ、その平滑化されて出力端子３０９に現われる信号は
、位相比較器３０３の出力端子３０８のパルスの分だけ
、電圧レベルが上昇して、発振器３０１に加えられ、こ
の結果、発振器３０１の出力周波数が上昇する。発振器
３０１の出力はにカクンター３０２で、Ｋに分周され再
び位相比較器３０３の入力端子３０７へ加えられる。Ｔ
Ｓのタイミングでみると、こんどは、入力端子３０７の
信号は、入力端子３０６の参照信号に対し、進み位相で
あるから同位相比較器３０３の出カバ、ロウパルスとな
シ、ローパスフィルターで、Ｔ４のタイミングに示すよ
うτ５の期間に比べてローパスフィルターの出力端子３
０９の電位が低下し、それに応じて発振器３０１の出力
の周波数が下降する。このように、位相比較器３０３は
り熱入力に対し、入力信号が同位相になるように発掘器
３０１の出力周波数を調整するものである。
に加える。一方、電圧制御発信器３０１・Ｄ出力は、カ
ウンター３０２の入力端子３０６に加えられ、ここで３
イに分周された出力は、位相比：絞量３０３の信号入力
端子３０７に加えられる。この時、第４図に示すＴ、の
期間では、参照入力端子３０５の信号に対し、信号入力
端子３０７の信号は遅れ位相であるから、位相比較器３
０３の出力端子３０８に現われる信号は、バイパルスが
出力され、Ｔ２の期間では、ハイインピーダンス状態と
なり、はど３イの電位となる。位相比較器３０３の出力
端子３０８の信号がローパスフィルター３０４に加えら
れ、その平滑化されて出力端子３０９に現われる信号は
、位相比較器３０３の出力端子３０８のパルスの分だけ
、電圧レベルが上昇して、発振器３０１に加えられ、こ
の結果、発振器３０１の出力周波数が上昇する。発振器
３０１の出力はにカクンター３０２で、Ｋに分周され再
び位相比較器３０３の入力端子３０７へ加えられる。Ｔ
Ｓのタイミングでみると、こんどは、入力端子３０７の
信号は、入力端子３０６の参照信号に対し、進み位相で
あるから同位相比較器３０３の出カバ、ロウパルスとな
シ、ローパスフィルターで、Ｔ４のタイミングに示すよ
うτ５の期間に比べてローパスフィルターの出力端子３
０９の電位が低下し、それに応じて発振器３０１の出力
の周波数が下降する。このように、位相比較器３０３は
り熱入力に対し、入力信号が同位相になるように発掘器
３０１の出力周波数を調整するものである。
ここで、位相比較器３０３０入力信号は、発壺器３０１
の出力信号を〆に分周したものであるから次の関係が成
りたつ。
の出力信号を〆に分周したものであるから次の関係が成
りたつ。
（発振器の出力信号の周波ｉ）＝ ４ Ｘ（位相比較
器の参照入力周波数） 以上のように、この回路に加える入力信号を位相比較器
の参照入力とした時、発振器の出力信号は参照入力の４
倍の周波数をもち、４倍の逓倍回路となる。
器の参照入力周波数） 以上のように、この回路に加える入力信号を位相比較器
の参照入力とした時、発振器の出力信号は参照入力の４
倍の周波数をもち、４倍の逓倍回路となる。
発明が解決しようとする問題慨
上記に示すように、従来の回路では複雑な回路であり、
回路規模も大きく、かつ、ローパスフィルター、電圧制
御発振器のように半導体回路では実現しにりく、また、
作った場合にもその回路規模は大きくなシ、加えて、高
度の技術を必要とする問題慨がある。
回路規模も大きく、かつ、ローパスフィルター、電圧制
御発振器のように半導体回路では実現しにりく、また、
作った場合にもその回路規模は大きくなシ、加えて、高
度の技術を必要とする問題慨がある。
上述のような、問題点に鑑み本発明は簡単な手法で、同
様な逓倍回路を提供するものである。
様な逓倍回路を提供するものである。
問題点を解決するだめの手段
本発明は、入力信号をｎ段の遅延回路を通して順次遅延
させるとともに、そのうちの２ｎ段目と（２ｎ＋１）段
目との各入出力の排他的論理和をとって、それらの排他
的論理和の各出力を論理和ゲートを介して出力すること
によシ、逓倍出力を得ようとするものである。
させるとともに、そのうちの２ｎ段目と（２ｎ＋１）段
目との各入出力の排他的論理和をとって、それらの排他
的論理和の各出力を論理和ゲートを介して出力すること
によシ、逓倍出力を得ようとするものである。
作用
本発明では、従来例のような電圧制御発振器。
ローパスフィルター等を用いず、単一のクロック信号か
ら簡単な回路構成で逓倍率（２ｎ＋２）倍の逓倍回路を
実現するものである。
ら簡単な回路構成で逓倍率（２ｎ＋２）倍の逓倍回路を
実現するものである。
実施例
第１図は本発明の逓倍回路の実施例を示す。
１０１．１０２，１０３，１０４，１０５は遅延回路で
ある。１０６，１０７，１０８は排他的論理和ゲートで
ある。１０９，１１０はオアゲートである。
ある。１０６，１０７，１０８は排他的論理和ゲートで
ある。１０９，１１０はオアゲートである。
１１１．１１２はインバータであり、２段直列に接続し
て遅延回路１０１を構成しておシ、１０２〜１０５の遅
延回路も同様のインバータで構成している。
て遅延回路１０１を構成しておシ、１０２〜１０５の遅
延回路も同様のインバータで構成している。
排他的論理和（以下ＫＸ−ＯＲと記述する）１０６には
、入力信号１１３と１段目の遅延回路１０１の出力・信
号１１４が入力される。同様に、ＥＸ−ＯＲ１０７には
、２段目の遅延回路１０２の出力１１６および３段目の
遅延回路１０３の出力１１６がおのおの入力され、ＥＸ
−ＯＲ１０ｇには、４段目の遅延回路１０４の出力１１
７および５段目の遅延回路１０５の出力１１８がおのお
の入力される。
、入力信号１１３と１段目の遅延回路１０１の出力・信
号１１４が入力される。同様に、ＥＸ−ＯＲ１０７には
、２段目の遅延回路１０２の出力１１６および３段目の
遅延回路１０３の出力１１６がおのおの入力され、ＥＸ
−ＯＲ１０ｇには、４段目の遅延回路１０４の出力１１
７および５段目の遅延回路１０５の出力１１８がおのお
の入力される。
２人力ＯＲゲート１０９には、ＩＣＸ−０Ｒ１０６ノ出
力１１９およびＥＸ−ＯＲ１０７の出力１２０がおのお
の入力され、その出力が１２１となる。
力１１９およびＥＸ−ＯＲ１０７の出力１２０がおのお
の入力され、その出力が１２１となる。
また、３人力ＯＲゲー）１１０には、ＸＸ−０Ｒ１０６
，１０７の各出力、１１９ 、１２０およびＥＸ−ＯＲ
１０８の出力１２２がおのおの入力され、その出力が１
２３となる。
，１０７の各出力、１１９ 、１２０およびＥＸ−ＯＲ
１０８の出力１２２がおのおの入力され、その出力が１
２３となる。
第２図には第１図に示す実施例回路の各部の出力演形で
示し、つぎに、これら各図を５照しながら実施例の動作
を説明する。第４図の出力波形には、第１図の対応した
部分と同一の番号を用いる。
示し、つぎに、これら各図を５照しながら実施例の動作
を説明する。第４図の出力波形には、第１図の対応した
部分と同一の番号を用いる。
すなわち、第２図の各信号で、１１３は入力信号であり
、１１４，１１５，１１６，１１７，１１８は各々遅延
回路１０１．１０２，１０３，１０４，１０５の出力波
形であり、一定の遅延量△ｔだけ遅延している。
、１１４，１１５，１１６，１１７，１１８は各々遅延
回路１０１．１０２，１０３，１０４，１０５の出力波
形であり、一定の遅延量△ｔだけ遅延している。
１１９はＥＸ−ＯＲ１０６の出力テアリ、Ｅ Ｘ −Ｏ
Ｒ１０６の入力信号１１３と同１１４の排他的論理和か
とられたものである。入力１１３に対し１段目の遅延回
路１０１でΔｔだけ遅延された出力信号１１４がＥＸ−
ＯＲ１０６０出力信号１１９でこの部分に、幅Δｔのパ
ルスを生じ、入力信号１１３の１周期内に２個の幅△ｔ
のパルスを生ずる。同様に、Ｅｘ−ＯＲ１０７では３段
目の遅延回路１０３の入出力信号１１５，１１６の排他
的論理和がとられ、前段のＥＸ−ＯＲ１０６の出力信号
１１９よりもさらに２△を位相のずれた点に出力信号１
２０が生じ、さらに、ＩＣＸ−０Ｒ１０Ｂの出力１２２
は５段目の遅延回路１０５０入出力信号１１７，１１８
の排他的論理和であり、前段のＥ Ｘ −ＯＲ１０７の
出力信号１２０よりもさらに２△を位ＴＯのずれた点に
パルスを生ずるっそこでＥＸ−ＯＲ１０６の出力１１９
と、ＥＸ−ＯＲ１０７の出力１２０の論理和をＯＲゲー
ト１０９でとると、その出力１２１には、幅Δｔのパル
スが入力信号１１３の１周期内に４個生じたことになり
、４倍の周波数が実現されている。さらに、３人力ＯＲ
ゲート、１１０の入力には、ＥＸ−ＯＲ１０６，１０７
，１０８の各出力１１９，１２０．１２２が入力されて
、これらの論理和かとられ、その出力１２３には、幅Δ
ｔのパルスが上述の入力信号１１３の１周期内に６個の
パルスが生じ、６倍の周波数が得られる。
Ｒ１０６の入力信号１１３と同１１４の排他的論理和か
とられたものである。入力１１３に対し１段目の遅延回
路１０１でΔｔだけ遅延された出力信号１１４がＥＸ−
ＯＲ１０６０出力信号１１９でこの部分に、幅Δｔのパ
ルスを生じ、入力信号１１３の１周期内に２個の幅△ｔ
のパルスを生ずる。同様に、Ｅｘ−ＯＲ１０７では３段
目の遅延回路１０３の入出力信号１１５，１１６の排他
的論理和がとられ、前段のＥＸ−ＯＲ１０６の出力信号
１１９よりもさらに２△を位相のずれた点に出力信号１
２０が生じ、さらに、ＩＣＸ−０Ｒ１０Ｂの出力１２２
は５段目の遅延回路１０５０入出力信号１１７，１１８
の排他的論理和であり、前段のＥ Ｘ −ＯＲ１０７の
出力信号１２０よりもさらに２△を位ＴＯのずれた点に
パルスを生ずるっそこでＥＸ−ＯＲ１０６の出力１１９
と、ＥＸ−ＯＲ１０７の出力１２０の論理和をＯＲゲー
ト１０９でとると、その出力１２１には、幅Δｔのパル
スが入力信号１１３の１周期内に４個生じたことになり
、４倍の周波数が実現されている。さらに、３人力ＯＲ
ゲート、１１０の入力には、ＥＸ−ＯＲ１０６，１０７
，１０８の各出力１１９，１２０．１２２が入力されて
、これらの論理和かとられ、その出力１２３には、幅Δ
ｔのパルスが上述の入力信号１１３の１周期内に６個の
パルスが生じ、６倍の周波数が得られる。
以上のように、入力信号１１３に対し、ＥＸ−ＯＲ１０
６の出力１１９が２逓倍、ＯＲゲート１０９の出力１２
１が４逓倍、ＯＲゲート１１０の出力１２３が６逓倍と
なる出力を得ることができる。
６の出力１１９が２逓倍、ＯＲゲート１０９の出力１２
１が４逓倍、ＯＲゲート１１０の出力１２３が６逓倍と
なる出力を得ることができる。
本実施例では、５段の遅延回路を用いたが、この段数を
一般にｎ段とし、２ｎ段目と２ｎ＋１段目（ｎ＝０，１
，２．・・・・・・）の排他的論理和をとｎ＝０、１，
２．・・・・・・のようにまとめて、論理和をとれば、
２ｎ＋２＝（ｎ＝ｏ 、 １，２ 、・・・・・・）の
逓倍出力を得る事ができる。
一般にｎ段とし、２ｎ段目と２ｎ＋１段目（ｎ＝０，１
，２．・・・・・・）の排他的論理和をとｎ＝０、１，
２．・・・・・・のようにまとめて、論理和をとれば、
２ｎ＋２＝（ｎ＝ｏ 、 １，２ 、・・・・・・）の
逓倍出力を得る事ができる。
発明の効果
上述のように本発明の逓倍回路によれば、簡単な手段で
、逓倍回路を実現でき、かつ、遅延回路もインバータの
ように、半導体集積回路としても容易に実現できる回路
であるので、半導体集積回路としての実現も容易ならし
めるものである。
、逓倍回路を実現でき、かつ、遅延回路もインバータの
ように、半導体集積回路としても容易に実現できる回路
であるので、半導体集積回路としての実現も容易ならし
めるものである。
第１図は本発明の実施例逓倍回路の回路図、第２図は同
実施例回路の各部の波形図、第３図は従来例逓倍回路の
構成ブロック図、第４図はその動作波形図である。 １０１〜１０５・・・・・・遅延回路、１０６〜１０８
・・・・排他的論理和（ＥＸ−ＯＲ）ゲー ト、１０９
゜１１０・・・・・・ＯＲゲー ト。 １ｏ６． ｔ０７．１０δ−−一考トイｅ、ｔｆ：Ｊ渣
５Ｌｉａケート／ａｔ、／１１１＋２．ｔｏａ、ｔｏ４
．１Ｄｌ−４延回路第２図 ｚｌ ／ＺＪ 第３図 第４図
実施例回路の各部の波形図、第３図は従来例逓倍回路の
構成ブロック図、第４図はその動作波形図である。 １０１〜１０５・・・・・・遅延回路、１０６〜１０８
・・・・排他的論理和（ＥＸ−ＯＲ）ゲー ト、１０９
゜１１０・・・・・・ＯＲゲー ト。 １ｏ６． ｔ０７．１０δ−−一考トイｅ、ｔｆ：Ｊ渣
５Ｌｉａケート／ａｔ、／１１１＋２．ｔｏａ、ｔｏ４
．１Ｄｌ−４延回路第２図 ｚｌ ／ＺＪ 第３図 第４図
Claims (1)
- 複数個の遅延回路と複数個の排他的論理和ゲートと、複
数のオアゲート回路を有し、上記複数個の遅延回路を直
列に接続し２ｎ段目と、（２ｎ＋１）段目（ｎ＝０、１
、２、……）との各入出力を前記排他的論理和ゲートに
おのおの接続し、前記排他的論理和ゲートの出力を前記
複数のオアゲートを介して出力する構成をそなえた逓倍
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142786A JPS62179214A (ja) | 1986-02-03 | 1986-02-03 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142786A JPS62179214A (ja) | 1986-02-03 | 1986-02-03 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62179214A true JPS62179214A (ja) | 1987-08-06 |
Family
ID=12054693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142786A Pending JPS62179214A (ja) | 1986-02-03 | 1986-02-03 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62179214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329022A (ja) * | 1991-04-30 | 1992-11-17 | Fujitsu Ltd | 発振回路 |
-
1986
- 1986-02-03 JP JP2142786A patent/JPS62179214A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04329022A (ja) * | 1991-04-30 | 1992-11-17 | Fujitsu Ltd | 発振回路 |
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