FR2758223A1 - Boucle de verrouillage de phase a oscillateur commande en tension, a sorties de frequences multiples - Google Patents

Boucle de verrouillage de phase a oscillateur commande en tension, a sorties de frequences multiples Download PDF

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Abstract

Une boucle de verrouillage de phase (46) comprend un comparateur (50) sensible à un signal d'horloge d'entrée et un signal d'horloge de VCO (54), comparant des signaux dérivés de leurs fréquences et développant un signal de sortie attaquant un dispositif de commande de VCO qui produit un signal de commande de VCO; et un VCO avec un oscillateur à "n" étages oscillant à une première fréquence en état stable et engendrant en réponse audit signal de commande des signaux de phase à ladite première fréquence; et une logique de décodage couplée audit oscillateur répondant à au moins deux des signaux et configurée pour engendrer un signal d'horloge à une deuxième séquence, multiple "y" de la première, avec n/y entier positif. L'invention concerne aussi un tel VCO et un procédé correspondant.par.

Description

1 s La présente invention concerne de façon générale des boucles à
verrouillage de phase, souvent désignées par PLL selon les initiales du terme anglo-saxon "phase locked loop", et, plus particulièrement, des oscillateurs commandés en tension, souvent désignés par VCO selon les initiales du terme anglo-saxon "voltage controlled oscillator", pour boucles
à verrouillage de phase.
Les boucles à verrouillage de phase sont utilisées dans des circuits électriques à diverses fins. Par exemple, des boucles à verrouillage de phase sont utilisées pour une multiplication de fréquence, une suppression de décalage ou en d'autres termes de retard, un alignement de phase, et de nombreuses autres applications bien connues de l'homme de l'art. Un boucle de verrouillage de phase 10 de l'art antérieur est illustrée à
la Fig. 1. Une description plus détaillée de boucles à verrouillage de phase
peut être trouvée dans l'article "Phase-Locked Loops: Applications,
Performances, Measures, And Summaries Of Analytical Results", c'est-à-
dire Boucles à verrouillage de phase; applications, performances, mesures, et résumés de résultats analytiques, de Chak M. Chie et William C. Lindsey, dans Phase-Locked Loops, IEEE Press 1985. La boucle de verrouillage de phase particulière illustrée à la Fig. 1 est utilisée pour une
multiplication de fréquence.
A la Fig. 1, la boucle de verrouillage de phase 10 inclut un signal d'entrée 12 à une fréquence f0 qui est divisée par un facteur "M" dans un diviseur 14 pour créer un signal d'horloge d'entrée 16 d'une fréquence fo / M. Le signal d'horloge d'entrée 16 est l'une des entrées d'un comparateur 18. Une sortie 20 du comparateur 18 commande un filtre 22 de boucle qui produit un signal de commande 24. Un oscillateur commandé en tension, ou "VCO", 26 est commandé par le signal de commande 24 et produit un signal d'horloge de sortie fi d'une fréquence fi = N fo/ M. Cette fréquence fi de signal d'horloge de sortie est donc un multiple de la fréquence du signal d'horloge d'entrée de fo / M, qui est égal à N fois cette fréquence. Le signal d'horloge de sortie est divisé par le facteur N dans un diviseur 28 pour produire un signal d'horloge de comparaison 30 d'une fréquence fo/ M. Le signal d'horloge de comparaison 30 est comparé au signal d'horloge
d'entrée 16 pour développer la sortie 20 de comparateur.
Il ressort clairement du schéma de la Fig. 1 que le diviseur 28 détermine la fréquence de fonctionnement du VCO par la valeur du diviseur N, ce terme désignant ici exceptionnellement l'opérateur mathématique. Par conséquent, si une fréquence de signal d'horloge d'entrée de 10 MHz par exemple est fournie, et si N = 4, la fréquence fi du signal d'horloge de sortie, et la fréquence de fonctionnement du VCO 26 seront de 4 fois la fréquence du signal d'horloge d'entrée, ou 40 MHz. A la Fig. 2, un VCO 26 de l'art antérieur inclut 4 sas, ou verrous, 32,
34, 36, et 38 qui sont aussi appelés les étages 1, 2, 3, et 4 respectivement.
Les sas 32 à 38 sont chaînés entre eux d'une manière telle que les entrées de chaque étage, à l'exception de l'étage 1, sont couplées aux sorties de l'étage précédent. La sortie du dernier étage 4 est couplée en retour aux entrées de l'étage 1. En d'autres termes, afin de réaliser la rétroaction nécessaire pour l'oscillation, la "chaîne" d'étages est formée en une boucle qui est donc appelée la boucle de rétroaction. Puisqu'il faut une inversion pour créer l'oscillation, les sorties de l'étage 4 sont croisées avant d'être couplées aux entrées de l'étage 1. Il existe pour chacun des sas, ou étages, un retard inhérent dont la longueur est commandée par un signal
VCO_CTL de commande de VCO sur la ligne 24.
Un problème posé par les PLL 10 de l'art antérieur est que le VCO oscille à la fréquence fl, de niveau élevé, qui est égale à N fois la fréquence du signal d'horloge d'entrée. Dans l'exemple actuel, si la fréquence du signal d'horloge d'entrée est de 10 MHz, la fréquence f. du signal d'horloge de sortie est de 40 MHz. Puisque la consommation d'énergie d'un circuit électronique est directement reliée à sa fréquence de fonctionnement, ce fonctionnement à haute fréquence peut constituer un grave inconvénient en ce qu'il amène le circuit à consommer une grande quantité d'énergie. Ce problème est d'une importance particulière pour des circuits alimentés par
batteries, par exemple des ordinateurs portables.
En outre, au fur et à mesure que les fréquences de fonctionnement continuent à augmenter, par exemple dans les plages de 100 MHz, 200 MHz, et même davantage, la fréquence de fonctionnement des PLL posera un problème de plus en plus universel. La raison en est que le fonctionnement d'une PLL à haute fréquence, non seulement augmente la consommation d'énergie par suite des fréquences élevées, mais souffre de plus d'autres problèmes, y compris une génération de chaleur, une génération d'interférences électromagnétiques, ou EMI, et la difficulté de concevoir et de fabriquer le circuit électronique de la PLL pour qu'il
fonctionne à des fréquences aussi élevées.
Les problèmes mentionnés ci-dessus posés par les structures de boucle de verrouillage de phase de l'art antérieur deviennent encore plus difficiles lorsqu'il faut de plus obtenir, de la PLL, des signaux d'horloge déphasés. Par exemple, pour fournir un premier signal d'horloge de sortie de 50 MHz et un deuxième signal d'horloge de 50 MHz qui est déphasé d'un quart de cycle, c'est-à-dire de 90 , par rapport au premier signal d'horloge de sortie, le VCO d'une PLL classique devrait fonctionner à 200 MHz. Le signal d'horloge de sortie pourrait alors être divisé pour obtenir les deux signaux d'horloge. Dès lors que le VCO fonctionne à 200 MHz, la PLL souffre d'un grand nombre des inconvénients mentionnés plus haut, y compris une consommation d'énergie élevée, une production de chaleur et une génération d'interférences électromagnétiques. De plus, la PLL tendrait à être onéreuse à fabriquer en raison des dispositifs et des techniques de fabrication très spéciaux qui seraient nécessaires pour que
la PLL fonctionne à des fréquences aussi élevées.
C'est le but de la présente invention que de remédier aux problème mentionnés précédemment en réalisant une PLL perfectionnée qui inclut un VCO qui peut fonctionner à la même fréquence que le signal d'horloge d'entrée, ou à un certain multiple relativement bas de la fréquence de ce signal d'horloge d'entrée, tout en produisant un signal d'horloge de sortie à une fréquence multipliée. La PLL et le VCO de la présente invention consomment donc moins d'énergie, engendrent moins de chaleur, engendrent moins d'interférences électromagnétiques et tendent à être plus faciles et moins onéreux à fabriquer que leurs contre-parties de l'art
antérieur.
Selon un premier aspect, ce but est atteint par une boucle de verrouillage de phase, ou PLL, caractérisée en ce qu'elle comprend: un comparateur qui répond à un signal d'horloge d'entrée et un signal d'horloge d'oscillateur commandé en tension, ou VCO, ledit signal d'horloge d'entrée étant d'une fréquence de signal d'horloge d'entrée et ledit signal d'horloge de VCO étant d'une fréquence de signal d'horloge de VCO, ledit comparateur intervenant pour comparer un signal dérivé de ladite fréquence de signal d'horloge d'entrée et un signal dérivé de ladite fréquence de signal d'horloge de VCO et pour développer en réponse à cette comparaison un signal de sortie de comparateur; un dispositif de commande de VCO qui répond audit signal de sortie de comparateur et intervient pour produire un signal de commande de VCO; et un oscillateur commandé en tension, ou VCO, qui inclut un oscillateur comprenant une série d'étages, o des étages, au nombre de "n", de ladite série sont configurés pour osciller à une première fréquence au cours d'une condition d'état stable, lesdits étages au nombre de "n" de ladite série engendrant en réponse audit signal de commande de VCO une série de signaux de phase à ladite première fréquence; et une logique de décodage couplée audit oscillateur et répondant à au moins deux des signaux de phase de ladite série, ladite logique de décodage étant configurée de façon à engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite
première fréquence, le quotient de "n" par "y" étant égal à un entier positif.
On peut prévoir que ledit signal de sortie du comparateur soit d'un premier type lorsque ladite fréquence de signal d'horloge d'entrée est supérieure à ladite fréquence de signal d'horloge de VCO, et soit d'un deuxième type lorsque ladite fréquence de signal d'horloge d'entrée est
inférieure à ladite fréquence de signal d'horloge de VCO.
Ledit dispositif de commande de VCO peut alors comprendre un filtre
de boucle commandé par ledit signal de sortie du comparateur.
Ladite série d'étages peut consister en une série de sas, ou verrous, une entrée de chaque sas à l'exception du premier sas étant couplée à une sortie d'un sas précédent, une entrée dudit premier sas étant couplée à une sortie d'un dernier sas, chacun desdits sas produisant un retard dont la période est
commandée par ledit signal de commande de VCO.
Dans ce cas, chaque sas de ladite série inclut de préférence une paire d'entrées et une paire correspondante de sorties, de sorte qu'une première sortie est une version retardée en phase de ladite première entrée et qu'une deuxième sortie est une version retardée en phase de ladite deuxième entrée et est un complément de ladite première sortie, et que, pour chaque sas à l'exception dudit premier sas, une première entrée est couplée à une première sortie d'un sas précédent et une
deuxième entrée est couplée à une deuxième sortie d'un sas précédent.
On peut alors prévoir qu'il existe un nombre pair de sas, qu'une première sortie dudit dernier sas est couplée à une deuxième entrée dudit premier sas et qu'une deuxième sortie dudit dernier sas est couplée à une première
entrée dudit premier sas.
ou, en variante, qu'il existe un nombre impair de sas et qu'une première sortie dudit dernier sas est couplée à une première entrée dudit premier sas et qu'une deuxième sortie dudit dernier sas est couplée à une deuxième
entrée dudit premier sas.
Que le nombre de sas soit pair ou impair, ladite série de signaux de phase peut inclure: une série de signaux de phase prélevés auxdites premières sorties desdits sas et une série de signaux de phase inverse prélevés auxdites deuxièmes
sorties desdits sas.
Ladite logique de décodage peut intervenir pour produire
simultanément de multiples signaux d'horloge.
Lesdits signaux d'horloge multiples peuvent alors être à des fréquences multiples et, dans ce cas, lesdits signaux d'horloge multiples peuvent en particulier être à des
phases multiples.
La boucle de verrouillage de phase peut comprendre en outre: un diviseur à rétroaction qui couple ledit signal d'horloge de VCO audit comparateur d'une manière telle que ladite fréquence de signal d'horloge de VCO est un multiple de ladite fréquence de signal d'horloge d'entrée, selon la détermination par un diviseur, terme entendu ici aussi exceptionnellement au sens d'opérateur mathématique, produit par ledit
diviseur à rétroaction.
On peut prévoir que ledit oscillateur puisse être reconfiguré en réponse à un signal de commande de sélection tel que ledit nombre "n"
d'étages de ladite série est établi par ce signal.
Chaque étage de ladite série peut être sélectionné dans le groupe constitué par un sas, un amplificateur différentiel, et un ou plusieurs inverseurs,
les étages de ladite série étant configurés en une chaîne de retard.
Ladite logique de décodage peut inclure un ou plusieurs éléments sélectionnés dans le groupe constitué par une porte ET, une porte OU, un inverseur, un multiplexeur, et un ou plusieurs transistors, qui répondent à
au moins un des signaux de phase de ladite série.
Le rapport cyclique dudit signal d'horloge peut ne pas être uniforme.
Selon un deuxième aspect, l'invention réalise un oscillateur commandé en tension, ou VCO, caractérisé en ce qu'il comprend: un oscillateur comprenant une série d'étages, o des étages, au nombre de "n", de ladite série sont configurés pour osciller à une première fréquence au cours d'une condition d'état stable, lesdits étages au nombre de "n" de ladite série engendrant en réponse à un signal de commande une série de signaux de phase à ladite première fréquence; et une logique de décodage couplée audit oscillateur et répondant à au moins deux des signaux de phase de ladite série, ladite logique de décodage étant configurée de façon à engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite
première fréquence, le quotient de "n" par "y" étant égal à un entier positif.
Deux signaux de phase de ladite série, ou davantage, peuvent être déphasés entre eux, et dans ce cas, deux signaux de phase de ladite série, ou davantage, peuvent en
particulier être complémentaires deux à deux.
On peut prévoir que l'oscillateur commandé en tension puisse être reconfiguré en réponse à un signal de commande de sélection tel que ledit
nombre "n" d'étages de ladite série est établi par ce signal.
Chaque étage de ladite série peut être sélectionné dans le groupe constitué par un sas, un amplificateur différentiel, et un ou plusieurs inverseurs,
les étages de ladite série étant configurés en une chaîne de retard.
Ladite logique de décodage peut inclure un ou plusieurs éléments sélectionnés dans le groupe constitué par une porte ET, une porte OU, un inverseur, un multiplexeur, et un ou plusieurs transistors, qui répondent à
au moins un des signaux de phase de ladite série.
Ladite logique de décodage peut engendrer simultanément deux
signaux d'horloge ou davantage.
Le rapport cyclique dudit signal d'horloge peut ne pas être uniforme.
La logique de décodage peut mettre en oeuvre la fonction suivante lorsque ledit nombre "n" d'étages de ladite série est un nombre pair: n/2 4OUT = [(b2i-1 X q2i) + (*2i1 X 2i)] i=l La logique de décodage peut mettre en oeuvre la fonction suivante lorsque ledit nombre "n" d'étages de ladite série est un nombre impair: n-I )out = ((1 X dn) + (fi X qi+l) i=l Selon un troisième aspect, l'invention fournit un procédé de génération d'un ou plusieurs signaux d'horloge caractérisé en ce qu'il comprend les étapes consistant à: agencer une série d'étages, des étages de ladite série au nombre de "n" étant couplés entre eux pour former une chaîne de retard; configurer ladite chaine de retard pour qu'elle oscille à une première fréquence au cours d'une condition d'état stable; appliquer un signal de commande à ladite chaine de retard, ledit signal de commande établissant un temps de retard dans chaque étage de ladite série inclus dans ladite chaîne de retard; engendrer au moyen de ladite chaine de retard, en réponse à un signal de commande, une série de signaux de phase à ladite première fréquence; décoder au moins deux signaux de phase de ladite série et engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite première fréquence, le quotient de "n" par "y" étant
égal à un entier positif.
Deux signaux de phase de ladite série, ou davantage, peuvent être
déphasés entre eux.
Deux signaux de phase de ladite série, ou davantage, peuvent être
complémentaires deux à deux.
Ladite chaîne de retard peut être établie en réponse à un signal de commande de sélection tel que ledit nombre "n" d'étages de ladite série est établi par ce signal. Le procédé peut comprendre en outre
une génération simultanée de deux signaux d'horloge ou davantage.
Le rapport cyclique dudit signal d'horloge peut ne pas être uniforme.
L'un des avantages de la présente invention est que la multiplication des fréquences peut être accomplie sans exiger qu'un oscillateur commandé en tension, d'une boucle de verrouillage de phase, fonctionne à la fréquence de sortie. De plus, de multiples phases d'une fréquence de sortie souhaitée peuvent être obtenues à partir des multiples phases de signaux d'horloge produites par le VCO de la présente invention. Dans plusieurs modes de réalisation de la présente invention exposés précédemment, il est de plus possible de produire plusieurs signaux d'horloge de sortie simultanément, et/ou des signaux d'horloge de sortie
déphasés et/ou des signaux d'horloge à rapports cycliques non uniformes.
Les buts, particularités et avantages de la présente invention exposés
ci-dessus, ainsi que d'autres, ressortiront de la lecture de la description
détaillée qui suit et de l'étude des dessins dans lesquels, la Fig. 1 est un schéma fonctionnel d'une boucle de verrouillage de phase, ou "PLL", de l'art antérieur; la Fig. 2 est un schéma fonctionnel d'un oscillateur commandé en tension, ou "VCO", de l'art antérieur; la Fig. 3 est un schéma fonctionnel d'une boucle de verrouillage de phase de la présente invention; la Fig. 4 est un schéma fonctionnel d'un oscillateur commandé en tension de la présente invention; la Fig. 5 est un schéma d'une partie d'oscillateur à étages multiples, à quatre étages dans le cas présent, d'un VCO selon l'un des modes de réalisation de la présente invention; les Fig. 6a et 6b sont deux exemples de la partie de logique combinatoire d'un VCO selon l'un des modes de réalisation de la présente invention, qui peuvent être utilisés avec la partie d'oscillateur à étages multiples, à quatre étages dans le cas présent, de la Fig. 5; les Fig. 7a et 7b sont des chronogrammes qui illustrent le fonctionnement d'une boucle de verrouillage de phase des modes de réalisation de la présente invention, représentés aux Fig. 5 et 6a et 6b; la Fig. 8 est un schéma d'une partie d'oscillateur à étages multiples, à douze étages dans le cas présent, d'un VCO selon l'un des modes de réalisation de la présente invention; les Fig. 9a à 9e sont cinq exemples de la partie de logique combinatoire d'un VCO selon l'un des modes de réalisation de la présente invention, qui peuvent être utilisés avec la partie d'oscillateur à étages multiples, à douze étages dans le cas présent, de la Fig. 8; les Fig. l0a à 10d sont des chronogrammes qui illustrent le fonctionnement d'une boucle de verrouillage de phase des modes de réalisation de la présente invention, représentés aux Fig. 8 et 9a à 9c; la Fig. 11 est un schéma d'une partie d'oscillateur à étages multiples, à douze étages dans le cas présent, à puissance réduite d'un VCO selon un
autre mode de réalisation de la présente invention.
la Fig. 12 est une schéma d'une partie de logique combinatoire d'un VCO selon un mode de réalisation de la présente invention, qui peut être utilisé avec la partie d'oscillateur à étages multiples, à douze étages dans le cas présent, à puissance réduite, de la Fig. 11; la Fig. 13 est un schéma d'une logique combinatoire en forme de décodeur qui peut être utilisée dans un VCO, selon l'un des modes de réalisation de la présente invention; la Fig. 14 est un chronogramme qui illustre la logique combinatoire mise en oeuvre par le décodeur de la Fig. 13 dans le cas d'une
configuration conforme au tableau 1 de la présente description;
la Fig. 15a est un schéma fonctionnel qui illustre un oscillateur à étages multiples selon l'un des modes de réalisation de la présente invention, dans lequel les étages sont des amplificateurs différentiels; la Fig. 15b est un schéma fonctionnel qui illustre un oscillateur à étages multiples selon l'un des modes de réalisation la présente invention,
dans lequel les étages consistent en un ou plusieurs inverseurs.
On va maintenant décrire la présente invention en se référant aux Fig. 3 et suivantes car les Fig. 1 et 2 qui concernent l'art antérieur ont déjà
été décrites.
A la Fig. 3, une boucle de verrouillage de phase ou "PLL" 46 selon la présente invention inclut un diviseur 48 de fréquence, un comparateur 50, un filtre 52 de boucle, et un oscillateur commandé en tension ou "VCO" 54. Un signal d'entrée d'une fréquence fo est entré sur une ligne 56 dans le diviseur 48 de fréquence afin de produire sur une ligne 58 un signal d'horloge d'entrée d'une fréquence fo / M. Le signal d'entrée, de la fréquence fo, est typiquement produit par un oscillateur cristallin et est typiquement divisé par "M" pour produire une fréquence de signal d'horloge d'entrée qui soit appropriée pour une multiplication par "N" dans le VCO 54. Dans de nombreux cas, N = 1, ce qui élimine le besoin d'un diviseur de rétroaction. Cependant, en divisant par M et en multipliant par N, de très nombreuses fréquences de signaux d'horloge de sortie peuvent être engendrées à partir d'un oscillateur cristallin donné. La structure et l'utilisation des oscillateurs cristallins et la structure et l'utilisation des diviseurs de fréquences comme le diviseur 48 de fréquence sont bien
connues de l'homme de l'art.
Un comparateur 50 comporte comme première entrée le signal d'horloge d'entrée présent sur la ligne 58 et, comme sortie, un signal de sortie de comparateur sur une ligne 60. Comme décrit de façon plus détaillée ultérieurement, le comparateur 50 comporte aussi, comme deuxième entrée, un signal d'horloge de comparaison de VCO qui est
développé par le VCO 54 sur une ligne 62.
La structure et l'utilisation de comparateurs comme le comparateur sont bien connues de l'homme de l'art. En termes simples, le comparateur 50 compare la fréquence du signal d'horloge d'entrée présent sur la ligne 58 au signal d'horloge de comparaison de VCO présent sur la ligne 60. Si la fréquence du signal d'horloge d'entrée est par exemple supérieure à la fréquence du signal d'horloge de comparaison du VCO, un premier type de signal est envoyé sur la ligne 60. Si la fréquence du signal d'horloge d'entrée est inférieure à la fréquence du signal d'horloge de comparaison du VCO, un deuxième type de signal est envoyé sur la ligne 60. En d'autres termes, le signal de sortie du comparateur reflète les fréquences relatives du signal d'horloge d'entrée et du signal d'horloge de
comparaison du VCO.
Comme décrit dans ce qui suit, la sortie du comparateur provoque finalement un ajustement de la fréquence d'oscillation du VCO 54, de sorte que la fréquence d'oscillation du VCO 54 est sensiblement la même, au cours d'un fonctionnement d'état stable de la PLL 46, que la fréquence ldu signal d'horloge d'entrée 58 lorsque N = 1. Les termes de "sensiblement" ou Il "à peu près" signifient que les fréquences sont telles que spécifiées, compte tenu de tolérances pratiques. Cependant, puisqu'il existe toujours, dans le monde réel, des facteurs dont il faut tenir compte comme un décalage, des fluctuations thermiques et électriques, etc., les fréquences peuvent ne pas être exactement telles que spécifiées à un instant particulier quelconque. Elles sont cependant très proches des valeurs spécifiées. Puisque le VCO 54 oscille à peu près à la même fréquence que le signal d'horloge d'entrée lorsque N = 1, il est clair que le VCO 54 offre de nombreux avantages,
décrits précédemment, liés à son fonctionnement à basse fréquence.
La structure et l'utilisation de filtres de boucle comme le filtre 52 de boucle sont elles aussi bien connues de l'homme de l'art. Le signal de sortie du comparateur est entré dans le filtre 52 de boucle et, comme décrit plus loin, le filtre 52 de boucle, ou "dispositif de commande de VCO", produit sur une ligne 64 un signal de commande de VCO qui affecte la
fréquence d'oscillation du circuit de VCO.
Le fonctionnement du comparateur 50 et celui du filtre 52 de boucle seront donc expliqués dans ce qui suit en utilisant des termes simplifiés puisque leur fonctionnement est bien connu de l'homme de l'art. On peut considérer que le comparateur 50 développe un signal "numérique" qui indique que, soit une "charge", soit une "décharge" du filtre 52 de boucle devrait être réalisée. Ce signal "numérique" peut être considéré comme correspondant au premier et au deuxième type de signaux décrits précédemment. Par exemple, si le VCO 54 oscille trop lentement, le comparateur crée un premier type de signal, dit de "charge", pour amener une source de courant du filtre 52 de boucle à "élever la charge" et à ajuster de façon appropriée la tension du signal de commande de VCO sur la ligne 64. Si le VCO 54 oscille trop rapidement, le comparateur crée un deuxième type de signal, dit de "décharge", qui décharge le filtre 52 de boucle en ajustant ici aussi de façon appropriée la tension du signal de commande de VCO sur la ligne 64. Par conséquent, la PLL inclut une boucle de rétraction qui amène le VCO 54 à osciller à la fréquence
appropriée en cas de conditions d'état stable.
Le VCO 54 produit sur une ligne 62 le signal d'horloge de comparaison de VCO et inclut aussi sur une ligne 66 un signal d'horloge de sortie fi. Ce signal d'horloge de sortie fi peut en variante être désigné par c)OUT, littéralement C)SORTIE. Le signal d'horloge de VCO sur la ligne 62 est également désigné par (D1, qui est d'une fréquence égale à celle du signal d'horloge d'entrée, comme noté précédemment, c'est-à-dire fo / M. Il faut noter que le diviseur de fréquence qui était nécessaire dans l'art antérieur, par exemple le diviseur 28 de fréquence de la Fig. 1, ne l'est plus dans la présente invention puisque le VCO peut fonctionner à la fréquence du signal d'entrée. Il faut cependant noter aussi qu'un diviseur facultatif de fréquence, appelé "diviseur de rétroaction" et désigné par 63, peut être prévu dans la présente invention. Dans ce cas, la sortie du VCO est couplée à une entrée du diviseur 63 de fréquence et la sortie du diviseur 63 de fréquence est couplée à la ligne 62, c'est- à-dire à une entrée du comparateur 50. Alors que le VCO 54 ne fonctionne pas nécessairement à une fréquence supérieure au signal d'horloge 58 d'entrée, ceci peut être souhaitable pour obtenir une fréquence souhaitée de signal d'horloge de sortie du VCO. En choisissant des valeurs appropriées pour M, dans le diviseur 48, et pour N, dans le diviseur 63, il est par exemple possible d'obtenir un signal d'horloge de sortie du VCO à des multiples impairs de fréquences comme 1,75, 2,25, 1,67 etc., pour une fréquence d'entrée donnée provenant d'un
cristal ou d'un autre type d'oscillateur de fréquence d'entrée.
A la Fig. 4, le VCO 54 de la présente invention est illustré de façon plus détaillée. Plus particulièrement, le VCO 54 inclut une partie 68
d'oscillateur à étages multiples et une partie 70 de logique combinatoire.
La partie d'oscillateur à étages multiples inclut un grand nombre
d'éléments semblables à ceux d'un VCO 26 de type sas de l'art antérieur.
Cependant, à la différence de l'art antérieur o il n'existe souvent qu'une sortie unique de VCO, la partie 68 d'oscillateur de la présente invention produit sur un bus de sortie 72 un certain nombre de phases, (D1, ()2, (P3 (n et, sur un bus 74, les compléments, appelés aussi les "inverses" ou les "inversions" de ces phases de signaux d'horloge. Dans la présente demande, le complément ou inversion d'un signal sera désigné par une "*" dans la description et les revendications, mais sera représenté aux
figures
par une "barre d'inversion", c'est-à-dire une ligne horizontale tracée au-
dessus du signal particulier pour indiquer son inversion. Par exemple, le complément de la phase ()1 de signal d'horloge sera désigné dans la
description et les revendications par ()l*1 et sera représenté aux dessins
par la barre d'inversion bien connue.
Le signal d'horloge de VCO sur la ligne 62 est simplement (D1 qui provient de la partie 68 d'oscillateur à étages multiples. Mais le signal d'horloge fl de sortie, appelé aussi O)OUT, est produit par la partie 70 de logique combinatoire à partir d'une ou plusieurs phases des signaux d'horloge de phase présents sur les bus 72 et 74. La partie 68 d'oscillateur à étages multiples et la partie 70 de logique combinatoire seront toutes deux décrites de façon plus détaillée en référence à des figures ultérieures. A la Fig. 5, une partie 68 d'oscillateur à étages multiples, conforme à la présente invention, inclut quatre sas ou verrou 78, 80, 82 et 84 qui sont aussi appelés ici des étages 1, 2, 3 et 4 respectivement. Il existe à chaque
étage une paire d'entrées IN1 et IN2 et une paire de sorties OUT1 et OUT2.
Pour un étage donné, OUT1 est l'inverse de IN1, OUT2 est l'inverse de IN2, et OUT2 est le complément de OUT1, comme indiqué par la "bulle" ouverte sur les sorties OUT2. Ceci est conforme à une structure classique de VCO du type à sas. Chacun des sas 78 à 84 inclut aussi une entrée de commande couplée au signal VCO_CTL de commande de VCO sur la ligne 64. D'une manière bien connue de l'homme de l'art, le retard de chacun des étages 78 à 84 diminue lorsque le niveau de tension sur la ligne 64 augmente, et il augmente lorsque le niveau de tension sur la ligne 64 diminue. A l'exception de l'étage 1, les entrées de chaque étage sont couplées aux sorties de l'étage précédent. En d'autres termes, l'entrée IN1 de chaque étage est couplée à la sortie OUT1 de l'étage précédent, et l'entrée IN2 de chaque étage est couplée à la sortie OUT2 de l'étage précédent. Une
inversion est effectuée à chaque étage comme expliqué précédemment.
La partie 68 d'oscillateur inclut en outre un premier multiplexeur 86 et un deuxième multiplexeur 88 dont les sorties respectives sont couplées à l'entrée INI de l'étage 1 et à l'entrée IN2 de l'étage 1. Les multiplexeurs sont commandés par un signal commun de commande SEL sur une ligne pour permettre à la partie 68 d'oscillateur de fonctionner en tant qu'oscillateur à trois étages ou à quatre étages. Lorsque le signal SEL sur la ligne 90 est au niveau haut, c'est-à-dire "1", la sortie OUT2 de l'étage 4 est couplée à l'entrée IN1, de l'étage 1, et la sortie OUT1 de l'étage 4 est couplée à l'entrée IN2, de l'étage 1. Lorsque la valeur de SEL est au niveau bas, c'est-à-dire "0", c'est la sortie OUT1 de l'étage 3 qui est couplée à l'entrée IN1 de l'étage 1, et la sortie OUT2 de l'étage 3 qui est couplée à
l'entrée IN2 de l'étage 1.
Il faut noter que les sorties de l'étage 3 sont amenées directement dans les entrées correspondantes de l'étage 1 lorsque la partie 68 d'oscillateur est mise en oeuvre à trois étages. En revanche, si quatre étages doivent être utilisés, les sorties de l'étage 4 sont croisées avant d'être couplées dans les entrées de l'étage 1. La raison en est qu'une inversion du signal dans le dernier étage doit être appliquée aux entrées du premier étage, en vue d'une oscillation appropriée. Puisque chaque étage possède sa propre inversion inhérente, l'inversion se produit automatiquement si un nombre impair d'étages est utilisé. En revanche, si un nombre pair d'étages est utilisé, il faut inverser les sorties avant de les appliquer en retour à l'entrée de l'étage 1, soit par des inverseurs, soit en
les croisant de la manière représentée.
Il faut aussi noter que chacune des sorties de chacun des étages comporte une "prise" pour produire une série de phases de signaux d'horloge. En d'autres termes, la partie 68 d'oscillateur est un exemple d'une chaîne de retard à étages multiples à prises multiples pour produire de multiples phases de signaux d'horloge, c'est-à-dire un exemple d'un circuit destiné à développer, par prises dans une chaine d'éléments de retard, une série de signaux d'horloge déphasés. La sortie OUT1 de l'étage 1 est désignée par (I)1, la sortie OUT1 de l'étage 2 est désignée par (D2, la sortie OUT1 de l'étage 3 est désignée par ()3 et la sortie OUT1 de l'étage 4 est désignée par (I4. Les compléments (l1* à (D4* de phases (D1 à <D4 de signaux d'horloge sont pris aux sorties OUT2 des étages correspondants,
comme représenté à la figure.
Les Fig. 6a et 6b illustrent deux exemples d'une logique combinatoire qui utilise des signaux d'horloge de phase présents sur les bus 72 et/ou 74 pour produire une fréquence de sortie fi qui est un multiple de la fréquence d'entrée. D'une manière bien connue de l'homme de l'art, une logique dite "combinatoire" désigne la combinaison de portes logiques non synchronisées, comme ET, OU, NON ET ou NAND, NON OU ou NOR, exclusive OU ou XOR, ou de leurs équivalents logiques. Par conséquent, les signaux qui se propagent à travers une logique combinatoire ne sont pas strictement en phase avec le signal d'horloge d'entrée. Cependant, si la logique combinatoire est rapide et n'est pas trop compliquée, le retard ou "décalage" de la logique combinatoire est négligeable et peut être ignoré en
toute sécurité dans la plupart des cas.
A la Fig. 6a est représentée une logique combinatoire qui inclut deux portes ET 90, 92 et une porte OU 94. Des entrées de la porte ET 90 sont couplées aux phases (1 et (D3* de signaux d'horloge et des entrées de la porte ET 92 sont couplées aux phases (D1* et (D3 de signaux d'horloge. Les sorties des portes ET 90 et 92 sont les entrées de la porte OU 94, et la sortie de la porte OU 94 est le signal d'horloge de sortie f.. Lorsque le signal SEL sur la ligne 90 est au niveau haut, c'est-à-dire lorsque la partie 68 d'oscillation est dans un mode à quatre étages, la logique combinatoire de la Fig. 6 intervient pour produire une fréquence de sortie fi qui est
double de la fréquence d'entrée du signal d'horloge de la PLL 46.
La Fig. 6b est un autre exemple d'une logique combinatoire qui est utilisée lorsque le signal SEL sur la ligne 90 de la Fig. 5 est au niveau bas, c'est-à-dire lorsque la partie 68 d'oscillation fonctionne dans un mode à trois étages. La logique combinatoire de la Fig. 6b inclut trois portes ET 96, 98 et 10 trois portes OU 102, 104, et 106. Les portes OU 102 et 104 sont validées par des signaux EN et EN*, respectivement. De façon plus particulière, les entrées de la porte ET 96 sont)1l et (03*. Les entrées de la porte ET 98 sont (D11* et (D)2, les entrées de la porte ET 100 sont (D2* et (D3, les entrées de la porte OU 102 sont les sorties des portes ET 96 et 98, l'entrée de la porte OU 104 est la sortie de la porte ET 100 et les entrées de la porte OU 106 sont les sorties des portes OU 102 et 104. La sortie de la
porte OU 106 est le signal d'horloge de sortie fi.
En cours de fonctionnement, la logique combinatoire de la Fig. 6b produit une fréquence de sortie égale à 1,5 fois celle du signal d'horloge d'entrée. On y parvient en "masquant" des demi-cycles alternés, au moyen des signaux EN et EN* dérivés d'un dispositif de bascule connecté à d'autres phases. Dans le présent exemple, EN est produit par la sortie d'une "bascule" dont l'entrée est (D1 et EN* est produit par la sortie d'une
bascule dont l'entrée est 0)3*.
Ainsi qu'il ressort des exemples précédents, il existe un très grand nombre de configurations de logique combinatoire qui peuvent être utilisées pour produire des fréquences de sortie différentes. Ces fréquences de sortie f. peuvent être des multiples entiers du signal d'horloge d'entrée ou peuvent être des multiples non entiers du signal d'horloge d'entrée. Par combinaison ou expansion de logique combinatoire, des fréquences
multiples et/ou des phases multiples de sortie peuvent être produites.
Les composants et interconnections de la logique combinatoire utilisée pour produire un signal d'horloge particulier de sortie tendent à se classer dans différents modèles. Par exemple, pour une partie 68 d'oscillateur à n étages, il est possible d'obtenir une multiplication par N, c'est-à-dire que la fréquence fi du signal d'horloge de sortie est égale à N fois la fréquence fo / M du signal d'horloge d'entrée, tant que n est un nombre pair, en produisant une logique combinatoire possédant les propriétés suivantes n/2 OUT Z [(Z2i-1 x 2i) + (2i-1i X)2i] (Equation 1A) i=l Evidemment, ici, le "x" est une opération ET et le "+" est une opération OU. Pour créer la logique combinatoire, il est possible de mettre en oeuvre l'opération ET au moyen d'une porte ET, et l'opération OU au moyen d'une porte OU, ou au moyen d'équivalents logique de ces dernières. Selon un autre exemple, pour une partie 68 d'oscillateur à n étages, il est possible d'obtenir une multiplication par N, c'est-à-dire que la fréquence fi du signal d'horloge de sortie est égale à N fois la fréquence fo / M du signal d'horloge d'entrée, tant que n est un nombre impair, en produisant une logique combinatoire possédant les propriétés suivantes n-[ U fOUT (()1 x + Z X 'n+j+x1) (Equation lB) i=l Il faut également noter ici qu'il existe une combinaison synergique entre la partie 68 d'oscillateur à étages multiples et la partie 70 de logique combinatoire. Pour produire le rapport cyclique souhaité de 50 % pour le signal d'horloge de sortie, il faut la partie 68 d'oscillateur. Puis, par une combinaison appropriée des diverses phases produites par la partie 68 d'oscillateur, la partie 70 de logique combinatoire peut produire un signal d'horloge à rapport cyclique de 50%, c'est-à-dire un signal qui est à chaque cycle à son niveau "haut" et à son niveau "bas" pendant la même quantité de temps, à de nombreuses fréquences de sortie qui sont des multiples souhaitables de la fréquence du signal d'horloge d'entrée et/ou à de
multiples phases de signal d'horloge.
A la Fig. 7a est représenté un chronogramme pour une partie 68 d'oscillateur à 3 étages qui peut produire une sortie fi qui est égale à trois fois la fréquence du signal d'horloge d'entrée. Il faut noter que c'est la formule de l'équation lB qui doit être utilisée puisque le nombre des étages est impair dans cette partie. Dans ce cas, la logique combinatoire suivante est mise en oeuvre en remplaçant n par 3 dans l'équation l B (DOUT = (<1 x (D3) + ((Pl1 x (P2) + ((P2 x 03) (Equation 2) Les parties des signaux soumis entre eux à des opérations ET sont
accentuées en traits assombris dans le chronogramme de la Fig. 7a.
Comme noté, on soumet à des opérations ET (Dl et ()2, ainsi que ()l et (P3 et que (P2 et (P3. En soumettant à une opération OU les résultats de ces
opérations ET, on obtient le signal d'horloge de sortie f1.
La Fig. 7b est utilisée pour illustrer plusieurs types de logique combinatoire pour une partie 68 d'oscillateur à 4 étages. Plus particulièrement, la section A de la Fig. 7b illustre une multiplication par quatre pour le signal d'horloge fi tandis que la section B illustre une multiplication par deux pour ce signal fl. Il faut noter aussi qu'une multiplication par un peut être réalisée en prenant directement (Dl comme signal d'horloge de sortie fl. En d'autres termes, si (Pl est utilisé comme signal d'horloge de sortie, on peut n'utiliser aucune logique combinatoire, ou utiliser une logique combinatoire "nulle" pour produire le signal
d'horloge de sortie à une fréquence fi = ()l.
Pour obtenir une multiplication par deux, en utilisant la partie B de la Fig. 7b, la logique combinatoire suivante est mise en oeuvre: (POUT = "(Pl x (D3*) + ((1l* x (P3) (Equation 3) Les parties assombries des diverses formes d'ondes sont représentées pour illustrer les parties de ces formes d'ondes qui sont soumises entre elles à une opération ET pour créer la forme d'onde de sortie du signal
d'horloge de sortie à la fréquence fl.
Pour obtenir une multiplication par quatre, en utilisant la partie A de la Fig. 7b, la logique combinatoire suivante est mise en oeuvre: ()OUT = ("l x (P2) + ((D3 x (4) + ((Pl* x ()2*) + ((P3* x (P4*)(Equation 4) Il faut noter que cette logique combinatoire est un exemple de la formule générale de l'équation lA pour une partie 68 d'oscillateur à n étages o n est un nombre pair et o il une multiplication par N est requise. Ici aussi, les parties des signaux qui sont soumises entre elles à une opération ET sont représentées par des lignes assombries pour
illustrer ce concept.
Il faut noter aussi que diverses phases d'un signal d'horloge de sortie de VCO peuvent être produites. Par exemple, en se référant au chronogramme de la Fig. 7b pour une mise en oeuvre de VCO à quatre étages, c'est une tâche facile que d'obtenir un (DOUT1 = ()ref x 2, et on peut obtenir un DOUT2 = ((IFREF x 2) + 90 par une logique combinatoire appropriée de la manière suivante: (I)OUT1 = (("1 x (I)3*) + (1D* x (03) (Equation 5)
1)OUT2 = (DOUT1 + 90
= ((2 x (14*) + (()2* x (I)4) (Equation 6) Les exemples précédents illustrent donc que tant des signaux d'horloge multiples à des fréquences multiples que des signaux d'horloge à des phases multiples de signaux d'horloge peuvent être produits selon la
présente invention en agençant une logique combinatoire appropriée.
Il faut noter encore qu'il existe de nombreuses manières, bien connues de l'homme de l'art, de mettre en oeuvre la fonctionnalité du diviseur 48, du comparateur 50 et du filtre 52 de boucle de la Fig. 3. Ces variantes de structures sont considérées comme des équivalents à l'intérieur du cadre de la présente invention. En outre, il existe plusieurs structures bien connues d'oscillateur du type VCO qui peuvent servir en tant que partie 68 d'oscillateur à étages multiples. Celles-ci sont elles aussi considérées comme des équivalents à l'intérieur du cadre de la présente invention, tant qu'elles peuvent produire des phases appropriées de signaux d'horloge pour la partie 70 de logique combinatoire de la présente invention. Au vu des instructions précédentes, un homme de l'art de la conception peut concevoir une logique combinatoire qui peut produire des fréquences et des phases appropriées de signaux d'horloge de sortie pour des applications souhaitées. Il faut noter aussi que l'homme de l'art sait que la fonctionnalité de combinaisons de portes logiques discrètes comme des portes ET, OU, etc peut être mise en oeuvre dans des équivalents fonctionnellement logiques dans des circuits intégrés, sans utiliser de
telles portes logiques discrètes.
Il est connu en outre qu'il existe, pour certains modes de réalisation de la présente invention, une possibilité que la PLL puisse temporairement perdre le verrouillage lors d'une commutation entre étages. Considérons par exemple une PLL à partie d'oscillateur à quatre étages comme représenté à la Fig. 5. Comme décrit précédemment, une telle partie d'oscillateur à quatre étages peut être configurée comme oscillateur soit à trois étages, soit à quatre étages, en fonction du signal SEL sur la ligne 90. Cependant, lors d'une commutation de trois étages à quatre étages, ou de quatre étages à trois étages, la PLL tend à perdre le verrouillage en raison
de la modification de vitesse de fonctionnement de la partie d'oscillateur.
La PLL perd le verrouillage parce que cette modification soudaine de la vitesse de fonctionnement n'est pas reflétée instantanément dans le signal VCO_CTL qui est amené à chacun des étages. Cependant, après un bref retard, la PLL se verrouille de nouveau, et le signal VCO_CTl aura été
ajusté pour la partie d'oscillateur reconfigurée.
En d'autres termes, la vitesse de fonctionnement d'une configuration à trois étages est supérieure à celle d'une configuration à quatre étages, pour un signal, c'est-à-dire une tension, donné VCO_CTL en raison de l'absence du temps de retard correspondant au quatrième étage. Ainsi, tandis que la tension du signal VCO_CTL varie, la PLL est déverrouillée et le signal d'horloge de sortie est sensiblement non contrôlé pendant un bref laps de temps, c'est-à-dire qu'il fonctionne à une fréquence différente de
celle qui est prévue.
Pour remédier au problème du déverrouillage momentané de la PLL, le nombre des étages d'une partie d'oscillateur à étages multiples peut être fixé à un nombre qui permet la génération des fréquences de sortie souhaitées sans exiger de reconfigurer la partie d'oscillateur à étages multiples au moyen d'un signal SEL, c'est-à-dire essentiellement en "adaptant" l'oscillateur aux fréquences de sortie souhaitées. De préférence, un nombre sélectionné d'étages est un multiple entier de chacune des fréquences de sortie souhaitées. Par exemple, lorsque la partie d'oscillateur à quatre étages décrite ci-dessus est configurée comme partie d'oscillateur à quatre étages à l'aide du signal SEL, on voit que les phases de sortie peuvent être combinées à l'intérieur de la logique combinatoire pour produire une fréquence de sortie égale à 1, 2, ou 4 fois le signal d'horloge d'entrée, sans exiger ni modification de configuration de la PLL, ni perte de verrouillage. On note que 4 est un multiple entier de 1, 2 et 4. En augmentant le nombre des étages, des fréquences additionnelles de sortie sont possibles. Par exemple, si les fréquences de sortie souhaitées étaient égales à 1, 2, 3 et 4 fois celle du signal d'horloge d'entrée, il faudrait une
partie d'oscillateur à douze étages, 12 étant un multiple entier de 2, 3 et 4.
Comme décrit plus loin, une telle partie d'oscillateur à douze étages permettrait également de produire des fréquences de sortie qui sont égales à 6 et 12 fois la fréquence d'entrée. En outre, dans certains modes de réalisation, plusieurs de ces sorties peuvent être rendues disponibles simultanément. La Fig. 8 est un schéma d'une partie d'oscillateur à étages multiples, à douze étages dans le cas présent, d'un VCO selon un mode de réalisation de la présente invention. A la Fig. 8, la partie 120 d'oscillateur à étages multiples inclut douze sas ou verrous, 122, 124, 126, 128, 130, 132, 134, 136, 138, 140, 142, et 144, qui seront également appelés dans ce qui suit les étages 1 à 12 respectivement. Chacun des étages comprend une paire d'entrées IN1 et IN2 et une paire de sorties OUT1 et OUT2. Pour un étage donné, OUT1 est l'inverse de IN1, OUT2 est l'inverse de IN2 et OUT2 est le complément de OUT1 comme indiqué par la "bulle" ouverte sur les sorties
OUT2. Ceci est conforme à une structure classique de VCO du type à sas.
Chacun des sas 122 à 144 inclut aussi une entrée de commande couplée à un signal VCO_CTL de commande de VCO sur la ligne 64. Comme mentionné précédemment l'homme de l'art sait bien que le retard de chacun des étages 122 à 144 diminue lorsque le niveau de tension sur la ligne 64 augmente, et augmente lorsque le niveau de tension sur la ligne
64 diminue.
Comme pour l'oscillateur à étages multiples de la Fig. 5 ci-dessus, à l'exception de l'étage 1, les entrées de chaque étage sont couplées aux sorties de l'étage précédent. En d'autres termes, l'entrée IN1 de chaque étage est couplée à la sortie OUT1 de l'étage précédent, et l'entrée IN2 de chaque étage est couplée à la sortie OUT2 de l'étage précédent. L'étage 1 est couplé aux sorties de l'étage 12. On notera qu'une inversion est
effectuée à chaque étage comme expliqué précédemment.
En outre, comme à la Fig. 5, chacune des sorties de chacun des étages comporte une "prise" pour produire une série de phases de signaux d'horloge. Les sorties OUT1 de chacun des étages 1 à 12 sont désignées par (D1 à (O12, respectivement, et les compléments (D1'* à ()12* des phases de signaux d'horloge (1 à (I)12 sont pris aux sorties OUT2 des étages
correspondants, comme représenté à la figure.
Les Fig. 9a à 9e illustrent cinq mises en oeuvre de la logique combinatoire d'un VCO selon un mode de réalisation de la présente invention. Les parties de logique combinatoire des Fig. 9a à 9e peuvent être utilisées avec la partie d'oscillateur à douze étages de la Fig. 8 pour produire des fréquences de sortie qui sont égales à 2, 3, 4, 6 et 12 fois la
fréquence d'entrée.
La logique combinatoire de la Fig. 9a inclut deux portes ET 150 et 152 et une porte OU 154. Les entrées de la porte ET 150 sont (1D et (97*, les entrées de la porte ET 152 sont (91* et (D7 et les entrées de la porte OU 154 sont les sorties des portes ET 150 et 152. La sortie de la porte OU 154 est le signal d'horloge de sortie fi. Lorsque la logique combinatoire de la Fig. 9a est mise en oeuvre, la fréquence du signal d'horloge de sortie fi est égale à 2 fois la fréquence d'entrée. L'homme de l'art comprend qu'une autre logique combinatoire peut être mise en oeuvre pour exercer la fonction suivante, qui est incorporée à la Fig. 9a: <>OUT = ((11 x (97*) + ((1l*x (97) (Equation 7) La logique combinatoire de la Fig. 9b inclut trois portes ET 156, 158 et 160 et une porte OU 162. Les entrées de la porte ET 156 sont (D1 et (5*, les entrées de la porte ET 158 sont (11 et (D9, les entrées de la porte ET 160 sont (D5* et (99. Les entrées de la porte OU 162 sont les sorties des portes ET 156, 158 et 160. La sortie de la porte OU 162 est le signal d'horloge de sortie fl. Lorsque la logique combinatoire de la Fig. 9b est mise en oeuvre, la fréquence du signal d'horloge de sortie fi est égale à 3 fois la fréquence d'entrée. L'homme de l'art comprend qu'une autre logique combinatoire peut être mise en oeuvre pour exercer la fonction suivante, qui est incorporée à la Fig. 9b: (DOUT =(("1 x (95*) + ("91* x (D9)+ ((95* x (99) (Equation 8) La logique combinatoire de la Fig. 9c inclut quatre portes ET 164, 166, 168 et 170 et trois portes OU 172, 174 et 176. Les entrées de la porte ET 164 sont (D1 et (D4, les entrées de la porte ET 166 sont (97 et (910, les entrées de la porte ET 168 sont (l* et (D4*, les entrées de la porte ET 170 sont (97* et (910*, les entrées de la porte OU 172 sont les sorties des portes ET 164 et 166, les entrées de la porte OU 174 sont les sorties des portes ET 168 et 170 et les entrées de la porte OU 176 sont les sorties des portes OU 172 et 174. La sortie de la porte OU 176 est le signal d'horloge de sortie fi. Lorsque la logique combinatoire de la Fig. 9c est mise en oeuvre, la fréquence du signal d'horloge de sortie fi est égale à 4 fois la fréquence d'entrée. L'homme de l'art comprend qu'une autre logique combinatoire peut être mise en oeuvre pour exercer la fonction suivante, qui est incorporée à la Fig. 9c: ()OUT = (("1 x c)4) + (()7 x (1)10) + ((1)1* x (04*) + (07* x 010*) (Equation 9) La logique combinatoire de la Fig. 9d inclut six portes ET 178, 180, 182, 184, 186 et 188 et trois portes OU 190, 192 et 194. Les entrées de la porte ET 178 sont (D1 et (1)3*, les entrées de la porte ET 180 sont ()5 et 17*, les entrées de la porte ET 182 sont 0D9 et (D)ll*, les entrées de la porte ET 184 sont <(Dl* et (D)3, les entrées de la porte ET 186 sont 1)5* et (D7, les entrées de la porte ET 188 sont ()9* et (D 11, les entrées de la porte OU 190 sont les sorties des portes ET 178, 180 et 182, les entrées de la porte OU 192 sont les sorties des portes ET 184, 186 et 188 et les entrées de la porte OU 194 sont les sorties des portes OU 190 et 192. La sortie de la porte OU 194 est le signal d'horloge de sortie fl. Lorsque la logique combinatoire de la Fig. 9d est mise en oeuvre, la fréquence du signal d'horloge de sortie fi est égale à 6 fois la fréquence d'entrée. L'homme de l'art comprend qu'une autre logique combinatoire peut être mise en oeuvre pour exercer la fonction suivante, qui est incorporée à la Fig. 9d: (VOUT = ((D)1 x (D3*) +((D5 x (1)7*) +(0)9 x (11 *) + ((1)* x ()3) +((D5* x (D7) +()9* x (D)11) (Equation 10) La logique combinatoire de la Fig. 9e inclut douze portes ET 196, 198, 200, 202, 204, 206, 208, 210, 212, 214, 216, et 218 et sept portes OU 220, 222 224, 226, 228, 230 et 232. Les entrées de la porte ET 196 sont (D1 et (D2, les entrées de la porte ET 198 sont (D3 et (D4, les entrées de la porte ET 200 sont (<5 et (16, les entrées de la porte ET 202 sont (D)7 et (D)8, les entrées de la porte ET 204 sont (D)9 et (110, les entrées de la porte ET 206 sont (D1l 1 et ()12. De même, les entrées de la porte ET 208 sont (1D1* et (P2*, les entrées de la porte ET 210 sont (D3* et (D4*, les entrées de la porte ET 212 sont (P)5* et (D6*, les entrées de la porte ET 214 sont (<7* et (D8*, les entrées de la porte ET 216 sont()9* et (D10*, les entrées de la porte ET 218 sont(D)ll* et(l12*. Les entrées de la porte OU 220 sont les sorties des portes ET 196, 198 et 200, les entrées de la porte OU 222 sont les sorties des portes ET 202, 204 et 206, les entrées de la porte OU 224 sont les sorties des portes ET 208, 210 et 212, les entrées de la porte OU 226 sont les sorties des portes ET 214, 216 et 218. Les entrées de la porte 0U 228 sont les sorties des portes ET 220 et 222, les entrées de la porte 0U 230 sont les sorties des portes OU 224 et 226, et finalement les entrées de la porte OU 232 sont les sorties des portes OU 228 et 230. La sortie de la porte OU 232 est le signal d'horloge de sortie fi. Lorsque la logique combinatoire de la Fig. 9e est mise en oeuvre, la fréquence du signal d'horloge de sortie fi est égale à 12 fois la fréquence d'entrée. L'homme de l'art comprend qu'une autre logique combinatoire peut être mise en ceuvre pour exercer la fonction suivante, qui est incorporée à la Fig. 9e: ()OUT = ((l)1 x(p2) + ((P3 x(P4) + ((1)5 x(P6) + ((P7 x (p8) +((9 x (p10) +((P11 x ()12) + ((l* x (P2*) + (()3* x (P4*) + (()5* x ()6*) + (()7* x (P8*) +(()9* x (P10*) +((1)1 1* x (12*) (Equation 11) Les Fig. 10a à 10c sont des chronogrammes qui illustrent le fonctionnement d'une boucle de verrouillage de phase des modes de réalisation de la présente invention représentés aux Fig. 8 et 9a à 9c. La Fig. 10a représente toutes les phases de sortie, c'est-à-dire (1 à (P12, et(POUT qui résulte de la multiplication par 2 de la fréquence d'entrée égale à ()1l selon l'équation 7. Les parties assombries des diverses formes d'ondes sont représentées pour illustrer les parties de ces formes d'ondes qui sont soumises entre elles à une opération ET pour créer la forme
d'onde de sortie du signal d'horloge de sortie à la fréquence fi.
De même, la Fig. 10b représente toutes les phases de sortie, et ()OUT qui résulte de la multiplication par 3 de la fréquence d'entrée selon l'équation 8 et la Fig. 10c représente toutes les phases de sortie, et (COUT qui résulte de la multiplication par 4 de la fréquence d'entrée selon l'équation 9. Ici aussi, les parties assombries des diverses forme d'ondes sont représentées pour illustrer les parties de ces formes d'ondes qui sont soumises entre elles à une opération ET pour créer la forme d'onde de
sortie du signal d'horloge de sortie à la fréquence fi.
Il est possible en outre de réaliser une partie de logique combinatoire
qui produit un signal d'horloge de sortie à rapport cyclique non uniforme.
Un rapport cyclique uniforme est un rapport cyclique dans lequel les
durées en service et hors service, ou ON et OFF selon les termes anglo-
saxons, c'est-à-dire au niveau logique haut et au niveau logique bas, sont égales. En d'autres termes, pour un signal d'horloge à rapport cyclique uniforme, le signal est en service pendant à peu près 50'Yo de la duréed'un cycle et hors service pendant à peu près 50% de ce temps, c'est-à-dire /50. Au contraire, un rapport cyclique non uniforme est un rapport cyclique qui n'est pas 50/50 mais, par exemple, 25/75 et 33/66 ou 75/25 et 66/33, en ce qui concerne le rapport entre les durées en service/hors service. En utilisant les signaux de phase (l1 à (D12 et ()1'* à (à12*, ou des nombres N de signaux de phase, plusieurs signaux spéciaux à rapports cycliques non uniformes peuvent être engendrés. A titre d'exemple, un signal 25/75 d'une fréquence égale au signal d'horloge d'entrée peut être engendré au moyen d'une partie de logique combinatoire qui produit un (D)OUT = (()1 x ()7*). De même, un signal 25/75 d'une fréquence égale à deux fois le signal d'horloge d'entrée peut être engendré au moyen d'une partie de logique combinatoire qui produit un(DOUT = ((1 x(D4) + ((D1*
x <4*).
A titre d'exemple, la Fig. 10d est un chronogramme qui illustre le fonctionnement d'un boucle de verrouillage de phase selon l'un des modes de réalisation de la présente invention qui produit un signal 33/66 d'une fréquence égale à quatre fois le signal d'horloge d'entrée. Comme représenté, la logique combinatoire à l'intérieur du VCO produit (DOUT =
((D1 x 03*) + (cI7 x (1)9*) + ((1)1* x (3) + ((I7* x (D9).
Des signaux à rapports cycliques non uniformes comme les précédents peuvent être utilisés par exemple dans des applications dans lesquelles il faut un temps additionnel pour achever une fonction ou pour permettre à un circuit ou à un composant de se stabiliser après une transition ou une autre opération. De tels signaux d'horloge peuvent être employés par exemple dans des circuits de mémoire, par exemple un circuit qui inclut une mémoire vive ou RAM, pour tenir compte de temps de stabilisation et/ou de chargement à l'intérieur de la mémoire vive et
prendre en charge des circuits d'entrée/sortie ou E/S.
Comme mentionné précédemment, selon la présente invention, la partie d'oscillateur à étages multiples peut comporter plus de 12 étages, c'est-à-dire n étages. A titre d'exemple, une partie d'oscillateur à 24 étages pourrait prendre en charge une logique combinatoire pour produire des fréquences de sortie qui sont égales à 1, 2, 3, 4, 6, 8, 12, et 24 fois la fréquence d'entrée sans exiger aucun équipement de commutation et sans amener la PLL à être momentanément déverrouillée. Pour des applications qui exigent encore davantage de fréquences de sortie, la partie d'oscillateur
à étages multiples peut inclure 30, 32, 48, 60, 64 étages ou davantage.
Mais on comprend qu'il existe des limitations pratiques, par exemple des limitations d'espace et de puissance, qui tendent à limiter le nombre
d'étages pour une application donnée.
En utilisant la sélection appropriée de composants de la partie d'oscillateur à étages multiples et de la partie de logique combinatoire, le VCO peut être configuré pour fournir plusieurs signaux d'horloge de sortie. Par exemple, les parties d'oscillateur à douze étages et de logique combinatoire des Fig. 8 et 9a à 9e, respectivement, peuvent être combinées à l'intérieur d'un VCO unique pour produire en même temps six signaux
d'horloge différents, c'est-à-dire fi, 2 x fi, 3 x fi, 4 x fi, 6 x fi et 12 x fi.
Mais, si le VCO produit ce nombre de signaux d'horloge ou même davantage, il exige davantage de puissance et engendre donc davantage d'énergie thermique. De plus, comme pour l'oscillateur à quatre étages, un oscillateur à douze étages et une logique combinatoire peuvent aussi, comme décrit ci-dessus être configurés pour inclure des multiplexeurs pour reconfigurer le nombre d'oscillateurs et produire ainsi un signal d'horloge de sortie qui n'est pas basé sur un multiple entier de 12, par exemple 10 x fl. Mais, comme pour l'oscillateur à quatre étages, modifier la configuration pour passer d'un oscillateur à douze étages à un oscillateur à dix étages par exemple, amène la PLL à perdre momentanément son
verrouillage.
Compte tenu de ceci, la Fig. 11 est un schéma d'une partie d'oscillateur à étages multiples, à douze étages dans le cas présent, à puissance réduite, d'un VCO selon un autre mode de réalisation de la présente invention. La partie 300 d'oscillateur à étages multiples à puissance réduite de la Fig. 11 inclut douze étages, 302, 304, 306, 308, 310, 312, 314, 316, 318, 320, 322, et 324 qui sont couplés comme le sont les douze étages de la Fig. 8 ci-dessus. La partie 300 d'oscillateur inclut en outre trois lignes de validation 326, 328 et 330 qui sont couplées chacune à un ou plusieurs tampons de façon à valider et invalider chaque tampon quant à la sortie d'une phase de sortie. En réglant les ligne de validation 326, 328 et 330 à des états, soit logique haut, soit logique bas, le nombre de signaux de phase envoyés à la partie de logique combinatoire du VCO peut être commandé, ce qui réduit le nombre de circuits en
fonctionnement et la puissance nécessaire.
Les lignes de validation 326, 328 et 330 sont codées au moyen de signaux logiques qui établissent les phases de sortie qui sont envoyées à la logique combinatoire. En réglant l'état logique de chacune de ces lignes, la multiplication souhaitée peut être réalisée sans que la logique combinatoire ne reçoive aucune des sorties de phase qui ne sont pas nécessaires pour la multiplication sélectionnée. Comme décrit de façon plus détaillée ci-dessous, le codage logique est le suivant: lignes 326, 328, 330 = 0, 0, 0 respectivement, alors une multiplication par 1 est sélectionnée; lignes 326, 328, 330 = 0, 0, 1 respectivement, alors une multiplication par 2 est sélectionnée; lignes 326, 328, 330 = 0, 1, 0 respectivement, alors une multiplication par 3 est sélectionnée; lignes 326, 38, 330 = 1, 0, 1 respectivement, alors une multiplication
par 4 est sélectionnée.
Comme représenté, la ligne de validation 326 est couplée aux tampons 332, 340 et 342. Le tampon 332 est couplé à la sortie OUT2, c'est-à-dire (c1*, de l'étage 302 et produit (c1)* lorsque la ligne de validation 326 est à l'état logique haut, c'est-à-dire égal à 1. Les tampons 340 et 342 sont couplés pour recevoir les sorties OUT2 et OUT1, c'est-à-dire (7* et (P7, respectivement, de l'étage 314 et produisent( 7* et(D7, respectivement, lorsque la ligne de validation 326 est à l'état logique haut,
c'est-à-dire égal à 1.
La ligne de validation 328 est couplée aux tampons 338 et 344. Le tampon 338 est couplé pour recevoir la sortie OUT2, c'est-à-dire)5*' de l'étage 310 et produit()5* lorsque la ligne de validation 328 est à l'état logique haut, c'est-à-dire égal à 1. Le tampon 344 est couplé pour recevoir la sortie OUT1, c'est-à-dire ()9, de l'étage 318 et produit ()9 lorsque la ligne
de validation 328 est à l'état logique haut, c'est-à-dire égal à 1.
De même, la ligne de validation 330 est couplée aux tampons 334, 336, 346 et 348. Les tampons 334 et 336 sont couplés pour recevoir les sorties OUT2 et OUT1, c'est-à-dire (D4* et (1)4, respectivement, de l'étage 308 et produisent (c4* et (P4, respectivement, lorsque la ligne de validation 330 est à l'état logique haut, c'est-à-dire égal à 1. Les tampons 346 et 348 sont couplés pour recevoir les sorties OUT2 et OUT1, c'est-à-dire (<10* et( 10, respectivement, de l'étage 320 et produisent ()10* et(P10, respectivement, lorsque la ligne de validation 330 est à l'état logique haut,
c'est-à-dire égal à 1.
La Fig. 12 est un schéma d'une partie 360 de logique combinatoire d'un VCO selon un autre mode de réalisation de la présente invention qui peut être utilisé avec une partie d'oscillateur à étages multiples, à 12 étages dans le cas présent, à puissance réduite de la Fig. 11. Comme représenté, la Fig. 12 illustre une logique combinatoire sous forme de schéma fonctionnel à plusieurs bloc de décodeurs. Les blocs du schéma peuvent par exemple inclure une logique combinatoire comme les logiques décrites ci-dessus et représentées aux Fig. 6a et 6b ou 9a à 9e ou d'autres
circuits et/ou processus logiques similaires.
Comme représenté à la Fig. 12, la partie 360 de logique combinatoire inclut un décodeur "x 1" 362, un décodeur "x 2" 364, un décodeur "x 3" 366, un décodeur "x 4" 368, et un multiplexeur 370. Le décodeur x 1, 362, est agencé pour recevoir la sortie (a)1 du tampon 350 de la Fig. 11 et pour envoyer au multiplexeur 370 un signal d'horloge f = (I)1. Le décodeur x 2, 364, est agencé pour recevoir la sortie (1l du tampon 350, la sortie (D1* du tampon 332, la sortie (1)7 du tampon 342, et la sortie ()7* du tampon 340, et pour envoyer au multiplexeur 370 un signal d'horloge fi = (()1 x <7*) + (("1* x(1)7), c'est-à-dire 2 fois la fréquence d'entrée. Le décodeur x 3, 366, est agencé pour recevoir la sortie (l du tampon 350, la sortie(P5* du tampon 338, et la sortie (D9 du tampon 344, et pour envoyer au multiplexeur 370 un signal d'horloge fl = ((1)1 x()5*) + ((1)1 x ()9) + (<)5* x (P9), c'est-à-dire 3 fois la fréquence d'entrée. Et le décodeur x 4, 368, est agencé pour recevoir la sortie ()1 du tampon 350, la sortie ()1* du tampon 332, la sortie <)4 du tampon 336, la sortie ()4* du tampon 334, la sortie ()7 du tampon 342, et la sortie 1)7* du tampon 340, la sortie (1)10 du tampon 348, et la sortie 010'* du tampon 346, et pour envoyer au multiplexeur 370 un signal d'horloge fi = ((1Dl x ()4) + (<)7 x (D10) + ((1)1* x D4*) + (<7* x ()10*),
c'est-à-dire 4 fois la fréquence d'entrée.
La sortie du multiplexeur 370 est commandée, ou sélectionnée, par deux lignes de commande, la ligne de validation 326, de la Fig. 11, et la ligne de validation 372 de façon que, lorsque les lignes 372, 326 = 0, 0 respectivement, la sortie du décodeur lx, 362, est envoyée sur la ligne 374; les lignes 372, 326 = 0, 1 respectivement, la sortie du décodeur lx, 364, est envoyée sur la ligne 374; les lignes 372, 326 = 1, 0 respectivement, la sortie du décodeur lx, 366, est envoyée sur la ligne 374; les lignes 372, 326 = 1, 1 respectivement, la sortie du décodeur lx,
368, est envoyée sur la ligne 374.
La Fig. 13 est un schéma de l'un des modes de réalisation d'une logique combinatoire sous forme de décodeur 400 apte à être utilisé dans un VCO selon l'un des modes de réalisation de la présente invention. La décodeur 400 peut être configuré comme représenté pour décoder des signaux d'horloge de sortie qui correspondant à des multiplications par 1, 2, 3, 4 et 6 en utilisant des signaux de phase sélectionnés dans le groupe de (l à (12 et(Dl* à()12*, produits par exemple par un VCO à douze étages ou davantage. Par exemple, le décodeur 400 pourrait être utilisé comme décodeur "x 1", 362, comme décodeur "x 2" 364, comme décodeur "x 3", 366, ou comme décodeur "x 4", 368, comme représenté à la Fig. 12. En décodant de la manière représentée par le décodeur 400, quel que soit le signal d'horloge souhaité, le retard de phase additionnel introduit par le décodeur 400 lui-même est toujours à peu près le même en raison de la symétrie, tant des composants que de l'acheminement, qui y est incorporée. En outre, le décodeur 400 peut être accru pour permettre d'introduire des entrées de phase additionnelles et peut donc être utilisé pour la mise en oeuvre d'une logique combinatoire additionnelle pour
produire des signaux d'horloge additionnels de sortie.
Le décodeur 400 inclut essentiellement deux ensembles de transistors, les transistors du premier ensemble étant couplés entre une tension VDD et un noeud commun 401 et les transistors du deuxième ensemble étant couplés entre une tension Vss, par exemple la masse, et le noeud commun 401. Selon le signal d'horloge de sortie souhaité, des signaux spécifiques de phase pris aux sorties, par exemple OUT1 et OUT2, de l'oscillateur à étages multiples sont envoyés aux portes à inversion d'un ou plusieurs transistors du premier ensemble de transistors et/ou aux portes sans inversion d'un ou plusieurs transistors du deuxième ensemble de transistors, en fonction de la méthode de logique combinatoire associée
au signal d'horloge de sortie souhaité: voir par exemple les équations ci-
dessus.
Comme représenté, le premier ensemble de transistors inclut six paires de transistors à opération ET*, c'est-à-dire les transistors 402 et 404 de la paire 1, les transistors 406 et 408 de la paire 2, les transistors 410 et 412 de la paire 3, les transistors 414 et 416 de la paire 4, les transistors 418 et 420 de la paire 5, et les transistors 422 et 424 de la paire 6. Dans chacune de ces paires de transistors à opération ET*, les transistors sont couplés en série de sorte que la tension VDD est appliquée au noeud commun 401 lorsque les transistors sont tous deux en service, ou "on". En d'autres termes, pour une paire donnée quelconque du premier ensemble de transistors, lorsque les entrées de signaux de phase aux portes à inversion des transistors sont 0, les transistors sont en service et le noeud commun 401 est amené au niveau 1. De même, le deuxième ensemble de transistors inclut six paires de transistors à opération ET, c'est-à-dire les transistors 426 et 428 de la paire 7, les transistors 430 et 432 de la paire 8, les transistors 434 et 436 de la paire 9, les transistors 438 et 440 de la paire 10, les transistors 442 et 444 de la paire 11, et les transistors 446 et 448 de la paire 12. Dans chacune de ces paires de transistors d'opération ET, les transistors sont couplés en série de sorte que la tension Vss est appliquée au noeud commun 401 lorsque les transistors sont tous deux en service. En d'autres termes, pour une paire donnée quelconque du deuxième ensemble de transistors, lorsque les entrées de signaux de phase aux portes à inversion des transistors sont 1, les transistors sont en service et le noeud commun
401 est amené au niveau 0.
A titre d'exemple, une sortie de signal d'horloge à multiplication par 6, c'est-à-dire 6 x fi, peut être engendrée par le décodeur 400 en configurant le premier et le deuxième ensembles de transistors pour décoder (OUT = ()1l x 3*) + ((D5 x W7*) + (D9 x (Dl1 *) + (Dl* x (l)3) + (D5* x (D7) + (D9* x ( 11) (Equation 11) Ainsi, par exemple le tableau 1 ci-dessous liste les noeuds d'entrée, c'est-à-dire les portes de transistors, pour chacun des signaux de phase entrés au décodeur 400 selon l'équation 12 ci-dessus:
TABLEAU 1
Signal de phase Ligne d'entrée de décodeur
(1)1 427, 423
01* 411, 439
(I)2 (inutilisé) I)2* (inutilisé) (p3 441,415
*(I)3* 429,403
(I4 (inutilisé) (I4* (inutilisé)
(1)5 405, 431
(D5* 417,443
<'6 (inutilisé) (D6* (inutilisé)
(D7 445,419
pD7* 433, 407 (ó8 (inutilisé) ó)8* (inutilisé)
(,9 409, 435
<()9* 421,447
(<10 (inutilisé) (D10* (inutilisé)
(1D1 449,425
D 11* 437,413
(112 (inutilisé) (1) 12* (inutilisé) La Fig. 14 est un chronogramme qui illustre la logique combinatoire mise en oeuvre par le décodeur de la Fig. 13 lorsque sa configuration est celle du tableau 1. Comme représenté à la Fig. 14, les parties des signaux de phase qui sont soumis à une opération "ET*" au moyen du deuxième ensemble de transistors sont accentuées par des traits assombris pleins et les parties des signaux de phase soumis à une opération "ET" par le premier ensemble de transistors sont accentuées en traits assombris
interrompus.
On notera que les transistors du décodeur 400 sont tous utilisés dans l'exemple de multiplication par 6 ci-dessus. Mais ce n'est pas toujours le cas car il existe des configurations, par exemple pour des décodeurs x 1, x 2, x 3, x 4, dans lesquelles certains des transistors ne sont pas utilisés. Dans un tel décodeur, tout transistor inutilisé doit être configuré dans un état hors service, ou "off'. Ainsi, les lignes couplées aux portes à inversion des transistors inutilisés du premier ensemble de transistors doivent être couplées à VDD, et les lignes couplées aux portes sans inversion des transistors inutilisés du deuxième ensemble de
transistors doivent être couplées à Vss.
Les Fig. 15a et 15b sont des schémas fonctionnels qui illustrent des modes de réalisation additionnels d'un oscillateur à étages multiples selon la présente invention. La Fig. 15a illustre un oscillateur 500 à étages multiples, à un à "n" étages, o chaque étage est représenté par un amplificateur différentiel. Chaque amplificateur différentiel inclut une entrée positive et une entrée négative et une sortie positive et une sortie négative. Par conséquent, l'étage 1 inclut l'amplificateur différentiel 502,
l'étage 2 inclut l'amplificateur différentiel 504, l'étage 3 inclut l'ampli-
ficateur différentiel 506, et l'étage n inclut l'amplificateur différentiel 508.
Comme pour les oscillateurs à base de sas ci-dessus, les signaux de phase
peuvent être pris aux sorties de chaque amplificateur différentiel.
Cependant, les signaux de phase d'un oscillateur à base d'amplificateurs différentiels sont des signaux analogiques et doivent donc être convertis en
signaux numériques avant d'être amenés à la logique combinatoire, c'est-
à-dire la logique de décodage. Une façon de convertir un signal analogique en un signal numérique consiste à faire passer le signal analogique à travers un tampon à déclenchement de Schmitt ou un autre circuit similaire. De plus, à la différence de certains oscillateurs à base de sas, il est inutile de croiser la rétroaction parce que les sorties positive et négative d'un étage donné sont les images en miroir l'une de l'autre. En utilisant des amplificateurs différentiels pour créer un oscillateur à étages multiples, des fréquences de signaux d'horloge d'entrée et de sortie plus élevées, par exemple supérieures à 100 MHz, peuvent être prises en charge en raison des oscillations réduites de tension produites par les
amplificateurs différentiels.
La Fig. 15b illustre un oscillateur 520 à étages multiples, à 1 à "n" étages, o chaque étage est représenté par un bloc d'inverseurs. Chaque
bloc d'inverseurs comporte une entrée IN1 et deux sorties OUT1 et OUT2.
OUT1 fournit un signal (D et OUT2 fournit un signal (t* pour l'étage associé.
Comme représenté, l'étage i inclut le bloc d'inverseurs 522, l'étage 2 inclut le bloc d'inverseurs 524, l'étage 3 inclut le bloc d'inverseurs 526, l'étage n inclut le bloc d'inverseurs 528. Le bloc d'inverseurs 528 est représenté comme incluant quatre inverseurs, 530, 532a, 532b et 524. L'entrée de l'inverseur 530 est couplée à IN1 et sa sortie est couplée aux entrées des inverseurs 532a et 534. L'inverseur 534 produit un signal V* sur OUT2 tandis que la sortie de l'inverseur 532a est couplée à l'entrée de l'inverseur 532b. L'inverseur 532b produit un signal () sur OUT1. Pour fonctionner de façon appropriée, c'est-à-dire produire des signaux OD et (c* synchronisés, les retards combinés de propagation des signaux à travers les inverseurs 532a
et 532b doivent être égaux au retard de l'inverseur 534.
On va maintenant décrire certains des avantages et des applications possibles des PLL et des VCO présentés ci-dessus selon les divers modes de réalisation de la présente invention. L'homme de l'art comprend qu'il existe d'autres applications possibles qui peuvent bénéficier de signaux d'horloge multiples, ou de signaux d'horloge à configurations spéciales, par exemple des signaux d'horloge déphasés, comme décrit plus haut, et des signaux à rapports cycliques spéciaux comme décrit ci-dessous, ou d'autres signaux similaires. Un avantage additionnel des PLL et des VCO exposés dans les divers modes de réalisation de la présente invention, qui offre donc une possibilité d'utilisation, est que plusieurs signaux d'horloge peuvent être engendrés simultanément au moyen d'une PLL unique. Ainsi, des applications qui incluent deux ou plusieurs composants qui fonctionnent à des fréquences différentes peuvent être connectées à une PLL unique qui fournit des signaux d'horloge synchronisés aptes à la mise en oeuvre de chacun des composants. En outre, les PLL et les VCO exposés dans les divers modes de réalisation de la présente invention peuvent prendre en charge des circuits, par exemple des microprocesseurs et similaires, qui peuvent ajuster ou modifier, en cours de fonctionnement, la fréquence de signal d'horloge de fonctionnement. A titre d'exemple, ce type de fonctionnement est décrit
dans le brevet des Etats Unis Numéro 4 893 271 publié le 9 janvier 1990.
Alors que la présente invention a été décrite en termes de plusieurs modes de réalisation préférés, il existe, comme noté précédemment, des
modifications, permutations et équivalents qui sont inclus dans le cadre de la présente invention. Il faut donc comprendre que les revendications5 annexées qui suivent doivent être interprétées comme incluant toutes les modifications, permutations et équivalents qui sont inclus à l'intérieur du
vrai esprit et du vrai cadre de la présente invention.

Claims (32)

R E V E N D I C A T IONS
1. Boucle de verrouillage de phase (46), ou PLL, caractérisée en ce qu'elle comprend: un comparateur (50) qui répond à un signal d'horloge d'entrée et un signal d'horloge d'oscillateur (54) commandé en tension, ou VCO, ledit signal d'horloge d'entrée étant d'une fréquence de signal d'horloge d'entrée et ledit signal d'horloge de VCO (54) étant d'une fréquence de signal d'horloge de VCO (54), ledit comparateur (50) intervenant pour comparer un signal dérivé de ladite fréquence de signal d'horloge d'entrée et un signal dérivé de ladite fréquence de signal d'horloge de VCO (54) et pour développer en réponse à cette comparaison un signal de sortie de comparateur (50); un dispositif de commande de VCO (54) qui répond audit signal de sortie de comparateur (50) et intervient pour produire un signal (VCOCTL) de commande de VCO (54); et un oscillateur (54) commandé en tension, ou VCO, qui inclut un oscillateur (68, 120, 300, 500, 520) comprenant une série d'étages, o un nombre "n" d'étages de ladite série sont configurés pour osciller à une première fréquence au cours d'une condition d'état stable, lesdits étages au nombre de "n" de ladite série engendrant en réponse audit signal (VCOCTL) de commande de VCO (54) une série de signaux de phase à ladite première fréquence; et une logique de décodage (70, 360, 400) couplée audit oscillateur (68, 120, 300, 500, 520) et répondant à au moins deux des signaux de phase de ladite série, ladite logique de décodage (70, 360, 400) étant configurée de façon à engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite première fréquence, le quotient
de "n" par "y" étant égal à un entier positif.
2. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que ledit signal de sortie du comparateur (50) est d'un premier type lorsque ladite fréquence de signal d'horloge d'entrée est supérieure à ladite fréquence de signal d'horloge de VCO (54) et est d'un deuxième type lorsque ladite fréquence de signal d'horloge d'entrée est inférieure à ladite
fréquence de signal d'horloge de VCO (54).
3. Boucle de verrouillage de phase (46) selon la revendication 2 caractérisée en ce que ledit dispositif de commande de VCO (54) comprend un filtre (52) de
boucle commandé par ledit signal de sortie du comparateur (50).
4. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que ladite série d'étages consiste en une série de sas (78 à 84; 122 à 144), ou verrous, une entrée de chaque sas (80 à 84; 124 à 144) à l'exception du premier sas (78; 122) est couplée à une sortie d'un sas (78 à 82; 122 à 142) précédent, une entrée dudit premier sas (78; 122) est couplée à une sortie d'un dernier sas (84; 144), chacun desdits sas (78 à 84; 122 à 144) produisant un retard dont la période est commandée par ledit signal (VCOCTL) de commande de VCO (54).
5. Boucle de verrouillage de phase (46) selon la revendication 4 caractérisée en ce que chaque sas (78 à 84; 122 à 144) de ladite série inclut une paire d'entrées (IN1, IN2) et une paire correspondante de sorties (OUT1, OUT2), de sorte qu'une première sortie (OUT1) est une version retardée en phase de ladite première entrée (IN1) et qu'une deuxième sortie (OUT2) est une version retardée en phase de ladite deuxième entrée (IN2) et est un complément de ladite première sortie (OUT1), et en ce que pour chaque sas (80 à 84; 124 à 144) à l'exception dudit premier sas (78; 122), une première entrée (IN1) est couplée à une première sortie (OUT1) d'un sas précédent (78 à 82; 122 à 142) et une deuxième entrée (IN2) est couplée à une deuxième sortie (OUT2) d'un sas précédent (78 à
82; 122 à 142).
6. Boucle de verrouillage de phase (46) selon la revendication 5 caractérisée en ce que il existe un nombre pair de sas (78 à 84; 122 à 144) et en ce que une première sortie (OUT1) dudit dernier sas (84, 144) est couplée à une deuxième entrée (IN2) dudit premier sas (78, 122) et une deuxième sortie (OUT2) dudit dernier sas (84, 144) est couplée à
une première entrée (IN1) dudit premier sas (78, 122).
7. Boucle de verrouillage de phase (46) selon la revendication 5 caractérisée en ce que il existe un nombre impair de sas (78, 80, 82) et en ce que une première sortie (OUT1) dudit dernier sas (82) est couplée à une première entrée (IN1) dudit premier sas (78) et une deuxième sortie (OUT2) dudit dernier sas (82) est couplée à une
deuxième entrée (IN2) dudit premier sas (78).
8. Boucle de verrouillage de phase (46) selon la revendication 5 caractérisée en ce que ladite série de signaux de phase inclut: une série de signaux de phase prélevés auxdites premières sorties (OUT1) desdits sas (78 à 84; 122 à 144) et une série de signaux de phase inverse prélevés auxdites deuxièmes
sorties (OUT2) desdits sas (78 à 84; 122 à 144).
9. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que ladite logique de décodage (70, 360, 400) intervient pour produire
simultanément de multiples signaux d'horloge.
10. Boucle de verrouillage de phase (46) selon la revendication 9 caractérisée en ce que
lesdits signaux d'horloge multiples sont à des fréquences multiples.
11. Boucle de verrouillage de phase (46) selon la revendication 10 caractérisée en ce que
lesdits signaux d'horloge multiples sont à des phases multiples.
12. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce qu'elle comprend en outre: un diviseur (63) à rétroaction qui couple ledit signal d'horloge de VCO (54) audit comparateur (50) d'une manière telle que ladite fréquence de signal d'horloge de VCO (54) est un multiple de ladite fréquence de signal d'horloge d'entrée, selon la détermination par un opérateur mathématique
diviseur, produit par ledit diviseur (63) à rétroaction.
13. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que ledit oscillateur (68, 120, 300, 500, 520) peut être reconfiguré en réponse à un signal (SEL) de commande de sélection tel que ledit nombre
"n" d'étages de ladite série est établi par ce signal (SEL).
14. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que chaque étage de ladite série est sélectionné dans le groupe constitué par un sas (78 à 84; 122 à 144), un amplificateur différentiel (502, 504, 506, 508), et un ou plusieurs inverseurs (530, 532a, 532b, 534), et en ce que
les étages de ladite série sont configurés en une chaîne de retard.
15. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que ladite logique de décodage (70, 360, 400) inclut un ou plusieurs éléments sélectionnés dans le groupe constitué par une porte ET, une porte OU, un inverseur, un multiplexeur, et un ou plusieurs transistors,
qui répondent à au moins un des signaux de phase de ladite série.
16. Boucle de verrouillage de phase (46) selon la revendication 1 caractérisée en ce que
le rapport cyclique dudit signal d'horloge n'est pas uniforme.
17. Oscillateur (54) commandé en tension, ou VCO, caractérisé en ce qu'il comprend: un oscillateur (68, 120, 300, 500, 520) comprenant une série d'étages, o un nombre de "n" d'étages de ladite série sont configurés pour osciller à une première fréquence au cours d'une condition d'état stable, lesdits étages au nombre de "n" de ladite série engendrant en réponse à un signal (VCOCTL) de commande une série de signaux de phase à ladite première fréquence; et une logique de décodage (70, 360, 400) couplée audit oscillateur (68, 120, 300, 500, 520) et répondant à au moins deux des signaux de phase de ladite série, ladite logique de décodage (70, 360, 400) étant configurée de façon à engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite première fréquence, le quotient
de "n" par "y" étant égal à un entier positif.
18. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que deux signaux de phase de ladite série, ou davantage, sont déphasés
entre eux.
19. Oscillateur (54) commandé en tension selon la revendication 18 caractérisé en ce que deux signaux de phase de ladite série, ou davantage, sont
complémentaires deux à deux.
20. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que ledit oscillateur (68, 120, 300, 500, 520) peut être reconfiguré en réponse à un signal (SEL) de commande de sélection tel que ledit nombre
"n" d'étages de ladite série est établi par ce signal (SEL).
21. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que chaque étage de ladite série est sélectionné dans le groupe constitué par un sas (78 à 84; 122 à 144), un amplificateur différentiel (502, 504, 506, 508), et un ou plusieurs inverseurs (530, 532a, 532b, 534), et en ce que
les étages de ladite série sont configurés en une chaine de retard.
22. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que ladite logique de décodage (70, 360, 400) inclut un ou plusieurs éléments sélectionnés dans le groupe constitué par une porte ET, une porte OU, un inverseur, un multiplexeur, et un ou plusieurs transistors,
qui répondent à au moins un des signaux de phase de ladite série.
23. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que ladite logique de décodage (70, 360, 400) engendre simultanément
deux signaux d'horloge ou davantage.
24. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que
le rapport cyclique dudit signal d'horloge n'est pas uniforme.
25. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que la logique de décodage (70, 360, 400) met en oeuvre la fonction suivante lorsque ledit nombre "n" d'étages de ladite série est un nombre pair: n/2 bouT =] [(12i-1 x f2i)+ (*2i-1 X '2i)] i=l
26. Oscillateur (54) commandé en tension selon la revendication 17 caractérisé en ce que la logique de décodage (70, 360, 400) met en oeuvre la fonction suivante lorsque ledit nombre "n" d'étages de ladite série est un nombre impair: n-l OUT = (1 X n)+E (fiX i+l) i=I
27. Procédé de génération d'un ou plusieurs signaux d'horloge caractérisé en ce qu'il comprend les étapes consistant à: agencer une série d'étages, un nombre "n" d'étages de ladite série étant couplés entre eux pour former une chaîne de retard; configurer ladite chaîne de retard pour qu'elle oscille à une première fréquence au cours d'une condition d'état stable; appliquer un signal de commande à ladite chaîne de retard, ledit signal de commande établissant un temps de retard dans chaque étage de ladite série inclus dans ladite chaîne de retard; engendrer au moyen de ladite chaîne de retard, en réponse à un signal de commande, une série de signaux de phase à ladite première fréquence; décoder au moins deux signaux de phase de ladite série et engendrer au moins un signal d'horloge à une deuxième fréquence qui est un multiple "y" de ladite première fréquence, le quotient de "n" par "y" étant
égal à un entier positif.
28. Procédé selon la revendication 27 caractérisé en ce que deux signaux de phase de ladite série, ou davantage, sont déphasés
entre eux.
29. Procédé selon la revendication 27 caractérisé en ce que deux signaux de phase de ladite série, ou davantage, sont
complémentaires deux à deux.
30. Procédé selon la revendication 27 caractérisé en ce que ladite chaîne de retard est établie en réponse à un signal de commande de sélection tel que ledit nombre "n" d'étages de ladite série est
établi par ce signal.
31. Procédé selon la revendication 27 caractérisé en ce qu'il comprend en outre
une génération simultanée de deux signaux d'horloge ou davantage.
32. Procédé selon la revendication 27 caractérisé en ce que
le rapport cyclique dudit signal d'horloge n'est pas uniforme.
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