TW202333456A - 自適應時鐘工作週期控制器 - Google Patents

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基斯艾倫 鮑曼
丹尼爾 英林
迪普蒂冉貞 沛爾
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美商高通公司
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Abstract

本案內容的一些態樣涉及一種使用包括串聯耦合的延遲裝置的延遲電路的相位擴展的方法。該方法包括：接收時鐘信號；產生該時鐘信號的多個延遲的版本，其中該時鐘信號的該延遲的版本之每一者延遲的版本被不同數量的該延遲裝置延遲；及對該時鐘信號的該延遲的版本的高相位或低相位進行組合以獲得組合的時鐘信號。

Description

自適應時鐘工作週期控制器
本專利申請案主張於2021年9月25日在美國專利局遞交的、序號為17/485,357的非臨時專利申請案的優先權和權益。
概括而言，本案內容的態樣涉及時鐘分配，並且更具體而言，本案內容的態樣涉及時鐘分配網路中的工作週期畸變。
系統可包括時鐘產生器（例如，鎖相迴路），其被配置用於為系統中的一或多個電路（例如正反器）的定時操作產生時鐘信號。系統亦可包括時鐘分配網路（亦被稱為時鐘樹），其用於將時鐘信號從時鐘產生器分配到一或多個電路。時鐘分配面臨的一個挑戰在於：時鐘分配網路的一或多個信號路徑中的不對稱老化會導致時鐘信號的工作週期畸變，從而導致一或多個電路中的定時問題（例如，定時違反）。
下文提供了對一或多個實施方式的簡化的概括以提供對該等實施方式的基本理解。本發明內容不是對所有預期實施方式的詳盡概述，並且既不意欲標識所有實施方式的關鍵或重要元素亦不意欲描述任何或全部實施方式的範圍。其唯一目的是用簡化的形式呈現一或多個實施方式的一些構思，作為稍後提供的更詳細說明的前序。
第一態樣涉及一種工作週期調整器。該工作週期調整器包括第一多工器，其具有第一輸入、第二輸入、選擇輸入及輸出，其中該第一多工器的第一輸入耦合至該工作週期調整器的輸入。該工作週期調整器亦包括：第一反相器，其耦合在該工作週期調整器的該輸入與該第一多工器的該第二輸入之間；及相位擴展器，其具有信號輸入、控制輸入及輸出，其中該相位擴展器的該信號輸入耦合至該第一多工器的該輸出。該工作週期調整器亦包括：第二多工器，其具有第一輸入、第二輸入、選擇輸入及輸出，其中該第二多工器的該第一輸入耦合至該相位擴展器的該輸出，並且該第二多工器的該輸出耦合至該工作週期調整器的輸出；及第二反相器，其耦合在該相位擴展器的該輸出與該第二多工器的該第二輸入之間。
第二態樣涉及一種高相位擴展器。該高相位擴展器包括或閘，其具有第一輸入、第二輸入及輸出，其中該或閘的該第一輸入耦合至該高相位擴展器的輸入，並且該或閘的該輸出耦合至該高相位擴展器的輸出。該高相位擴展器亦包括延遲裝置，其串聯耦合在該高相位擴展器的該輸入與該或閘的該第二輸入之間，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該等延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應第二信號輸入耦合至該高相位擴展器的該輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：在該相應的控制輸入處接收相應的控制信號；若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
第三態樣涉及一種低相位擴展器。該低相位擴展器包括及閘，其具有第一輸入、第二輸入及輸出，其中該及閘的該第一輸入耦合至該低相位擴展器的輸入，並且該及閘的該輸出耦合至該低相位擴展器的輸出。該低相位擴展器亦包括延遲裝置，其串聯耦合在該低相位擴展器的該輸入與該及閘的該第二輸入之間，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應第一信號輸入耦合至該等延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應第二信號輸入耦合至該低相位擴展器的該輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：在該相應的控制輸入處接收相應的控制信號；若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
第四態樣涉及一種使用包括串聯耦合的延遲裝置的延遲電路的相位擴展的方法。該方法包括：接收時鐘信號；產生該時鐘信號的多個延遲的版本，其中該時鐘信號的該等延遲的版本之每一者被不同數量的該等延遲裝置延遲；及對該時鐘信號的該等延遲的版本的高相位或低相位進行組合以獲得組合的時鐘信號。
在下文結合附圖提供的具體實施方式意欲作為各種配置的描述，而不是表示可實現本文該概念的唯一配置。為了提供對各種概念的徹底理解詳細描述包括了具體的細節。然而，對於本領域技藝人士而言顯而易見的是：可不用該等具體細節來實施該等設計構思。在某些情況下，以方塊圖的形式示出的眾所熟知的結構和部件是為了避免模糊該等概念。
圖1圖示系統110的實例，系統110包括時鐘產生器115、時鐘分配網路120、及根據某些態樣的多個電路150-1至150-3。時鐘產生器115被配置為產生時鐘信號以用於電路150-1至150-3的定時操作。時鐘產生器115可用鎖相迴路（PLL）或其他類型的時鐘產生器115來實現。時鐘分配網路120（亦被稱為時鐘樹）被配置為將時鐘信號從時鐘產生器115分配到電路150-1至150-3。如本文所使用的，「時鐘信號」可是在高低之間振盪的週期性信號。例如，時鐘信號可用於對同步數位電路或其他類型的電路的操作進行計時。時鐘信號具有工作週期，其可表示為時鐘信號為高（即1）的時鐘時段（即時鐘週期）的百分比或分數。時鐘信號可被閘控以節省功率（例如，當電路150-1至150-3不活動時）。時鐘閘控是一種用於在一或多個電路不活動時降低動態功耗的已知技術。
在圖1所示的實例中，電路150-1至150-3之每一者可包括相應的正反器155-1至155-3，其由時鐘信號計時。應當理解的是，電路150-1至150-3不限於正反器，並且可包括除正反器155-1至155-3之外或代替正反器的其他裝置。
在該實例中，時鐘產生器115耦合至時鐘分配網路120的輸入122，並且電路150-1至150-3之每一者電路耦合至時鐘分配網路120的相應的輸出124-1至124-3。時鐘分配網路120經由輸入122（亦被稱為根節點）從時鐘產生器115接收時鐘信號，並且經由輸出124-1至124-3（亦被稱為葉節點）將時鐘信號分配到電路150-1至150-3。
在圖1所示的實例中，時鐘分配網路120包括信號路徑125、延遲緩衝器132、134和136。信號路徑125包括串聯耦合的延遲緩衝器130-1至130-n。應當理解，時鐘分配網路120可包括附加的延遲緩衝器及/或圖1中未圖示的其他部件。例如，時鐘分配網路120可包括自適應時鐘分配（未圖示）以減輕電源電壓下降的影響。時鐘分配網路120亦可包括一或多個時鐘閘控電路（亦被稱為時鐘閘控單元），用於在電路150-1至150-3處於閒置狀態時對時鐘信號進行閘控，以降低電路150-1至150-3閒置時的動態功耗。如本文所使用的，「信號路徑」是信號（例如，時鐘信號）傳播的路徑，並且可包括一或多個延遲緩衝器及/或一或多個其他部件（例如，分路器、放大器、開關、電壓位準位移器、時鐘閘控電路等）。
時鐘分配網路120的一個挑戰在於，時鐘分配網路120中的不對稱老化可導致葉節點（即輸出124-1至124-3）處的時鐘信號中的工作週期畸變，該等節點耦合至電路150-1至150-3。若不加以校正，工作週期畸變可能導致電路150-1至150-3中的定時問題（例如，定時違反）。
現在將參考圖2A至圖2C論述由於時鐘分配網路120的信號路徑125中的不對稱老化而導致的工作週期畸變的實例。圖2A圖示包括串聯耦合的延遲緩衝器130-1至130-8的信號路徑125的實例。應當理解，信號路徑125不局限於圖2A所示的延遲緩衝器130-1至130-8的數量，並且信號路徑125可包括不同數量的延遲緩衝器。
在圖2A所示的實例中，延遲緩衝器130-1至130-8之每一者與相應的互補反相器一起實現，互補反相器包括第一相應的電晶體225-1至225-8（例如，n型場效應電晶體（NFET））和第二相應的電晶體230-1至230-8（例如，p型場效應電晶體（PFET））。然而，應當理解，延遲緩衝器130-1至130-8之每一者皆可用另一種類型的電路或邏輯閘來實現。亦應當理解，延遲緩衝器可包括兩個串聯耦合的反相器，以實現非反相延遲緩衝器。在此種情況下，圖2A中的延遲緩衝器130-1和130-2可被認為是第一非反相延遲緩衝器，圖2A中的延遲緩衝器130-3和130-4可被認為是第二非反相延遲緩衝器，依此類推。
在某些態樣，時鐘閘控電路（未圖示）可耦合在時鐘產生器115和信號路徑125的輸入之間。在該實例中，時鐘閘控電路可被配置為在活動模式下傳遞時鐘信號，並且在閒置模式下對時鐘信號進行閘控（亦即，鎖定時鐘信號），以在閒置模式下節省功率。
圖2B圖示一個實例，其中時鐘信號在閒置模式下被閘控，並且信號路徑125的輸入在閒置模式下保持為低（即邏輯零）。圖2B亦圖示在閒置模式下延遲緩衝器130-1至130-8之每一者的輸出處的邏輯狀態。如圖2B所示，延遲緩衝器130-1至130-8的輸出處的邏輯狀態在1與0之間交替，因為延遲緩衝器130-1至130-8是用該實例中的反相器實現的。
在該實例中，電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8在閒置模式下被接通，而電晶體225-1、230-2、225-3、230-4、225-5、230-6、225-7和230-8在閒置模式下被關斷。在圖2B中，接通的電晶體用加粗的線條表示。在閒置模式下接通的電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8在閒置模式下受到應力，其中約等於電源電壓Vdd的DC電壓被施加到電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8之之每一者電晶體的源極上。閒置模式下的電壓應力導致電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8比在閒置模式下被關斷的電晶體225-1、230-2、225-3、230-4、225-5、230-6、225-7和230-8老化的更多，此導致信號路徑125中電晶體的不對稱老化。
在該實例中，不對稱老化增加了電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8的臨限電壓，此使電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8相對於電晶體225-1、230-2、225-3、230-4、225-5、230-6、225-7和230-8減速。電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8的減速導致信號路徑125輸出處的下降沿延遲相對於信號路徑125輸出處的上升沿延遲增加。此是因為時鐘信號的下降沿（即下降轉換）經由依次接通在閒置模式下受到應力的電晶體230-1、225-2、230-3、225-4、230-5、225-6、230-7和225-8來傳播到信號路徑125的輸出，而時鐘信號的上升沿（即上升轉換）經由依次接通在閒置模式下未受應力的電晶體225-1、230-2、225-3、230-4、225-5、230-6、225-7和230-8來傳播到信號路徑125的輸出。下降沿延遲相對於上升沿延遲的增加導致信號路徑125中的工作週期畸變。
工作週期畸變的一個實例如圖2C所示的定時圖所示。在圖2C所示的實例中，時鐘信號250是當信號路徑125不處於閒置模式（亦即，信號路徑125是活動狀態）時向信號路徑125的輸入。在該實例中，在信號路徑125的輸入處時鐘信號250具有50%的工作週期。圖2C亦圖示在時鐘信號已經經由信號路徑125傳播之後，信號路徑125的輸出處的時鐘信號260。信號路徑125將時鐘信號260的上升沿延遲了延遲量T r，並且將時鐘信號260的下降沿延遲了延遲量T f。如圖2C所示，如前述的，由於信號路徑125中電晶體的不對稱老化，下降沿的延遲量T f比上升沿的延遲量T r更長。下降沿的較長的延遲量導致在信號路徑125的輸出處時鐘信號260的工作週期增加（亦即，導致工作週期大於50%）。因此，在該實例中，由於不對稱老化導致的工作週期畸變增加了時鐘信號的工作週期。
對於信號路徑125的輸入在閒置模式下保持為高的情況，亦發生不對稱老化。在此種情況下，不對稱老化導致信號路徑125的上升沿延遲相對於信號路徑125的下降沿延遲增加，從而導致降低時鐘信號的工作週期的工作週期畸變。因此，信號路徑125中電晶體的不對稱老化隨時間引起工作週期畸變。工作週期畸變可增加或減少時鐘信號的工作週期，例如，取決於信號路徑125的輸入在閒置模式下是保持為低還是保持為高、信號路徑125中的延遲緩衝器的數量及/或其他因素。
圖3圖示被配置為根據某些態樣補償工作週期畸變的自適應工作週期控制器305的實例。自適應工作週期控制器305包括定時量測電路310、工作週期調整器320和工作週期控制電路330。
定時量測電路310具有輸入312和輸出314。在圖3的實例中，定時量測電路310的輸入312耦合至時鐘分配網路120的葉節點（即輸出124-3）。然而，應當理解，在其他實例中，定時量測電路310的輸入312可耦合至另一節點，如下文進一步論述的。定時量測電路310被配置為：在輸入312處接收時鐘信號，量測時鐘信號的一或多個定時參數，並且基於量測的一或多個定時參數來輸出量測信號。一或多個定時參數提供與在定時量測電路310的輸入312處接收到的時鐘信號的工作週期相關的資訊。例如，一或多個定時參數可包括時鐘信號的高相位的量測結果，其中高相位是時鐘信號在一個時鐘週期（亦即，時鐘信號的一個週期）內為高（亦即，為1）的歷時。在該實例中，對於給定的時鐘週期，較大的高相位指示較大的工作週期，而較小的高相位指示較小的工作週期。一或多個定時參數亦可包括時鐘信號的低相位的量測結果，其中低相位是時鐘信號在一個時鐘週期內為低（亦即，為零）的歷時。在該實例中，對於給定的時鐘週期，較大的低相位表示較小的工作週期，而較小的低相位表示較大的工作週期。
在圖3的實例中，定時量測電路310耦合至葉節點（即輸出124-3）。因此，在該實例中，定時量測電路310在時鐘信號在時鐘分配網路120中經歷工作週期畸變之後，接收到時鐘信號。因此，來自定時量測電路310的量測信號提供資訊，該資訊關於由於時鐘分配網路120中的老化效應造成的在葉節點處的時鐘信號的工作週期畸變。定時量測電路310亦可被稱為工作週期監測器、工作週期量測電路、工作週期偵測器或其他術語。
工作週期調整器320具有信號輸入322、控制輸入326和輸出324。信號輸入322耦合至時鐘產生器115，而輸出324耦合至時鐘分配網路120。在圖3的實例中，工作週期調整器320的輸出324耦合至時鐘分配網路120的根節點（即輸入122）。工作週期調整器320被配置為在信號輸入322處接收時鐘信號，調整時鐘信號的工作週期（亦即，對時鐘信號進行工作週期調整），並且在工作週期調整後在輸出324處輸出時鐘信號。輸出324處的時鐘信號亦可被稱為經工作週期調整的時鐘信號，因為工作週期調整器320對在輸入322處接收到的時鐘信號的工作週期進行調整，以在輸出324處產生經工作週期調整的時鐘信號。工作週期調整器320被配置為基於在控制輸入326處接收到的控制信號來調整時鐘信號的工作週期，如下文進一步論述的。在該實例中，由於工作週期調整器320的輸出324耦合至時鐘分配網路120的根節點（即輸入122），因此工作週期調整器320在根節點處提供對時鐘信號的工作週期調整。然而，應當理解，本案內容不限於該實例。
工作週期控制器電路330具有輸入332和輸出334。輸入332耦合至定時量測電路120的輸出314，而輸出334耦合至工作週期調整器320的控制輸入326。工作週期控制電路330被配置為接收來自定時量測電路310的量測信號，並且由工作週期調整器320經由控制輸入326基於量測信號來設定時鐘信號的工作週期調整。
在一個實例中，工作週期控制電路330經由基於來自定時量測電路310的量測信號決定工作週期調整，並且基於所決定的工作週期調整來設置工作週期調整器320的工作週期調整，來補償時鐘分配網路120中的工作週期畸變。例如，來自定時量測電路310的量測信號可指示在葉節點處量測的時鐘信號的高相位。在該實例中，工作週期控制電路330可將量測出的高相位與和目標工作週期相對應的目標高相位進行比較，以決定用於工作週期調整器320的工作週期調整。對於其中目標工作週期為50%工作週期的實例，目標高相位約等於半個時鐘週期。若量測出的高相位大於目標高相位（當葉節點處的時鐘信號的工作週期大於目標工作週期時發生），則工作週期控制電路330可決定減少葉節點處的時鐘信號的工作週期的針對工作週期調整器320的工作週期調整。在此種情況下，工作週期的減少減小了葉節點處時鐘信號的工作週期與目標工作週期之間的差異。另一態樣，若量測出的高相位小於目標高相位（當葉節點處的時鐘信號的工作週期小於目標工作週期時發生），則工作週期控制電路330可決定增加葉節點處的時鐘信號的工作週期的針對工作週期調整器320的工作週期調整。下文進一步論述用於決定工作週期調整器320的工作週期調整的其他實例。
因此，在該實例中，自適應工作週期控制器305使用定時量測電路310來監測葉節點處時鐘信號的工作週期，並且基於來自定時量測電路310的量測信號來調整根節點處的時鐘信號的工作週期，以補償時鐘分配網路120中的工作週期畸變。在某些態樣，自適應工作週期控制器305可在每次系統110被引導時執行工作週期調整。
在圖3的實例中，自適應工作週期控制器305使用定時量測電路310來監測一個葉節點（亦即，輸出124-3）處的時鐘信號的工作週期。在該實例中，在耦合至定時量測電路310的葉節點處的工作週期畸變與在每個其他葉節點（亦即，輸出124-1和124-2）處的工作週期畸變之間可存在高度相關性。然而，應當理解，自適應工作週期控制器305不限於該實例。在另一實例中，自適應工作週期控制器305可包括多個定時量測電路，其中每個定時量測電路耦合至相應的葉節點，以用於監測相應的葉節點處的時鐘信號的工作週期。
應當理解，定時量測電路310不限於耦合至葉節點。例如，在一些應用中，定時量測電路310可耦合至位於時鐘分配網路120之前的節點或位於時鐘分配網路120內的節點。可進行此種操作例如，為除了上文論述的時鐘分配網路120中的老化效應之外的、導致時鐘信號的工作週期畸變其他效應提供工作週期補償。在一個實例中，時鐘產生器115可能將工作週期畸變引入時鐘信號中。在該實例中，為了提供對時鐘產生器115中的工作週期畸變的補償，定時量測電路310可耦合至在時鐘分配網路120之前的工作週期調整器320的輸出324。在另一實例中，定時量測電路310可耦合至時鐘分配網路120內的節點，以在時鐘分配網路120內提供工作週期補償。因此，應當理解，定時量測電路310可耦合至系統（例如，系統110）中的多個節點中的任何一個，以對系統中導致工作週期畸變的各種影響提供工作週期補償。
實現定時量測電路310的一個挑戰在於實現高解析度定時量測。高解析度使得能夠更精確地補償工作週期畸變（例如，在時鐘分配網路120及/或時鐘產生器115中）。隨著時鐘信號的頻率增加以實現更快的處理速度，實現高解析度定時量測變得更具挑戰性，如下文進一步論述的。
圖4圖示定時量測電路410的當前實施方式的實例。定時量測電路410包括正反器420、環形振盪器430和計數器440。正反器420具有被配置為接收時鐘信號的信號輸入（標記為「D」）、時鐘輸入（標記為「CK」）和輸出（標記為「Q」）。環形振盪器430具有賦能輸入432和輸出434。計數器440具有目標輸入446、計數輸入442、賦能輸入444和輸出448。
在該實例中，定時量測電路410量測時鐘信號的高相位（亦即，時鐘信號在一個時鐘週期內為高的歷時）。為此，經由向環形振盪器430的賦能輸入432輸入賦能信號來賦能環形振盪器430。此導致環形振盪器430產生以環形振盪器430的頻率振盪的環形振盪器（RO）信號。環形振盪器430在環形振盪器430的輸出434處輸出RO信號，該輸出434耦合至正反器420的時鐘輸入和計數器440的計數輸入442。
在該實例中，正反器420由RO信號計時。正反器420被配置為在RO信號的上升沿鎖存時鐘信號的邏輯狀態，並且將鎖存的時鐘信號的邏輯狀態輸出到計數器440的賦能輸入444。在該實例中，正反器420在時鐘信號為高時鎖存1，並且因此在約等於時鐘信號的高相位的歷時期間向計數器440的賦能輸入444輸出1。
在該實例中，計數器440對計數輸入442處的RO信號的振盪次數進行計數，同時正反器420向計數器440的賦能輸入444輸出1。由於在約等於時鐘信號的高相位的歷時正反器420向計數器440的賦能輸入444輸出1，因此計數器440對RO信號在時鐘信號的高相位中的振盪次數進行計數。因此，計數器440的計數值提供了對時鐘信號的高相位（亦即，時鐘信號在一個時鐘週期內為高的歷時）的量測。
計數器440在目標輸入446處接收目標計數值，其中目標計數值指示與目標工作週期（例如，50％工作週期）相對應的目標高相位的計數值。計數器440隨後將來自RO信號的計數值與目標計數值進行比較以決定時鐘信號的工作週期是高於還是低於目標工作週期，並且基於比較結果在輸出448處輸出信號，該信號指示是增加還是減少時鐘信號的工作週期以補償工作週期畸變。
圖4所示的基於RO的定時量測電路410的挑戰在於，為了實現高解析度，環形振盪器430的頻率需要遠高於時鐘信號的頻率。隨著時鐘信號的頻率增加，使用基於RO的定時量測電路410實現高解析度變得越來越困難。例如，對於2 Ghz的時鐘頻率，其對應的時鐘週期為500ps，10 GHz的環形振盪器頻率，其對應的時鐘週期為100ps只能提供一個時鐘週期的20%的解析度，此是相當低的。
為了解決上述問題，本案內容的態樣提供了能夠使用可調整的延遲電路及/或時間-數位轉換器 （TDC）以高解析度來量測時鐘信號的一或多個定時參數的定時量測電路，如下文進一步論述的。
圖5圖示根據某些態樣的示例性定時量測電路510。定時量測電路510可用於實現圖3中的定時量測電路310（即定時量測電路310可是定時量測電路510的一個實例）。
定時量測電路510具有輸入512和輸出514。定時量測電路510被配置為經由輸入512接收時鐘信號（標記為「clk」）。在一個實例中，輸入512可耦合至時鐘分配網路（例如，時鐘分配網路120）的葉節點。然而，應當理解，本案內容不限於該實例，並且輸入512可耦合至另一節點（例如，時鐘分配網路120之前的節點、時鐘分配網路120之內的節點等）。定時量測電路510被配置為在輸出514處輸出量測信號，如下文進一步論述的。對於其中使用定時量測電路510來實現圖3中的定時量測電路310的實例，輸入512對應於圖3中的輸入312並且輸出514對應於圖3中的輸出314。對於其中定時量測電路510的輸入512耦合至工作週期調整器320的輸出324的實例，定時量測電路510的輸入512處的時鐘信號亦可被稱為經工作週期調整時鐘信號，因為工作週期調整器320調整了在工作週期調整器320的輸入322處接收到的時鐘信號的工作週期。定時量測電路510的輸入512可經由信號路徑125耦合至工作週期調整器320的輸出324。
在該實例中，定時量測電路510包括量測控制電路520、啟動電路530、延遲電路550、時間-數位轉換器（TDC）560和擷取電路540。如下文進一步論述的，量測控制電路520控制定時量測電路510的操作。
啟動電路530具有賦能輸入532、時鐘輸入534、控制輸入536和輸出538。賦能輸入532耦合至量測控制電路520的第一輸出523，時鐘輸入534耦合至定時量測電路510的輸入512以接收時鐘信號，並且控制輸入536耦合至量測控制電路520的第二輸出524。啟動電路530被配置為經由賦能輸入532從量測控制電路520接收賦能信號以發起量測。回應於賦能信號，啟動電路530在時鐘信號的邊沿上在輸出538處啟動（亦即，輸出）定時信號的邊沿。用於啟動定時信號的邊沿的時鐘信號的邊沿可是上升沿或下降沿。在某些態樣，啟動電路530基於經由控制輸入536從量測控制電路520接收的第一邊沿選擇信號來選擇用於啟動定時信號的邊沿的時鐘信號的邊沿。例如，若第一邊沿選擇信號具有第一邏輯值，則啟動電路530可在時鐘信號的上升沿上啟動定時信號的邊沿，並且若第一邊沿選擇信號具有第二邏輯值，則在時鐘信號的下降沿上啟動定時信號的邊沿。第一邏輯值可是1並且第二邏輯值可是零，或者反之亦然。定時信號的邊沿可是上升沿或下降沿。
延遲電路550具有信號輸入552、控制輸入554和輸出556。信號輸入552耦合至啟動電路530的輸出538。控制輸入554耦合至量測控制電路520的第三輸出525。延遲電路550被配置為：經由信號輸入552接收來自啟動電路530的定時信號的邊沿，將定時信號的邊沿延遲某個時間延遲量，並且在輸出556處輸出定時信號的經延遲的邊沿。在某些態樣，延遲電路550的時間延遲是可調整的（亦即，可程式設計的）。在該等態樣，延遲電路550被配置為：基於經由控制輸入554從量測控制電路520接收的延遲控制信號來設置延遲電路550的時間延遲。
擷取電路540具有時鐘輸入542、控制輸入544和輸出546。時鐘輸入542耦合至定時量測電路510的輸入512以接收時鐘信號，並且控制輸入544耦合至量測控制電路520的第四輸出526。擷取電路540被配置為：產生擷取信號並且在輸出546處輸出擷取信號。在某些態樣，擷取電路540被配置為：基於經由控制輸入544從量測控制電路520接收的第二邊沿選擇信號來在時鐘信號的上升沿或下降沿上輸出擷取信號的邊沿。例如，若第二邊沿選擇信號具有第一邏輯值，則擷取電路540可在時鐘信號的上升沿上輸出擷取信號的邊沿，並且若第二邊沿選擇信號具有第二邏輯值，則在時鐘信號的下降沿上輸出擷取信號的邊沿。第一邏輯值可是1並且第二邏輯值可是零，或者反之亦然。擷取信號的邊沿可是上升沿或下降沿。在某些態樣，擷取信號可是擷取時鐘信號，如下文進一步論述的。
TDC 560具有信號輸入562、擷取輸入564和輸出566。TDC 560的信號輸入562耦合至延遲電路550的輸出556，以用於從延遲電路550接收定時信號的經延遲的邊沿。擷取輸入564耦合至擷取電路540的輸出546，以用於從擷取電路540接收擷取信號的邊沿。TDC 560的輸出566耦合至量測控制電路520的時間量測輸入522。TDC 560被配置為：量測TDC 560在信號輸入562處接收到定時信號的邊沿的時間與TDC 560在擷取輸入564處接收到擷取信號的邊沿的時間之間的時間延遲（亦即，流逝的時間），並且在輸出566處輸出數位時間量測信號，該數位時間量測信號指示量測到的時間延遲。在該實例中，時間延遲量測可在定時信號的邊沿開始並且在擷取信號的邊沿停止。
在某些態樣，量測控制電路520可經由使用第一邊沿選擇信號選擇用於啟動定時信號的邊沿的時鐘信號的邊沿，並且使用第二邊沿選擇信號選擇用於輸出擷取信號的邊沿的時鐘信號的邊沿來量測時鐘信號的各種定時參數。圖6圖示此種情況的實例，其圖示時鐘信號的示例性定時圖。應當理解，時鐘信號可具有與圖6中所示的工作週期不同的工作週期。
例如，量測控制電路520可經由選擇時鐘信號的上升沿610以啟動定時信號的邊沿，並且選擇時鐘信號的下降沿620以輸出擷取信號的邊沿來量測時鐘信號的高相位。如前述，高相位是時鐘信號在一個時鐘週期內為高（亦即，1）的歷時。在該實例中，高相位開始於時鐘信號的上升沿610，而結束於時鐘信號的下降沿620，如圖6所示。在該實例中，高相位約等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。此是因為高相位約等於從時鐘信號的上升沿610上啟動定時信號的邊沿的時間及在時鐘信號的下降沿620上輸出擷取信號的邊沿的時間的時間延遲，其等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。假設延遲電路550的時間延遲是已知的，量測控制電路520可使用由來自TDC 560的數位時間量測信號指示的量測時間延遲和延遲電路550的已知時間延遲來決定高相位。
在另一實例中，量測控制電路520可經由選擇時鐘信號的下降沿620以啟動定時信號的邊沿，並且選擇時鐘信號的上升沿630以輸出擷取信號的邊沿來量測時鐘信號的低相位。低相位是時鐘信號在一個時鐘週期內為低的歷時。在該實例中，低相位開始於時鐘信號的下降沿620，而結束於時鐘信號的上升沿630，如圖6所示。在該實例中，低相位等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。此是因為低相位約等於從時鐘信號的下降沿620上啟動定時信號的邊沿的時間及在時鐘信號的上升沿630上輸出擷取信號的邊沿的時間的時間延遲，其等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。假設延遲電路550的時間延遲是已知的，量測控制電路520可使用由來自TDC 560的數位時間量測信號指示的量測時間延遲和延遲電路550的已知時間延遲來決定低相位。
在另一實例中，量測控制電路520可經由選擇時鐘信號的第一上升沿610以啟動定時信號的邊沿，並且選擇時鐘信號的第二上升沿630以輸出擷取信號的邊沿來量測時鐘信號的週期。在該實例中，時鐘信號的週期約等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。此是因為時鐘週期約等於從時鐘信號的第一上升沿610上啟動定時信號的邊沿的時間到在時鐘信號的第二上升沿630上輸出擷取信號的邊沿的時間的時間延遲，其約等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。假設延遲電路550的時間延遲是已知的，則量測控制電路520可使用由來自TDC 560的數位時間量測信號指示的量測時間延遲和延遲電路550的已知時間延遲來決定時鐘信號的週期。
量測控制電路520亦可經由選擇時鐘信號的第一下降沿620以啟動定時信號的邊沿，並且選擇時鐘信號的第二下降沿640以輸出擷取信號的邊沿來量測時鐘信號的週期。在該實例中，時鐘信號的週期約等於延遲電路550的時間延遲與由TDC 560量測的時間延遲之和。因此，在該實例中，定時量測電路510支援兩種用於量測時鐘週期的方法（亦即，量測時鐘信號的兩個連續上升沿之間的週期或量測時鐘信號的兩個連續下降沿之間的週期）。任何一種方法皆可用來量測時鐘週期，或者兩種方法皆可用來量測時鐘週期。
因此，量測控制電路520可量測時鐘信號的一或多個定時參數中的任何一個，包括時鐘信號的高相位、時鐘信號的低相位和時鐘信號的週期。量測控制電路520經由選擇啟動時鐘邊沿（亦即，用於啟動定時信號的邊沿的時鐘信號的邊沿）和相應的地選擇擷取時鐘邊沿（亦即，用於輸出擷取信號的邊沿的時鐘信號的邊沿）來選擇要量測的定時參數。例如，為了量測高相位，量測控制電路520針對啟動時鐘邊沿選擇時鐘信號的上升沿，並且針對擷取時鐘邊沿選擇時鐘信號的下降沿。在某些態樣，啟動時鐘邊沿亦可被稱為時鐘信號的第一邊沿，並且擷取時鐘邊沿亦可被稱為時鐘信號的第二邊沿。
在某些態樣，量測控制電路520被配置為基於時鐘信號的一或多個量測的定時參數來產生量測信號，並且在耦合至定時量測電路510的輸出514的第五輸出527處輸出量測信號。在一個實例中，量測信號可指示以下各項中的一項或多項：量測的時鐘信號的高相位、量測的時鐘信號的低相位和量測的時鐘信號的週期。
在另一實例中，量測控制電路520可基於以下各項中的兩項或更多項來決定時鐘信號的工作週期：量測的時鐘信號的高相位、量測的時鐘信號的低相位和量測的時鐘信號的週期。例如，量測控制電路520可基於量測的時鐘信號的高相位和量測的時鐘信號的週期的比率來決定時鐘信號的工作週期。在該實例中，0.5的比率對應於50%的工作週期。量測控制電路520隨後可輸出指示所決定的工作週期的量測信號。
在另一實例中，量測控制電路520可基於以下各項中的一項或多項來決定時鐘信號的工作週期調整：量測的時鐘信號的高相位、量測的時鐘信號的低相位和量測的時鐘信號的週期。例如，時鐘信號可具有目標工作週期50%。在該實例中，量測控制電路520可將量測的時鐘信號的高相位與量測的時鐘信號的低相位進行比較以決定工作週期調整。例如，若量測出的高相位大於量測出的低相位（當時鐘信號的工作週期大於目標工作週期50%時發生），則量測控制電路520可決定此種工作週期調整：減小時鐘信號的工作週期以使時鐘信號的工作週期更接近目標工作週期50％。另一態樣，若量測出的高相位小於量測出的低相位（當時鐘信號的工作週期小於目標工作週期時發生），則量測控制電路520可決定此種工作週期調整：增加時鐘信號的工作週期以使時鐘信號的工作週期更接近目標工作週期50%。量測控制電路520隨後可輸出指示所決定的工作週期調整的量測信號。應當理解，本案內容不限於該實例，並且量測控制電路520可基於時鐘信號的一或多個量測的定時參數以不同的方式決定工作週期調整。
應當理解，在一些實施方式中，量測信號可包括兩個或兩個以上信號。例如，量測信號可包括指示工作週期調整的符號（亦即，指示是增加還是減小時鐘信號的工作週期）的第一信號，及指示工作週期將被調整的量的第二信號。在該實例中，第一信號和第二信號可在一條線上串聯輸出或在兩條平行線上輸出。
工作週期控制電路330可接收來自定時量測電路510的量測信號，基於量測信號決定針對工作週期調整器320的工作週期調整，並且基於所決定的工作週期調整來設置工作週期調整器320的工作週期調整（亦即，基於決定的工作週期調整來產生控制工作週期調整器320的工作週期調整的控制信號，並且將控制信號輸入到工作週期調整器的控制輸入326）。如下文進一步論述的，工作週期調整器320可經由增加時鐘信號的高相位或降低時鐘信號的低相位來增加時鐘信號的工作週期，並且工作週期調整器320可經由降低時鐘信號的高相位或增加時鐘信號的低相位來降低時鐘信號的工作週期。
對於其中量測信號指示時鐘信號的量測出的高相位的實例，工作週期控制電路330可將量測出的高相位與和目標工作週期（例如，50％工作週期）相對應的目標高相位進行比較。若量測出的高相位大於目標高相位（當時鐘信號的工作週期大於目標工作週期時發生），則工作週期控制電路330可決定針對工作週期調整器320的工作週期調整，該工作週期調整減少耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。另一態樣，若量測出的高相位小於目標高相位（當時鐘信號的工作週期小於目標工作週期時發生），則工作週期控制電路330可決定針對工作週期調整器320的工作週期調整，該工作週期調整增加耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。
對於其中量測信號指示時鐘信號的量測出的低相位的實例，工作週期控制電路330可將量測出的低相位與和目標工作週期（例如，50％工作週期）相對應的目標低相位進行比較。若量測出的低相位小於目標低相位（當時鐘信號的工作週期小於目標工作週期時發生），則工作週期控制電路330可決定針對工作週期調整器320的工作週期調整，該工作週期調整增加耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。另一態樣，若量測出的低相位小於目標低相位（當時鐘信號的工作週期大於目標工作週期時發生），則工作週期控制電路330可決定針對工作週期調整器320的工作週期調整，該工作週期調整減少耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。
對於量測信號基於時鐘信號的一或多個量測出的定時參數來指示工作週期調整的實例，工作週期控制電路330基於所指示的工作週期調整來設置工作週期調整器320的工作週期調整。
對於量測信號指示量測的時鐘信號的高相位和量測的時鐘信號的低相位二者，並且目標工作週期為50％的實例，工作週期控制電路330可將時鐘信號的量測出的高相位與量測出的低相位進行比較以決定工作週期調整。例如，若量測出的高相位大於量測出的低相位（當時鐘信號的工作週期大於目標工作週期50%時發生），則工作週期控制電路330可決定工作週期調整，該工作週期調整減少耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。另一態樣，若量測出的高相位小於量測出的低相位（當時鐘信號的工作週期小於目標工作週期時發生），則工作週期控制電路330可決定工作週期調整，該工作週期調整增加耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。
對於其中量測信號指示時鐘信號的工作週期的實例，工作週期控制電路330可將指示的工作週期與目標工作週期進行比較以決定工作週期調整。例如，若所指示的工作週期大於目標工作週期，則工作週期控制電路330可決定工作週期調整，該工作週期調整減少耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。若所指示的工作週期小於目標工作週期，則工作週期控制電路330可決定工作週期調整，該工作週期調整增加耦合至定時量測電路510的輸入512的節點處的時鐘信號的工作週期。
圖7圖示根據某些態樣的啟動電路530和擷取電路540的示例性實施方式。
在該實例中，啟動電路530包括反相器710、多工器720、第一正反器730、第二正反器740和啟動正反器750。多工器720具有第一輸入722、第二輸入724、選擇輸入726和輸出728。第一輸入722耦合至啟動電路530的時鐘輸入534，而選擇輸入726耦合至啟動電路530的控制輸入536。反相器710耦合在啟動電路530的時鐘輸入534與多工器720的第二輸入724之間。因此，多工器720的第一輸入722接收時鐘信號，並且多工器720的第二輸入724接收反相時鐘信號。多工器720被配置為基於選擇輸入726處的控制信號來選擇第一輸入722處的時鐘信號或第二輸入724處的反相時鐘信號，並且在輸出728處輸出時鐘信號和反相時鐘信號中所選擇的一個。在輸出728處的時鐘信號和反相時鐘信號中所選擇的一個在下文的論述中被稱為啟動時鐘信號（標記為「clk_l」）。如下文進一步論述的，多工器720允許量測控制電路520能夠選擇上升時鐘沿或下降時鐘沿以啟動定時信號的邊沿。
第一正反器730具有耦合至啟動電路530的賦能輸入532的信號輸入732、耦合至啟動電路530的時鐘輸入534的時鐘輸入734，及輸出736。第二正反器740具有耦合至第一正反器730的輸出736的信號輸入742、耦合至多工器720的輸出728的時鐘輸入744，及輸出746。啟動正反器750具有耦合至第二正反器740的輸出746的信號輸入752、耦合至多工器720的輸出728的時鐘輸入754，及耦合至啟動電路530的輸出538的輸出756。
在該實例中，啟動電路530使用來自量測控制電路520的賦能信號來提供定時信號，並且取決於多工器720選擇時鐘信號還是反相時鐘信號，在時鐘信號的上升沿或下降沿上啟動定時信號的邊沿。在一個實例中，來自量測控制電路520的賦能信號被設置為高以發起工作週期量測。在該實例中，賦能信號的上升沿經由第一正反器730和第二正反器740傳播到啟動正反器750的信號輸入752，其中第一正反器730由時鐘信號計時，而第二正反器740由啟動時鐘信號（亦即，時鐘信號和反相時鐘信號中所選擇的一個）計時。
啟動正反器750被配置為在啟動時鐘信號（標記為「clk_l」）的上升沿上啟動賦能信號的上升沿。在該實例中，賦能信號的上升沿提供了定時信號的上升沿（標記為「din」）。對於時鐘信號由多工器720選擇的情況，啟動正反器750在時鐘信號的上升沿上啟動定時信號的邊沿（亦即，在該實例中為賦能信號的上升沿）。對於反相時鐘信號由多工器720選擇的情況，啟動正反器750在時鐘信號的下降沿上啟動定時信號的邊沿（亦即，在該實例中為賦能信號的上升沿）。
因此，在該實例中，啟動電路530回應於從量測控制電路520接收到賦能信號來啟動定時信號的邊沿，並且取決於多工器720選擇時鐘信號還是反相時鐘信號，在時鐘信號的上升沿或下降沿上啟動定時信號的邊沿。
在圖7的實例中，賦能信號經由第一正反器730和第二正反器740傳播以到達啟動正反器750的信號輸入752。在該實例中，第一正反器730和第二正反器740可用於調整賦能信號的上升沿的定時，以協助確保賦能信號的上升沿滿足啟動正反器750處的定時（例如，設定時間及/或保持時間）。應當理解，本案內容不限於該實例，並且在一些實施方式中（例如，其中賦能信號的定時不是問題的實施方式）可省略第一正反器730和第二正反器740中的一個或該二者。
在圖7的實例中，擷取電路540包括第一反相器755、多工器760、正反器770、第二反相器780和時鐘閘控電路790（亦被稱為時鐘閘控單元）。多工器760具有第一輸入762、第二輸入764、選擇輸入766和輸出768。第一輸入762耦合至擷取電路540的時鐘輸入542，而選擇輸入766耦合至擷取電路540的控制輸入544。第一反相器755耦合在擷取電路540的時鐘輸入542和多工器760的第二輸入764之間。因此，多工器760的第一輸入762接收時鐘信號，並且多工器760的第二輸入764接收反相時鐘信號。多工器760被配置為基於選擇輸入766處的第二邊沿選擇信號來選擇第一輸入762處的時鐘信號或第二輸入764處的反相時鐘信號，並且在輸出768處輸出時鐘信號和反相時鐘信號中所選擇的一個。在輸出768處的時鐘信號和反相時鐘信號中所選擇的一個在下文的論述中被稱為擷取時鐘信號。如下文進一步論述的，多工器760允許量測控制電路520能夠選擇上升沿或下降時鐘沿以輸出擷取時鐘信號的邊沿。
正反器770具有耦合至啟動電路530的輸出538的信號輸入772、耦合至多工器760的輸出768的時鐘輸入774，及輸出776。第二反相器780的輸入耦合至正反器770的輸出776。
時鐘閘控電路790具有耦合至第二反相器780的輸出處的賦能輸入792、耦合至多工器760的輸出768的信號輸入794，及耦合至TDC 560的擷取輸入564的輸出796。時鐘閘控電路790被配置為：基於賦能輸入792處的邏輯值傳遞或閘控來自多工器760的擷取時鐘信號（亦即，時鐘信號和反相時鐘信號中的所選擇的一個）。例如，時鐘閘控電路790可在賦能輸入792為高時傳遞擷取時鐘信號，並且在賦能輸入792為低時對擷取信號進行閘控（亦即，阻擋），或者在替代實現中反之亦然。在時鐘閘控電路790之後的擷取時鐘信號在圖7中被標記為「clk_c」。
在該實例中，擷取電路540使用在輸出546處輸出的擷取時鐘信號來提供上文論述的擷取信號。用於輸出擷取時鐘信號的邊沿的時鐘信號的邊沿取決於多工器760選擇時鐘信號還是反相時鐘信號。例如，當多工器760選擇時鐘信號時，擷取時鐘信號的邊沿可在時鐘信號的上升沿上輸出；並且當多工器760選擇反相時鐘信號時，擷取時鐘信號的邊沿可在時鐘信號的下降沿上輸出。
正反器770和第二反相器780用於在擷取時鐘信號的邊沿之後閘控擷取時鐘信號。如此是為了使TDC 560在擷取時鐘信號的邊沿之後在TDC 560的輸出566處保持時間延遲量測。
圖7所示的示例性啟動電路530和擷取電路540可用於量測以下各項中的任何一項：時鐘信號的高相位、時鐘信號的低相位和時鐘信號的週期。在此意義上，圖8A是示出根據某些態樣的時鐘信號的高相位量測的實例的定時圖。圖8A圖示以下各項的實例：時鐘信號（標記為「clk」）、啟動時鐘信號（標記為「clk_l」）、定時信號（標記為「din」）、時鐘閘控電路790的賦能輸入792處的信號（標記為「clk_c_en」）、時鐘閘控電路790的輸出處的擷取時鐘信號（標記為「clk_c」），及TDC 560的輸出（標記為「tdc_q」）。
在圖8A的實例中，啟動電路530中的多工器720選擇時鐘信號，而擷取電路540中的多工器760選擇反相時鐘信號。因此，在該實例中，啟動時鐘信號由時鐘信號提供，而擷取時鐘信號由反相時鐘信號提供。在該實例中，啟動正反器750在啟動時鐘信號（標記為「clk_l」）的上升沿812上啟動定時信號（標記為「din」）的上升沿814，其對應於時鐘信號的上升沿810。在該實例中，啟動正反器750是上升沿觸發的正反器（亦被稱為正沿觸發的正反器）。定時信號的上升沿814傳播經由延遲電路550並且進入TDC 560。
擷取電路540在時鐘信號的下降沿818上輸出擷取時鐘信號的上升沿816。注意，在該實例中，擷取電路540產生擷取時鐘信號（標記為「clk_c」）。擷取時鐘信號的上升沿816使TDC 560擷取TDC 560中的定時信號的時間延遲量測並且將相應的數位時間量測信號（標記為「tdc_q」）輸出到量測控制電路520。在該實例中，TDC 560是上升沿觸發的（亦即，在擷取時鐘信號的上升沿上擷取時間延遲量測）。
在擷取時鐘信號的上升沿816之後，時鐘閘控電路790的賦能輸入792處的信號（標記為「clk_c_en」）變低。此導致時鐘閘控電路790閘控擷取時鐘信號，並且TDC 560保持時間延遲量測。TDC 560可保持時間延遲量測，直到量測控制電路520重定啟動電路530和擷取電路540（例如，經由向啟動電路530的賦能輸入532輸出零）。
圖8B是圖示根據某些態樣的時鐘信號的低相位量測的實例的定時圖。在圖8B的實例中，啟動電路530中的多工器720選擇反相時鐘信號，而擷取電路540中的多工器760選擇時鐘信號。因此，在該實例中，啟動時鐘信號由反相時鐘信號提供，而擷取時鐘信號由時鐘信號提供。在該實例中，啟動正反器750在啟動時鐘信號（標記為「clk_l」）的上升沿822上啟動定時信號（標記為「din」）的上升沿824，其對應於時鐘信號的下降沿820。定時信號的上升沿824傳播經由延遲電路550並且進入TDC 560。
擷取電路540在時鐘信號的上升沿828上輸出擷取時鐘信號的上升沿826。注意，在該實例中，擷取電路540產生擷取時鐘信號（標記為「clk_c」）。擷取時鐘信號的上升沿826使TDC 560擷取TDC 560中的定時信號的時間延遲量測並且將相應的數位時間量測信號（標記為「tdc_q」）輸出到量測控制電路520。
在擷取時鐘信號的上升沿826之後，時鐘閘控電路790的賦能輸入792處的信號（標記為「clk_c_en」）變低。此導致時鐘閘控電路790閘控擷取時鐘信號，並且TDC 560保持時間延遲量測。TDC 560可保持時間延遲量測，直到量測控制電路520重定啟動電路530和擷取電路540（例如，經由向啟動電路530的賦能輸入532輸出零）。
圖8C是圖示根據某些態樣的時鐘週期量測的實例的定時圖。在圖8C的實例中，啟動電路530中的多工器720選擇時鐘信號，並且擷取電路540中的多工器760選擇時鐘信號。因此，在該實例中，啟動時鐘信號由時鐘信號提供，並且擷取時鐘信號由時鐘信號提供。在該實例中，啟動正反器750在啟動時鐘信號（標記為「clk_l」）的上升沿832上啟動定時信號（標記為「din」）的上升沿834，其對應於時鐘信號的上升沿830。定時信號的上升沿834傳播經由延遲電路550並且進入TDC 560。
擷取電路540在時鐘信號的上升沿838上輸出擷取時鐘信號的上升沿836。注意，在該實例中，擷取電路540產生擷取時鐘信號（標記為「clk_c」）。擷取時鐘信號的上升沿836使TDC 560擷取TDC 560中的定時信號的時間延遲量測並且將相應的數位時間量測信號（標記為「tdc_q」）輸出到量測控制電路520。
在擷取時鐘信號的上升沿836之後，時鐘閘控電路790的賦能輸入792處的信號（標記為「clk_c_en」）變低。此導致時鐘閘控電路790閘控擷取時鐘信號，並且TDC 560保持時間延遲量測。TDC 560可保持時間延遲量測，直到量測控制電路520重定啟動電路530和擷取電路540（例如，經由向啟動電路530的賦能輸入532輸出零）。
圖8D是圖示根據某些態樣的時鐘週期量測的另一實例的定時圖。在圖8D的實例中，啟動電路530中的多工器720選擇反相時鐘信號，而擷取電路540中的多工器760選擇反相時鐘信號。因此，在該實例中，啟動時鐘信號由反相時鐘信號提供，而擷取時鐘信號由反相時鐘信號提供。在該實例中，啟動正反器750在啟動時鐘信號（標記為「clk_l」）的上升沿842上啟動定時信號（標記為「din」）的上升沿844，其對應於時鐘信號的下降沿840。定時信號的上升沿844傳播經由延遲電路550並且進入TDC 560。
擷取電路540在時鐘信號的下降沿848上輸出擷取時鐘信號的上升沿846。注意，在該實例中，擷取電路540產生擷取時鐘信號（標記為「clk_c」）。擷取時鐘信號的上升沿846使TDC 560擷取TDC 560中的定時信號的時間延遲量測並且將相應的數位時間量測信號（標記為「tdc_q」）輸出到量測控制電路520。
在擷取時鐘信號的上升沿846之後，時鐘閘控電路790的賦能輸入792處的信號（標記為「clk_c_en」）變低。此導致時鐘閘控電路790閘控擷取時鐘信號，並且TDC 560保持時間延遲量測。TDC 560可保持時間延遲量測，直到量測控制電路520重定啟動電路530和擷取電路540（例如，經由向啟動電路530的賦能輸入532輸出零）。
圖9圖示根據某些態樣的TDC 560的示例性實施方式。在該實例中，TDC 560被配置為在信號輸入562處接收定時信號，並且量測在TDC 560的信號輸入562處接收到定時信號的邊沿的時間與在TDC 560的擷取輸入564處接收到擷取時鐘信號的邊沿的時間之間的時間延遲。在該實例中，數位時間量測信號（標記為「tdc_q」）包括指示量測的時間延遲的多個位元（標記為「tdc_q[0]」至「tdc_q[k]」）。
在圖9的實例中，TDC 560包括延遲線915和耦合至延遲線915的多個正反器930-1至930-n。正反器930-1至930-n由在擷取輸入564處接收的擷取時鐘信號計時。延遲線915具有耦合至TDC 560的信號輸入562的輸入918和多個節點922-1至922-n，其中每個節點對應於沿延遲線915的不同延遲。在圖9的實例中，延遲線915包括串聯耦合的多個延遲緩衝器920-1至920-n，其中延遲緩衝器920-1至920-n之每一者延遲緩衝器的輸出對應於節點922-1至922-n中的相應的節點。在操作中，由TDC 560接收的定時信號經由延遲線915傳播。每個延遲緩衝器920-1至920-n的輸出在相應的節點922-1至922-n處提供定時信號的不同延遲的版本。
正反器930-1至930-n之每一者正反器具有信號輸入932-1至932-n、輸出934-1至934-n及時鐘輸入936-1至936-n。每個正反器930-1至930-n的時鐘輸入936-1至936-n耦合至擷取輸入564並且被配置為接收擷取時鐘信號。每個正反器930-1至930-n被配置為在擷取時鐘信號的邊沿上鎖存相應的信號輸入932-1至932-n處的位元值，並且在相應的輸出934-1至934-n處輸出鎖存的位元值。對於正反器930-1至930-n用上升沿觸發的正反器來實現的實例，擷取時鐘信號的邊沿可是上升沿。注意，在圖8A至圖8D所示的實例中，擷取時鐘信號的邊沿是上升沿。然而，應當理解，本案內容不限於該實例。
每個正反器930-1至930-n的信號輸入932-1至932-n耦合至延遲線915上的節點922-1至922-n中的相應的一個節點。因此，每個正反器930-1至930-n的信號輸入932-1至932-n接收定時信號的不同延遲的版本。在圖9的實例中，每個正反器930-1至930-n的信號輸入932-1至932-n耦合至延遲緩衝器920-1至920-n中的相應的一個延遲緩衝器的輸出。每個正反器930-1至930-n的輸出934-1至934-n提供數位時間量測信號（標記為「tdc_q」）的位元（標記為「tdc_q[0]」至「tdc_q[k]」）中的相應的一個。在該實例中，每個正反器930-1至930-n在擷取時鐘信號的邊沿（例如，擷取時鐘信號的上升沿）上鎖存相應的節點922-1至922-n處的位元值，並且將鎖存的位元值作為數位時間量測信號（標記為「tdc_q」）的相應的位元的位元值輸出。
在該實例中，定時信號的時間延遲由數位時間量測信號的為1的位元（標記為「tdc_q[0]」至「tdc_q[k]」）的數量來指示。為1的位元數量越多，時間延遲就越長。此是因為當定時信號沿著延遲線915傳播得更遠時（此在時間延遲更長時發生），為1的位元的數量更多。
在該實例中，TDC 560以等於一個延遲緩衝器的延遲的時間增量來量測定時信號的時間延遲，此提供比由基於RO的定時量測電路410提供的解析度高得多的解析度。此是因為環形振盪器430包括耦合在迴路中的多個延遲緩衝器，其中RO信號需要傳播經由多個延遲緩衝器兩次以產生RO信號的每次振盪。因此，基於RO的定時量測電路410中的時間增量等於環形振盪器430中的多個延遲緩衝器的延遲總和的兩倍。因此，基於RO的定時量測電路410量測時間延遲所使用的時間增量遠大於TDC 560，從而導致基於RO的定時量測電路410的解析度低得多。
應當理解，定時量測電路510不限於圖5和圖7中所示的實例。例如，在一些實施方式中，延遲電路550可具有固定的時間延遲或者可省略延遲電路550（例如，對於TDC 560具有跨越時鐘週期的時間量測範圍的情況）。對於省略延遲電路550的實施方式，TDC 560的信號輸入562可直接耦合至啟動電路530的輸出538。
圖10圖示根據某些態樣的TDC 560的另一示例性實施方式。在該實例中，TDC 560包括正反器1010，正反器1010具有信號輸入1012、時鐘輸入1014和輸出1016。信號輸入1012耦合至TDC 560的信號輸入562，時鐘輸入1014耦合至TDC 560的擷取輸入564，並且輸出1016耦合至TDC 560的輸出566。
在該實例中，正反器1010由在TDC 560的擷取輸入564處接收的擷取時鐘信號計時。正反器1010被配置為在擷取時鐘信號的邊沿（例如，上升沿）上鎖存信號輸入1012處的邏輯值，並且將鎖存的邏輯值輸出到量測控制電路520。因此，在該實例中，鎖存的邏輯值提供了由TDC 560輸出的數位時間量測信號。
在該實例中，由正反器1010輸出的鎖存的邏輯值指示：當在時鐘輸入1014處接收到擷取時鐘信號的邊沿時，定時信號的邊沿是否到達TDC 560。例如，若定時信號的邊沿是上升沿（如圖8A至圖8D中的示例所示），則若定時信號的邊沿在擷取時鐘信號的邊沿之前到達，則鎖存的邏輯值為1，並且若定時信號的邊沿在擷取時鐘信號的邊沿之後到達，則鎖存的邏輯值為零。由於定時信號的邊沿在延遲電路550的時間延遲之後到達TDC 560處，因此由正反器1010輸出的鎖存的值指示延遲電路550的時間延遲是小於還是大於啟動時鐘的邊沿和擷取時鐘邊沿之間的時間延遲。如下文進一步論述的，該資訊可用於經由將延遲電路550的時間延遲順序調整為不同的延遲設置並且觀察每個延遲設置的鎖存的邏輯值來量測時鐘信號的高相位、低相位或週期。
為了在該實例中量測時鐘信號的高相位，量測控制電路520可使用第一邊沿選擇信號為啟動時鐘邊沿選擇上升沿並且使用第二邊沿選擇信號為擷取時鐘邊沿選擇下降沿。隨後，量測控制電路520可使用延遲控制信號將延遲電路550的時間延遲順序調整為不同的延遲設置。對於每個延遲設置，量測控制電路520發起量測並且從TDC 560接收鎖存的邏輯值，該鎖存的邏輯值指示延遲電路550的時間延遲是小於還是大於時鐘信號的高相位。例如，對於定時信號的邊沿為上升沿的實例，當延遲電路550的時間延遲大於高相位時，鎖存的值為0，而當延遲電路550的時間延遲小於高相位時，鎖存的值為1。在該實例中，量測控制電路520可經由決定鎖存的值為1的最高延遲設置和鎖存的值為0的最低延遲設置來決定高相位。在此種情況下，時鐘信號的高相位可在與鎖存的值為1的最高延遲設置相對應的時間延遲和與鎖存的值為0的最低延遲設置相對應的時間延遲之間。量測控制電路520隨後可估計高相位等於兩個時間延遲之一。或者，量測控制電路520可估計高相位等於兩個時間延遲之間的時間延遲。因此，在該實例中，量測控制電路520經由將延遲電路550的時間延遲順序調整為不同的延遲設置並且觀察每個延遲設置的鎖存的邏輯值以決定約等於高相位的時間延遲來量測高相位。
在該實例中，低相位和時鐘週期各自可以與上文論述的高相位類似的方式量測。對於低相位量測，量測控制電路520可使用第一邊沿選擇信號為啟動時鐘邊沿選擇下降沿並且使用第二邊沿選擇信號為擷取時鐘邊沿選擇上升沿。對於時鐘週期量測，量測控制電路520可為啟動時鐘邊沿選擇上升沿並且為擷取時鐘邊沿選擇上升沿，或者為啟動時鐘邊沿選擇下降沿並且為擷取時鐘邊沿選擇下降沿。
圖11圖示根據本揭示案的某些態樣的延遲電路550的示例性實施方式。在該實例中，延遲電路550包括串聯耦合以形成延遲線（例如，延遲鏈）的多個延遲裝置1110-1至1110-N。延遲裝置1110-1至1110-N之每一者具有相應的輸入（標記為「in」）和相應的輸出（標記為「out」）。延遲裝置1110-1至1110-N之每一者可具有大致相同的延遲τ。延遲裝置1110-1的輸入耦合至延遲電路550的信號輸入552。延遲裝置1110-1至1110-（N-1）之每一者的輸出耦合至延遲線中的下一個延遲裝置1110-2至1110-N的輸入。延遲裝置1110-1至1110-N之每一者亦可被稱為延遲級、延遲元件、延遲單元、延遲緩衝器或其他術語。
延遲電路550亦包括多工器1130，該多工器1130具有多個輸入1132-1至1132-N、輸出1134和選擇輸入1136。多工器1130的輸入1132-1至1132-N之每一者輸入耦合至延遲線中的延遲裝置1110-1至1110-N中的相應的一個延遲裝置的輸出。因此，輸入1132-1至1132-N之每一者輸入耦合至延遲線上與不同時間延遲相對應的不同點。多工器1130的輸出1134耦合至延遲電路550的輸出556，並且多工器1130的選擇輸入1136耦合至延遲電路550的控制輸入554。
多工器1130被配置為在選擇輸入1136處從量測控制電路520接收延遲控制信號，並且基於接收到的延遲控制信號來選擇多工器1130的輸入1132-1至1132-N之一，其中輸入1132-1至1132-N中所選擇的一個耦合至多工器1130的輸出1134。因為輸入1132-1至1132-N之每一者輸入耦合至延遲線上與不同時間延遲相對應的不同點，因此延遲控制信號經由控制多工器1130選擇輸入1132-1至1132-N中的哪個輸入來控制延遲電路550的時間延遲。
應當理解，延遲電路550不限於圖11所示的示例性實施方式。一般而言，延遲電路550可包括多個延遲裝置和電路，以用於基於延遲控制信號選擇性地將延遲裝置切換進和切換出延遲電路550的信號輸入552和輸出556之間的延遲路徑。該電路可包括開關、一或多個多工器、邏輯閘，或者其其其任意組合。
圖12圖示根據某些態樣的工作週期調整器1220的示例性實施方式。工作週期調整器1220可用於實現圖3中的工作週期調整器320（亦即，工作週期調整器320可是工作週期調整器320的一個實例）。工作週期調整器1220具有信號輸入1222、第一控制輸入1226、第二控制輸入1228和輸出1224。對於工作週期調整器1220實現圖3中的工作週期調整器320的實例，信號輸入1222對應於信號輸入322，輸出1224對應於輸出324，並且第一控制輸入1226和第二控制輸入1228對應於控制輸入326（亦即，控制輸入326在該實例中包括兩個輸入）。
在該實例中，工作週期調整器1220包括第一反相器1235、第一多工器1240、高相位擴展器1250、第二反相器1265和第二多工器1270。第一多工器1240具有第一輸入1242、第二輸入1244、選擇輸入1246和輸出1248。第一多工器1240的第一輸入1242耦合至工作週期調整器1220的信號輸入1222，並且第一多工器1240的選擇輸入1246耦合至第一控制輸入1226。第一反相器1235耦合在工作週期調整器1220的信號輸入1222和第一多工器1240的第二輸入1244之間。如本文所使用的，「反相器」涵蓋可執行反相功能的任何電路實施方式，例如使用反及閘、互補金屬氧化物半導體（CMOS）反相器，或者可執行反相功能的任何邏輯閘或邏輯閘的組合。
高相位擴展器1250具有信號輸入1252、控制輸入1254和輸出1256。高相位擴展器1250的信號輸入1252耦合至第一多工器1240的輸出1248，並且高相位擴展器1250的控制輸入1254耦合至工作週期調整器1220的第二控制輸入1228。如下文進一步論述的，高相位擴展器1250被配置為基於在控制輸入1254處接收的相位控制信號將時鐘信號的高相位擴展達一可調整的量。
第二多工器1270具有第一輸入1272、第二輸入1274、選擇輸入1276和輸出1278。第二多工器1270的第一輸入1272耦合至高相位擴展器1250的輸出1256，並且第二多工器1270的選擇輸入1276耦合至第一控制輸入1226。第二反相器1265耦合在高相位擴展器1250的輸出1256和第二多工器1270的第二輸入1274之間。第二多工器1270的輸出1278耦合至輸出1224。
工作週期調整器1220被配置為在信號輸入1222（例如，來自時鐘產生器115）處接收時鐘信號，調整時鐘信號的工作週期，並且在輸出1224處輸出工作週期調整後的時鐘信號。工作週期調整器1220能夠增加或減少時鐘信號的工作週期。因此，工作週期調整器1220支援任意方向的工作週期調整。
為了增加輸入到工作週期調整器1220的時鐘信號的工作週期，工作週期控制電路330（圖3所示）使第一多工器1240和第二多工器1270中的每一個經由第一控制輸入1226選擇相應的第一輸入1242和1272。在此種情況下，第一多工器1240將時鐘信號傳遞到高相位擴展器1250的信號輸入1252。高相位擴展器1250隨後基於經由第二控制輸入1228從工作週期控制電路330接收的相位控制信號將時鐘信號的高相位擴展某個可調整量。經由擴展時鐘信號的高相位，高相位擴展器1250增加了時鐘信號的工作週期。高相位擴展器1250的高相位擴展量越大，時鐘信號的工作週期的增加越大。在該實例中，第二多工器1270將高相位擴展之後的時鐘信號傳遞到工作週期調整器1220的輸出1224。
為了減少輸入到工作週期調整器1220的時鐘信號的工作週期，工作週期控制電路330（圖3所示）使第一多工器1240和第二多工器1270中的每一個經由第一控制輸入1226選擇相應的第二輸入1244和1274。在此種情況下，第一反相器1235將時鐘信號反相，並且第一多工器1240將反相時鐘信號傳遞到高相位擴展器1250的信號輸入1252。高相位擴展器1250隨後基於經由第二控制輸入1228從工作週期控制電路330接收的相位控制信號將反相時鐘信號的高相位擴展某個可調整量。在此種情況下，擴展反相時鐘信號的高相位相當於擴展時鐘信號的低相位，此降低了時鐘信號的工作週期。高相位擴展器1250將反相時鐘信號的高相位擴展的量越大，時鐘信號的工作週期的減小越大。在該實例中，第二反相器1265將高相位擴展之後的反相時鐘信號反相以獲得時鐘信號，而第二多工器1270將該時鐘信號從第二反相器1265傳遞到工作週期調整器1220的輸出1224。
因此，工作週期調整器1220能夠增加或減少時鐘信號的工作週期。為了增加時鐘信號的工作週期，高相位擴展器1250擴展時鐘信號的高相位。為了降低時鐘信號的工作週期，第一反相器1235將時鐘信號反相，高相位擴展器1250擴展反相時鐘信號的高相位（其等同於擴展時鐘信號的低相位），並且第二反相器1265將反相時鐘信號反相回時鐘信號。對於僅使用高相位擴展的應用，可省略多工器1240和1270及反相器1235和1265。
圖13圖示根據某些態樣的高相位擴展器1250的示例性實施方式。在該實例中，高相位擴展器1250包括或閘1330和延遲電路1320。應當理解，或閘1330可用兩個或兩個以上閘的組合來實現以產生等效的邏輯功能。例如，在一些實施方式中，或閘1330可包括反或閘和反相器。
或閘1330具有第一輸入1332、第二輸入1334和輸出1336。第一輸入1332耦合至高相位擴展器1250的信號輸入1252，並且輸出1336耦合至高相位擴展器1250的輸出1256。延遲電路1320具有信號輸入1322、控制輸入1324和輸出1326。延遲電路1320的信號輸入1322耦合至高相位擴展器1250的信號輸入1252，延遲電路1320的控制輸入1324耦合至高相位擴展器1250的控制輸入1254，而延遲電路1320的輸出1326耦合至或閘1330的第二輸入1334。
延遲電路1320被配置為：基於經由控制輸入1254接收的延遲控制信號將時鐘信號延遲可調整的時間延遲。產生的延遲時鐘信號被輸入到或閘1330的第二輸入1334。或閘1330對第一輸入1332處的時鐘信號和第二輸入1334處的延遲時鐘信號執行或功能以在輸出1336處產生時鐘信號。與信號輸入1252處的時鐘信號相比，輸出1336處的時鐘信號具有擴展的高相位，其中高相位擴展由延遲電路1320的時間延遲控制。延遲電路1320的時間延遲越大，輸出1336處時鐘信號的高相位擴展越大。因此，在該實例中，工作週期控制電路330（如圖3所示）經由控制延遲電路1320的時間延遲來控制高相位擴展器1250的輸出1256處的時鐘信號的高相位擴展。在該實例中，上文論述的相位控制信號對應於輸入到延遲電路1320的控制輸入1324的延遲控制信號。
在該實例中，延遲電路1320的時間延遲可能受信號輸入1252處的時鐘信號的高相位限制（亦即，延遲電路1320的時間延遲≦輸入高相位）。此是因為增加輸入高相位以外的時間延遲會導致時鐘錯訊。在此態樣，圖14A圖示在時間延遲小於信號輸入1252處的時鐘信號的高相位的情況下，信號輸入1252處的時鐘信號（標記為「hpe_in」）和輸出1256處的時鐘信號（標記為「hpe_out」）的實例，並且圖14B圖示在時間延遲大於信號輸入1252處的時鐘信號的高相位的情況下，信號輸入1252處的時鐘信號（標記為「hpe_in」）和輸出1256處的時鐘信號（標記為「hpe_out」）的實例。如圖14B所示，使延遲電路1320的時間延遲大於信號輸入1252處的時鐘信號的高相位可能導致時鐘錯訊1410。因此，高相位擴展器1250的示例性實施方式可被限制為：對於等於輸入高相位的兩倍的最大輸出高相位，將輸出時鐘信號的高相位擴展等於或小於輸入時鐘信號的高相位的量（亦即，延遲電路的時間延遲1320≦ 輸入高相位），並且因此可能不適合需要更大高相位擴展的用例。
為了解決該問題，圖15A圖示根據某些態樣提供更大的高相位擴展範圍的延遲電路1320的示例性實施方式。在該實例中，延遲電路1320包括串聯耦合以形成延遲線的多個延遲裝置1510-1至1510-m。延遲裝置1510-1至1510-m亦可被稱為延遲段或其他術語。延遲裝置1510-1至1510-m之每一者具有相應的第一信號輸入1512-1至1512-m、相應的第二信號輸入1514-1至1514-m、相應的控制輸入1516-1至1516-m，及相應的延遲輸出1518-1至1518-m。延遲裝置1510-1的第一信號輸入1512-1耦合至高相位擴展器1250的信號輸入1252。在圖15A的實例中，延遲裝置1510-1的第二信號輸入1514-1耦合至地。延遲裝置1510-1至1510-（m-1）之每一者的延遲輸出1518-1至1518-（m-1）耦合至延遲線中下一個延遲裝置1510-2至1510-m的第二信號輸入1514-2至1514-m，並且如圖15A所示，延遲裝置1510-m的延遲輸出1518-m耦合至或閘1330的第二輸入1334。延遲裝置1510-2至1510-m之每一者的第一信號輸入1512-2至1512-m耦合至高相位擴展器1250的信號輸入1252。
延遲裝置1510-1至1510-m之每一者被配置為：經由相應的控制輸入1516-1至1516-m接收相應的控制信號（例如，控制位元）。在該實例中，高相位擴展器1250的控制輸入1254包括多個控制輸入1254-1至1254-m，其中多個控制輸入1254-1至1254-m之每一者控制輸入耦合至延遲裝置1510-1至1510-m中的相應的一個延遲裝置的控制輸入1516-1至1516-m。
在該實例中，延遲裝置1510-1至1510-m之每一者被配置為基於相應的控制信號來賦能或去能相應的延遲輸出1518-1至1518-m。例如，延遲裝置1510-1至1510-m之每一者可被配置為：當相應的控制信號具有第一邏輯值時賦能相應的延遲輸出1518-1至1518-m，並且當相應的控制信號具有第二邏輯值時去能相應的延遲輸出1518-1至1518-m。第一邏輯值可是1並且第二邏輯值可是零，或者反之亦然。
延遲裝置1510-1至1510-m之每一者被配置為：當相應的延遲輸出1518-1至1518-m被賦能時，將相應的第一信號輸入1512-1至1512-m處的高相位（即邏輯1）傳遞到相應的延遲輸出1518-1至1518-m，並且將相應的第二信號輸入1514-1至1514-m處的高相位（即邏輯1）傳遞到相應的延遲輸出1518-1至1518-m。在圖15A的實例中，延遲裝置1510-1的第二信號輸入1514-1耦合至地。延遲裝置1510-1至1510-m之每一者被配置為：當相應的延遲輸出1518-1至1518-m被去能時，在相應的第一信號輸入1512-1至1512-m處阻擋信號（亦即，時鐘信號）並且在相應的第二信號輸入1514-2至1514-m處阻擋（即閘控）信號（亦即，時鐘信號）。在該實例中，當相應的延遲輸出1518-1至1518-m被去能時，延遲裝置1510-1至1510-m之每一者可在相應的延遲輸出1518-1至1518-m處輸出靜態邏輯值。靜態邏輯值可是零或一。
在該實例中，工作週期控制電路330（如圖3所示）經由經由控制輸入1254-1至1254-m來控制具有賦能延遲輸出1518-1至1518-m的延遲裝置1510-1至1510-m的數量來控制高相位擴展器1250的高相位擴展。具有賦能延遲輸出1518-1至1518-m的延遲裝置1510-1至1510-m的數量越大，輸出1256處的時鐘信號的高相位擴展就越大。在該實例中，工作週期控制電路330在圖15A中從右到左賦能延遲裝置1510-1至1510-m（亦被稱為延遲段）的延遲輸出1518-1至1518-m，從延遲裝置1510-m的延遲輸出1518-m開始。因此，為了賦能延遲裝置1510-1至1510-m之一的延遲輸出，工作週期控制電路330賦能延遲裝置1510-m的延遲輸出1518-m。為了賦能延遲裝置1510-1至1510-m中的兩個延遲裝置的延遲輸出，工作週期控制電路330賦能延遲裝置1510-m和1510-（m-1）的延遲輸出1518-m和1518-（m-1）。為了賦能延遲裝置1510-1至1510-m中的三個延遲裝置的延遲輸出，工作週期控制電路330賦能延遲裝置1510-m、1510-（m-1）和1510-（m-2）的延遲輸出1518-m、1518-（m-1）和1518-（m-2），等等。注意，為了便於說明，延遲裝置1510-（m-1）和1510-（m-2）未在圖15A中明確示出。
在該實例中，延遲裝置1510-1至1510-m增加了高相位擴展器1250的高相位擴展範圍。此是因為具有賦能的延遲輸出處的延遲裝置產生時鐘信號的延遲了不同的時間延遲量的多個延遲的版本。時鐘信號的多個延遲的版本的高相位在延遲電路1320的輸出1326處組合，並且在或閘1330處與時鐘信號進行或運算。此使得高相位擴展器1250能夠針對輸出時鐘信號實現大的高相位擴展範圍，如下文進一步論述的。
圖15B圖示時鐘信號的多個延遲的版本的實例，其針對三個延遲裝置1510-m、1510-（m-1）和 1510-（m-2）的延遲輸出1518-m、1518-（m-1）和1518-（m-2）被賦能的實例。圖15B圖示高相位擴展器1250的信號輸入1252（標記為「hpe_in」）處的時鐘信號和高相位擴展器1250的輸出1256（標記為「hpe_out」）處的時鐘信號。在該實例中，圖15B亦概念性地圖示時鐘信號的第一延遲的版本（標記為「clk1」）、時鐘信號的第二延遲的版本（標記為「clk2」）和時鐘信號的第三延遲的版本（標記為「clk3」）。為了便於說明，在圖15B中的延遲電路1320的輸出1326處分別示出時鐘信號clk1、clk2和clk3的延遲的版本。實際上，時鐘信號clk1、clk2和clk3的延遲的版本的高相位在延遲電路1320的輸出1326處被組合（亦即，合併），從而形成圖15B所示的延遲輸出信號（標記為「D_out」）。
在該實例中，時鐘信號clk1的第一延遲的版本是從進入延遲裝置1510-m的第一信號輸入1512-m的時鐘信號產生的，並且被延遲了延遲裝置1510-m的時間延遲量以到達輸出1326。時鐘信號clk2的第二延遲的版本是從進入延遲裝置1510-（m-1）的第一信號輸入1512-（m-1）的時鐘信號產生的，並且被延遲了延遲裝置1510-（m-1）和1510-m的時間延遲量以到達輸出1326。時鐘信號clk3的第三延遲的版本是從進入延遲裝置1510-（m-2）的第一信號輸入1512-（m-2）的時鐘信號產生的，並且被延遲了延遲裝置1510-（m-2）、1510-（m-1）和1510-m的時間延遲量以到達輸出1326。注意，時鐘信號clk1、clk2和clk3的多個延遲的版本的高相位在時間上重疊。
在該實例中，延遲電路1320的輸出1326處的延遲輸出信號D_out經由或閘1330與信號輸入1252（標記為「hpe_in」）處的時鐘信號進行「或」運算，以在輸出1256（標記為「hpe_out」）處產生具有較大的高相位擴展的時鐘信號。在該實例中，經由使延遲裝置1510-1至1510-m之每一者的單獨時間延遲小於輸入時鐘信號的高相位以使時鐘信號的延遲的版本在時間上重疊來防止時鐘錯訊。然而，由於延遲電路1320包括多個延遲裝置1510-1至1510-m，因此高相位擴展器1250能夠實現比輸入時鐘信號的高相位更大的高相位擴展而沒有錯訊。
圖16圖示根據某些態樣的延遲裝置1510-1至1510-m之每一者的示例性實施方式。在該實例中，延遲裝置1510-1至1510-m之每一者包括相應的或閘1610-1至1610-m、相應的及閘1620-1至1620-m及相應的延遲緩衝器1630-1至1630-m和1640-1至1640-m。在延遲裝置1510-1至1510-m之每一者中，相應的或閘1610-1至1610-m具有耦合至相應的第一信號輸入1512-1至1512-m的第一輸入，及耦合至相應的第二信號輸入1514-1至1514-m的第二輸入。在延遲裝置1510-1至1510-m之每一者中，相應的及閘1620-1至1620-m具有耦合至相應的或閘1610-1至1610-m的輸出的第一輸入，及耦合至相應的控制輸入1516-1至1516-m的第二輸入。在延遲裝置1510-1至1510-m之每一者中，相應的延遲緩衝器1630-1至1630-m和1640-1至1640-m串聯耦合在相應的及閘1620-1至1620-m的輸出與相應的延遲輸出1518-1至1518-m之間。
在該實例中，在延遲裝置1510-1至1510-m之每一者中，相應的或閘1610-1至1610-m將相應的第一信號輸入1512-1至1512-m處的高相位，及將相應的第二信號輸入1514-1至1514-m處的高相位傳遞到相應的或閘1610-1至1610-m的輸出。在延遲裝置1510-1至1510-m之每一者中，相應的及閘1620-1至1620-m在相應的控制信號為1時賦能相應的延遲輸出（亦即，及閘將高相位傳遞給相應的延遲輸出）並且在相應的控制信號為零時去能相應的延遲輸出（亦即，及閘阻擋高相位並且輸出零）。
應當理解，延遲裝置1510-1至1510-m之每一者中可包括與圖16中的實例所示的延遲緩衝器的數量不同的延遲緩衝器數量，此取決於例如針對延遲裝置1510-1至1510-m之每一者中的期望延遲。在一些實施方式中，延遲緩衝器1630-1至1630-m和1640-1至1640-m可一起被省略，例如，當或閘1610-1至1610-m的延遲和及閘1620-1至1620-m的延遲已經為延遲裝置1510-1至1510-m之每一者提供了期望的延遲。
在圖15A和圖16所示的高相位擴展器1250的示例性實施方式中，僅單個延遲裝置（亦即，1510-m、1510-（m-1）、......、1510-1）的時間延遲需要小於或等於輸入時鐘信號的高相位以避免時鐘錯訊，而輸出時鐘的高相位可經由來自被賦能的延遲裝置的時間延遲的累積被擴展。圖15A和圖16中的高相位擴展器1250的示例性實施方式允許輸出時鐘信號的高相位的擴展大於輸入時鐘信號的高相位，從而能夠實現更大範圍的高相位擴展，同時避免時鐘錯訊。
應當理解，工作週期調整器1220不限於高相位擴展器1250。在此點上，圖17圖示其中工作週期調整器1220包括低相位擴展器1750而非高相位擴展器1250的實例。在該實例中，低相位擴展器具有耦合至第一多工器1240的輸出1248的信號輸入1752、耦合至第二控制輸入1228的控制輸入1754及第二多工器1270的第一輸入1272的輸出1756。在該實例中，低相位擴展器1750被配置為：基於經由控制輸入1754接收的相位控制信號將時鐘信號的低相位擴展達一可調整的量。
為了減少輸入到工作週期調整器1220的時鐘信號的工作週期，工作週期控制電路330（圖3所示）使第一多工器1240和第二多工器1270中的每一者經由第一控制輸入1226選擇相應的第一輸入1242和1272。在此種情況下，第一多工器1240將時鐘信號傳遞到低相位擴展器1750的信號輸入1752。低相位擴展器1750隨後基於經由第二控制輸入1228從工作週期控制電路330接收的相位控制信號將時鐘信號的低相位擴展某個可調整量。經由擴展時鐘信號的低相位，低相位擴展器1750減少了時鐘信號的工作週期。
為了增加輸入到工作週期調整器1220的時鐘信號的工作週期，工作週期控制電路330（圖3所示）使第一多工器1240和第二多工器1270中的每一者經由第一控制輸入1226選擇相應的第二輸入1244和1274。在此種情況下，第一反相器1235將時鐘信號反相，並且第一多工器1240將反相時鐘信號傳遞到低相位擴展器1750。低相位擴展器1750隨後基於經由第二控制輸入1228從工作週期控制電路330接收的相位控制信號，將反相時鐘信號的低相位擴展某個可調整量。在此種情況下，擴展反相時鐘信號的低相位相當於擴展時鐘信號的高相位，此增加了時鐘信號的工作週期。在該實例中，第二反相器1265將低相位擴展之後的反相時鐘信號反相以獲得時鐘信號，而第二多工器1270將來自第二反相器1265的時鐘信號傳遞到工作週期調整器1220的輸出1224。
通常，工作週期調整器1220包括在第一多工器1240的輸出1248與第二多工器1270的第一輸入1272之間的高相位擴展器（例如，高相位擴展器1250）或低相位擴展器（例如，低相位擴展器1750），其中基於經由第二控制輸入1228接收的相位控制信號，高相位擴展器將時鐘信號的高相位或者低相位擴展器將時鐘信號的低相位擴展達一可調整的量。
圖18圖示根據某些態樣的低相位擴展器1750的示例性實施方式。在該實例中，低相位擴展器1750包括及閘1830和延遲電路1820。及閘1830具有第一輸入1832、第二輸入1834和輸出1836。及閘1830的第一輸入1832耦合至低相位擴展器1750的信號輸入1752，延遲電路1820耦合在低相位擴展器1750的信號輸入1752與及閘1830的第二輸入1834之間，並且及閘1830的輸出1836耦合至低相位擴展器1750的輸出1756。應當理解，及閘可利用反及閘和反相器的組合或者可執行與操作的邏輯閘的任何其他組合來實現。
在該實例中，延遲電路1820包括串聯耦合以形成延遲線的多個延遲裝置1810-1至1810-m。延遲裝置1810-1至1810-m之每一者具有相應的第一信號輸入1812-1至1812-m、相應的第二信號輸入1814-1至1814-m、相應的控制輸入1816-1至1816-m，及相應的延遲輸出1818-1至1818-m。延遲裝置1810-1的第一信號輸入1812-1耦合至低相位擴展器1750的信號輸入1752，而延遲裝置1810-1的第二信號輸入1814-1耦合至供電軌（亦即，1）。延遲裝置1810-1至1810-（m-1）之每一者的延遲輸出1818-1至1818-（m-1）耦合至延遲線中下一個延遲裝置1810-2至1810-m的第二信號輸入1814-2至1814-m，並且延遲裝置1810-m的延遲輸出1818-m耦合至延遲電路1820的輸出1826，延遲電路1820的輸出1826耦合至及閘1830的第二輸入1834。延遲裝置1810-2至1810-m之每一者的第一信號輸入1812-2至1812-m耦合至低相位擴展器1750的信號輸入1752。
延遲裝置1810-1至1810-m之每一者被配置為：經由相應的控制輸入1816-1至1816-m接收相應的控制信號（例如，控制位元）。在該實例中，低相位擴展器1750的控制輸入1754包括多個控制輸入1754-1至1754-m，其中多個控制輸入1754-1至1754-m之每一者耦合至延遲裝置1810-1至1810-m中的相應一者的控制輸入1816-1至1816-m。
在該實例中，延遲裝置1810-1至1810-m之每一者被配置為基於相應的控制信號來賦能或去能相應的延遲輸出1818-1至1818-m。例如，延遲裝置1810-1至1810-m之每一者可被配置為：當相應的控制信號具有第一邏輯值時賦能相應的延遲輸出1818-1至1818-m，並且當相應的控制信號具有第二邏輯值時去能相應的延遲輸出1818-1至1818-m。第一邏輯值可是零並且第二邏輯值可是一，或者反之亦然。
延遲裝置1810-1至1810-m之每一者被配置為：當相應的延遲輸出1818-1至1818-m被賦能時，將相應的第一信號輸入1812-1至1812-m處的低相位（即邏輯0）傳遞到相應的延遲輸出1818-1至1818-m，並且將相應的第二信號輸入1814-1至1814-m處的低相位（即邏輯0）傳遞到相應的延遲輸出1818-1至1818-m。在圖18的實例中，延遲裝置1810-1的第二信號輸入1814-1耦合至供電軌。延遲裝置1810-1至1810-m之每一者被配置為：當相應的延遲輸出1818-1至1818-m被去能時，在相應的第一信號輸入1812-1至1812-m處阻擋信號（亦即，時鐘信號）並且在相應的第二信號輸入1814-2至1814-m處阻擋（即閘控）信號（亦即，時鐘信號）。在該實例中，當相應的延遲輸出1818-1至1818-m被去能時，延遲裝置1810-1至1810-m之每一者可在相應的延遲輸出1818-1至1818-m處輸出靜態邏輯值。靜態邏輯值可是1或0。
在該實例中，工作週期控制電路330（如圖3所示）經由控制輸入1754-1至1754-m來控制具有賦能延遲輸出1818-1至1818-m的延遲裝置1810-1至1810-m的數量，以此來控制低相位擴展器1750的低相位擴展。具有賦能延遲輸出1818-1至1818-m的延遲裝置1810-1至1810-m的數量越大，輸出1756處的時鐘信號的低相位擴展就越大。在該實例中，工作週期控制電路330在圖18中從右到左賦能延遲裝置1810-1至1810-m（亦被稱為延遲段）的延遲輸出1818-1至1818-m，從延遲裝置1810-m的延遲輸出1818-m開始。具有賦能的延遲輸出1818-1至1818-m的延遲裝置1810-1至1810-m產生時鐘信號的多個版本，其中時鐘信號的多個版本的低相位在延遲電路1820的輸出1826處組合以提供具有擴展的低相位的延遲輸出信號。具有賦能延遲輸出1818-1至1818-m的延遲裝置1810-1至1810-m的數量越大，低相位擴展就越大。延遲輸出信號經由及閘1830與信號輸入1752處的時鐘信號進行與運算，以在輸出1756處提供時鐘信號。
圖18圖示根據某些態樣的延遲裝置1810-1至1810-m之每一者的示例性實施方式。在該實例中，延遲裝置1810-1至1810-m之每一者包括相應的及閘1840-1至1840-m、相應的或閘1850-1至1850-m及相應的延遲緩衝器1860-1至1860-m和1870-1至1870-m。在延遲裝置1810-1至1810-m之每一者中，相應的及閘1840-1至1840-m具有耦合至相應的第一信號輸入1812-1至1812-m的第一輸入，及耦合至相應的第二信號輸入1814-1至1814-m的第二輸入。在延遲裝置1810-1至1810-m之每一者中，相應的或閘1850-1至1850-m具有耦合至相應的及閘1840-1至1840-m的輸出處的第一輸入，及耦合至相應的控制輸入1816-1至1816-m的第二輸入。在延遲裝置1810-1至1810-m之每一者中，各個延遲緩衝器1860-1至1860-m和1870-1至1870-m串聯耦合在相應的或閘1850-1至1850-m的輸出和相應的延遲輸出1818-1至1818-m之間。
在該實例中，在延遲裝置1810-1至1810-m之每一者中，相應的及閘1840-1至1840-m將相應的第一信號輸入1812-1至1812-m處的低相位，及將相應的第二信號輸入1814-1至1814-m處的低相位傳遞到相應的及閘1840-1至1840-m的輸出。在延遲裝置1810-1至1810-m之每一者中，相應的或閘1850-1至1850-m在相應的控制信號為0時賦能相應的延遲輸出（亦即，或閘將低相位傳遞給相應的延遲輸出）並且在相應的控制信號為1時去能相應的延遲輸出（亦即，或閘阻擋低相位並且輸出1）。
應當理解，延遲裝置1810-1至1810-m之每一者可包括與圖18中的實例所示的延遲緩衝器的數量不同的延遲緩衝器數量，此取決於例如針對延遲裝置1810-1至1810-m之每一者中的期望延遲。
圖19圖示使用包括根據某些態樣串聯耦合的延遲裝置（例如，延遲裝置1510-1至1510-m或延遲裝置1810-1至1810-m）的延遲電路的相位擴展的方法1900。該方法1900可根據某些態樣由高相位擴展器1250或低相位擴展器1750執行。
在方塊1910處，接收到時鐘信號。例如，時鐘信號可在高相位擴展器1250的輸入1252處接收，或者在低相擴展器1750的輸入1752處接收。
在方塊1920處，產生時鐘信號的多個延遲的版本，其中該等時鐘信號的延遲的版本之每一者延遲的版本被不同數量的延遲裝置延遲。例如，該等時鐘信號的多個延遲的版本可由延遲裝置1510-1至1510-m或延遲裝置1810-1至1810-m產生。
在方塊1930處，將時鐘信號的延遲的版本的高相位或低相位進行組合以獲得組合的時鐘信號。例如，可在延遲電路1320的輸出1326處對時鐘信號的延遲的版本的高相位進行組合。在另一實例中，可在延遲電路1820的輸出1826處對時鐘信號的延遲的版本的低相位進行組合。
在某些態樣，方法1900亦可包括：對接收到的時鐘信號和組合的時鐘信號執行或操作。例如，或操作可由或閘1330執行。
在某些態樣，方法1900亦可包括：對接收到的時鐘信號和組合的時鐘信號執行與操作。例如，與操作可由及閘1830執行。
下列編號的條款中描述了實施方式實例：
1、一種工作週期調整器，包括：
第一多工器，其具有第一輸入、第二輸入、選擇輸入和輸出，其中該第一多工器的第一輸入耦合至該工作週期調整器的輸入；
第一反相器，其耦合在該工作週期調整器的該輸入與該第一多工器的該第二輸入之間；
相位擴展器，其具有信號輸入、控制輸入和輸出，其中該相位擴展器的該信號輸入耦合至該第一多工器的該輸出；
第二多工器，其具有第一輸入、第二輸入、選擇輸入和輸出，其中該第二多工器的該第一輸入耦合至該相位擴展器的該輸出，並且該第二多工器的該輸出耦合至該工作週期調整器的輸出；及
第二反相器，其耦合在該相位擴展器的該輸出與該第二多工器的該第二輸入之間。
2、根據條款1之工作週期調整器，其中該相位擴展器包括低相位擴展器。
3、根據條款1之工作週期調整器，其中該相位擴展器包括高相位擴展器。
4、根據條款1或條款3之工作週期調整器，其中該相位擴展器包括：
或閘，其具有第一輸入、第二輸入和輸出，其中該或閘的該第一輸入耦合至該相位擴展器的該信號輸入，並且該或閘的該輸出耦合至該相位擴展器的該輸出；及
延遲電路，其耦合在該相位擴展器的該信號輸入與該或閘的該第二輸入之間。
5、根據條款4之工作週期調整器，其中該延遲電路具有可調整時間延遲，該延遲電路被配置為：
在該延遲電路的控制輸入處接收延遲控制信號；及
基於接收到的延遲控制信號來調整該時間延遲。
6、根據條款4之工作週期調整器，其中該延遲電路包括：
延遲裝置，其串聯耦合在該相位擴展器的該信號輸入與該或閘的該第二輸入之間；
其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該延遲裝置中的相應的另一延遲裝置，並且該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該相位擴展器的該信號輸入，並且其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
在該相應的控制輸入處接收相應的控制信號；
若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及
若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
7、根據條款6之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至該相應的延遲輸出。
8、根據條款7之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
9、根據條款6至條款8中任一條款所述的工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者包括：
相應的或閘，其具有第一輸入、第二輸入和輸出，其中該相應的或閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的或閘的該第二輸入耦合至該相應的第二信號輸入；及
相應的及閘，其具有第一輸入、第二輸入和輸出，其中該相應的及閘的該第一輸入耦合至該相應的或閘的該輸出，該相應的及閘的該第二輸入耦合至該相應的控制輸入，並且該相應的及閘的該輸出耦合至該相應的延遲輸出。
10、根據條款9之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括：
一或多個相應的延遲緩衝器，其耦合在該相應的及閘的該輸出與該相應的延遲輸出之間。
11、根據條款1或條款2之工作週期調整器，其中該相位擴展器包括：
及閘，其具有第一輸入、第二輸入和輸出，其中該及閘的該第一輸入耦合至該相位擴展器的該信號輸入，並且該及閘的該輸出耦合至該相位擴展器的該輸出；及
延遲電路，其耦合在該相位擴展器的該信號輸入與該及閘的該第二輸入之間。
12、根據條款11之工作週期調整器，其中該延遲電路具有可調整時間延遲，並且該延遲電路被配置為：
在該延遲電路的控制輸入處接收延遲控制信號；及
基於接收到的延遲控制信號來調整該時間延遲。
13、根據條款11之工作週期調整器，其中該延遲電路包括：
延遲裝置，其串聯耦合在該相位擴展器的該信號輸入與該及閘的該第二輸入之間；
其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該延遲裝置中的相應的另一延遲裝置，並且該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該相位擴展器的該信號輸入，並且其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
在該相應的控制輸入處接收相應的控制信號；
若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及
若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
14、根據條款13之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至該相應的延遲輸出。
15、根據條款14之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
16、根據條款13至條款15中任一條款所述的工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者包括：
相應的及閘，其具有第一輸入、第二輸入和輸出，其中該相應的及閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的及閘的該第二輸入耦合至該相應的第二信號輸入；及
相應的或閘，其具有第一輸入、第二輸入和輸出，其中該相應的或閘的該第一輸入耦合至該相應的及閘的該輸出，該相應的或閘的該第二輸入耦合至該相應的控制輸入，並且該相應的或閘的該輸出耦合至該相應的延遲輸出。
17、根據條款16之工作週期調整器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括：
一或多個相應的延遲緩衝器，其耦合在該相應的或閘的該輸出與該相應的延遲輸出之間。
18、一種高相位擴展器，包括：
或閘，其具有第一輸入、第二輸入和輸出，其中該或閘的該第一輸入耦合至該高相位擴展器的輸入，並且該或閘的該輸出耦合至該高相位擴展器的輸出；及
延遲裝置，其串聯耦合在該高相位擴展器的該輸入與該或閘的該第二輸入之間；
其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該延遲裝置中的相應的另一延遲裝置，並且該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該高相位擴展器的該輸入，並且其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
在該相應的控制輸入處接收相應的控制信號；
若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及
若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
19、根據條款18之高相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至相應的延遲輸出。
20、根據條款19之高相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
21、根據條款18至條款20中任一條款所述的高相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者包括：
相應的或閘，其具有第一輸入、第二輸入和輸出，其中該相應的或閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的或閘的該第二輸入耦合至該相應的第二信號輸入；及
相應的及閘，其具有第一輸入、第二輸入和輸出，其中該相應的及閘的該第一輸入耦合至該相應的或閘的該輸出，該相應的及閘的該第二輸入耦合至該相應的控制輸入，並且該相應的及閘的該輸出耦合至該相應的延遲輸出。
22、根據條款21之高相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括：
一或多個相應的延遲緩衝器，其耦合在該相應的及閘的該輸出與該相應的延遲輸出之間。
23、一種低相位擴展器，包括：
及閘，其具有第一輸入、第二輸入和輸出，其中該及閘的該第一輸入耦合至該低相位擴展器的輸入，並且該及閘的該輸出耦合至該低相位擴展器的輸出；及
延遲裝置，其串聯耦合在該低相位擴展器的該輸入與該及閘的該第二輸入之間；
其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的第一信號輸入、相應的第二信號輸入和相應的控制輸入，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該延遲裝置中的相應的另一延遲裝置，並且該延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該低相位擴展器的該輸入，並且其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
在該相應的控制輸入處接收相應的控制信號；
若該相應的控制信號具有第一邏輯值，則賦能相應的延遲輸出；及
若該相應的控制信號具有第二邏輯值，則去能該相應的延遲輸出。
24、根據條款23之低相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至相應的延遲輸出。
25、根據條款24之低相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為：
若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
26、根據條款23至條款25中任一條款所述的低相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者包括：
相應的及閘，其具有第一輸入、第二輸入和輸出，其中該相應的及閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的及閘的該第二輸入耦合至該相應的第二信號輸入；及
相應的或閘，其具有第一輸入、第二輸入和輸出，其中該相應的或閘的該第一輸入耦合至該相應的及閘的該輸出，該相應的或閘的該第二輸入耦合至該相應的控制輸入，並且該相應的或閘的該輸出耦合至該相應的延遲輸出。
27、根據條款26之低相位擴展器，其中該延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括：
一或多個相應的延遲緩衝器，其耦合在該相應的或閘的該輸出與該相應的延遲輸出之間。
28、一種使用包括串聯耦合的延遲裝置的延遲電路的相位擴展的方法，包括：
接收時鐘信號；
產生該時鐘信號的多個延遲的版本，其中該時鐘信號的該延遲的版本之每一者延遲的版本被不同數量的該延遲裝置延遲；及
對該時鐘信號的該延遲的版本的高相位或低相位進行組合以獲得組合的時鐘信號。
29、根據條款28之方法，亦包括：
對接收到的時鐘信號和組合的時鐘信號執行或操作。
30、根據條款28之方法，亦包括：
對該接收到的時鐘信號和該組合的時鐘信號執行與操作。
31、根據條款28至條款30中任一條款所述的方法，其中產生該時鐘信號的該多個延遲的版本包括：針對該時鐘信號的該多個延遲的版本中的每一個，將該時鐘信號傳播經由不同數量的延遲裝置。
應當理解，本案內容不限於上文用於描述本案內容的態樣的示例性術語。例如，時鐘產生器亦可稱為時鐘源、時鐘合成器或其他術語。在另一實例中，延遲緩衝器亦可被稱為延遲元件、延遲單元或其他術語。在另一實例中，定時量測電路亦可被稱為工作週期量測電路、工作週期偵測器或其他術語。正反器的信號輸入亦可被稱為資料輸入（例如，D輸入）或其他術語。用於時鐘信號的信號路徑亦可被稱為時鐘路徑。此外，啟動信號的邊沿亦可稱為輸出信號的邊沿。
工作週期控制電路330和量測控制電路520可分別用通用處理器、數位訊號處理器（DSP）、特殊應用積體電路 （ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯裝置、個別硬體元件（例如，邏輯閘）、狀態機或者被設計用於執行本文中描述的功能的上述各項的任何組合來實施。處理器可經由執行包括用於執行該等功能的代碼的軟體來執行本文中描述的功能。軟體可儲存在電腦可讀取儲存媒體上，例如RAM、ROM、EEPROM、光碟及/或磁碟。
在本案內容中，「示例性的」一詞意指「用作示例、實例或說明」。在本文中被描述為「示例性的」的任何實現或態樣不一定被解釋為優選的或者比本案的其他態樣更有優勢的。同樣地，術語「態樣」並且不要求本案內容的所有態樣包括所論述的特徵、優點或操作模式。在本文中使用術語「耦合的」來代表兩個結構之間的直接或間接電耦合。
為了使本領域的任何技藝人士能夠實現或使用本案內容，在前面提供了對本案內容的描述。對於本領域技藝人士而言，對本案內容的各種修改將是顯而易見的，並且在不背離本案內容的精神或範圍的前提下，本文中定義的整體原理可適用於其他變型。因此，本案內容並且非意欲受限於本文中所描述的實例，而是符合與本文中所揭示的原理和新穎特徵相一致的最廣範圍。
0:邏輯狀態 1:邏輯狀態 110:系統 115:時鐘產生器 120:時鐘分配網路 122:輸入 124-1:輸出 124-2:輸出 124-3:輸出 125:信號路徑 130-1:延遲緩衝器 130-2:延遲緩衝器 130-3:延遲緩衝器 130-4:延遲緩衝器 130-5:延遲緩衝器 130-6:延遲緩衝器 130-7:延遲緩衝器 130-8:延遲緩衝器 130-n:延遲緩衝器 132:延遲緩衝器 134:延遲緩衝器 136:延遲緩衝器 150-1:電路 150-2:電路 150-3:電路 155-1:正反器 155-2:正反器 155-3:正反器 225-1:第一相應的電晶體 225-2:第一相應的電晶體 225-3:第一相應的電晶體 225-4:第一相應的電晶體 225-5:第一相應的電晶體 225-6:第一相應的電晶體 225-7:第一相應的電晶體 225-8:第一相應的電晶體 230-1:第二相應的電晶體 230-2:第二相應的電晶體 230-3:第二相應的電晶體 230-4:第二相應的電晶體 230-5:第二相應的電晶體 230-6:第二相應的電晶體 230-7:第二相應的電晶體 230-8:第二相應的電晶體 250:時鐘信號 260:時鐘信號 305:自適應工作週期控制器 310:定時量測電路 312:輸入 314:輸出 320:工作週期調整器 322:信號輸入 324:輸出 326:控制輸入 330:工作週期控制器電路 332:輸入 334:輸出 410:定時量測電路 420:正反器 430:環形振盪器 432:賦能輸入 434:輸出 440:計數器 442:計數輸入 444:賦能輸入 446:目標輸入 448:輸出 510:定時量測電路 512:輸入 514:輸出 520:量測控制電路 522:時間量測輸入 523:第一輸出 524:第二輸出 525:第三輸出 526:第四輸出 527:第五輸出 530:啟動電路 532:賦能輸入 534:時鐘輸入 536:控制輸入 538:輸出 540:擷取電路 542:時鐘輸入 544:控制輸入 546:時間量測輸入 550:延遲電路 552:信號輸入 554:控制輸入 556:輸出 560:時間-數位轉換器 562:信號輸入 564:擷取輸入 566:輸出 610:上升沿 620:下降沿 630:上升沿 640:第二下降沿 710:反相器 720:多工器 722:第一輸入 724:第二輸入 726:選擇輸入 728:輸出 730:第一正反器 732:信號輸入 734:時鐘輸入 736:輸出 740:第二正反器 742:信號輸入 744:時鐘輸入 746:輸出 750:啟動正反器 752:信號輸入 754:時鐘輸入 756:輸出 760:多工器 762:第一輸入 764:第二輸入 766:選擇輸入 768:輸出 770:正反器 772:信號輸入 774:時鐘輸入 776:輸出 780:第二反相器 790:時鐘閘控電路 792:賦能輸入 794:信號輸入 796:輸出 810:上升沿 812:上升沿 814:上升沿 816:上升沿 818:下降沿 820:下降沿 822:上升沿 824:上升沿 826:上升沿 828:上升沿 830:上升沿 832:上升沿 834:上升沿 836:上升沿 838:上升沿 840:下降沿 842:上升沿 844:上升沿 846:上升沿 848:下降沿 915:延遲線 918:輸入 920-1:延遲緩衝器 920-2:延遲緩衝器 920-n:延遲緩衝器 922-1:節點 922-2:節點 922-n:節點 930-1:正反器 930-2:正反器 930-n:正反器 932-1:信號輸入 932-2:信號輸入 932-n:信號輸入 934-1:輸出 934-2:輸出 934-n:輸出 936-1:時鐘輸入 936-2:時鐘輸入 936-n:時鐘輸入 1010:正反器 1012:信號輸入 1014:時鐘輸入 1016:輸出 1110-(N-1):延遲裝置 1110-1:延遲裝置 1110-2:延遲裝置 1110-N:延遲裝置 1130:延遲裝置 1132-(N-1):輸入 1132-1:輸入 1132-2:輸入 1132-N:輸入 1134:輸出 1136:選擇輸入 1220:工作週期調整器 1222:信號輸入 1224:輸出 1226:第一控制輸入 1228:第二控制輸入 1235:第一反相器 1240:第一多工器 1242:第一輸入 1244:第二輸入 1246:選擇輸入 1248:輸出 1250:高相位擴展器 1252:信號輸入 1254:控制輸入 1254-1:控制輸入 1254-2:控制輸入 1254-m:控制輸入 1256:輸出 1265:第二反相器 1270:第二多工器 1272:第一輸入 1274:第二輸入 1276:選擇輸入 1278:輸出 1320:延遲電路 1322:信號輸入 1324:控制輸入 1326:輸出 1330:或閘 1332:第一輸入 1334:第二輸入 1336:輸出 1410:時鐘錯訊 1510-1:延遲裝置 1510-2:延遲裝置 1510-m:延遲裝置 1512-1:第一信號輸入 1512-2:第一信號輸入 1512-m:第一信號輸入 1514-1:第二信號輸入 1514-2:第二信號輸入 1514-m:第二信號輸入 1516-1:控制輸入 1516-2:控制輸入 1516-m:控制輸入 1518-1:延遲輸出 1518-2:延遲輸出 1518-m:延遲輸出 1610-1:或閘 1610-2:或閘 1610-m:或閘 1620-1:及閘 1620-2:及閘 1620-m:及閘 1630-1:延遲緩衝器 1630-2:延遲緩衝器 1630-m:延遲緩衝器 1640-1:延遲緩衝器 1640-2:延遲緩衝器 1640-m:延遲緩衝器 1750:低相位擴展器 1752:信號輸入 1754:控制輸入 1756:輸出 1810-1:延遲裝置 1810-2:延遲裝置 1810-m:延遲裝置 1812-1:第一信號輸入 1812-2:第一信號輸入 1812-m:第一信號輸入 1814-1:第二信號輸入 1814-2:第二信號輸入 1814-m:第二信號輸入 1816-1:控制輸入 1816-2:控制輸入 1816-m:控制輸入 1818-1:延遲輸出 1818-2:延遲輸出 1818-m:延遲輸出 1830:及閘 1832:第一輸入 1834:第二輸入 1836:輸出 1840-1:及閘 1840-2:及閘 1840-m:及閘 1850-1:或閘 1850-2:或閘 1850-m:或閘 1860-1:延遲緩衝器 1860-2:延遲緩衝器 1860-m:延遲緩衝器 1870-1:延遲緩衝器 1870-2:延遲緩衝器 1870-m:延遲緩衝器 1900:方法 1910:步驟 1920:步驟 1930:步驟 CK:時鐘輸入 clk:時鐘信號 D:信號輸入 Q:輸出 T f:延遲量 T r:延遲量 Vdd:電源電壓
圖1圖示包括根據本揭示案的某些態樣的時鐘分配網路的系統的實例。
圖2A圖示根據本揭示案的某些態樣的、包括延遲緩衝器的信號路徑的實例。
圖2B圖示根據本揭示案的某些態樣的、其中在閒置模式下信號路徑的輸入保持為低的實例。
圖2C圖示根據本揭示案的某些態樣的、由於不對稱老化導致的信號路徑中工作週期畸變的實例。
圖3圖示根據本揭示案的某些態樣的自適應時鐘工作週期控制器的實例。
圖4圖示根據本揭示案的某些態樣的包括環形振盪器的定時量測電路的實例。
圖5圖示根據本揭示案的某些態樣的包括時間-數位轉換器的定時量測電路的實例。
圖6是圖示根據本揭示案的某些態樣的時鐘信號的實例的定時圖。
圖7圖示根據本揭示案的某些態樣的、啟動電路和擷取電路的示例性實施方式。
圖8A是圖示根據本揭示案的某些態樣的高相位量測的實例的定時圖。
圖8B是圖示根據本揭示案的某些態樣的低相位量測的實例的定時圖。
圖8C是圖示根據本揭示案的某些態樣的時鐘週期量測的實例的定時圖。
圖8D是圖示根據本揭示案的某些態樣的時鐘週期量測的另一實例的定時圖。
圖9圖示根據本揭示案的某些態樣的時間-數位轉換器的示例性實施方式。
圖10圖示根據本揭示案的某些態樣的時間-數位轉換器的另一示例性實施方式。
圖11圖示根據本揭示案的某些態樣的延遲電路的示例性實施方式。
圖12圖示根據本揭示案的某些態樣的工作週期調整器的示例性實施方式。
圖13圖示根據本揭示案的某些態樣的高相位擴展器的示例性實施方式。
圖14A是圖示根據本揭示案的某些態樣的高相位擴展的實例的定時圖。
圖14B是圖示根據本揭示案的某些態樣的、導致錯訊的高相位擴展的實例的定時圖。
圖15A圖示根據本揭示案的某些態樣的高相位擴展器的另一示例性實施方式。
圖15B是圖示根據本公內容的某些態樣的、高相位擴展器中產生的時鐘信號的多個延遲的版本的實例的定時圖。
圖16圖示根據本揭示案的某些態樣的高相位擴展器的又一示例性實施方式。
圖17圖示根據某些態樣的工作週期調整器的另一示例性實施方式。
圖18圖示根據本揭示案的某些態樣的低相位擴展器的示例性實施方式。
圖19是圖示根據本揭示案的某些態樣的、相位擴展的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1220:工作週期調整器
1222:信號輸入
1224:輸出
1226:第一控制輸入
1228:第二控制輸入
1235:第一反相器
1240:第一多工器
1242:第一輸入
1244:第二輸入
1246:選擇輸入
1248:輸出
1250:高相位擴展器
1252:信號輸入
1254:控制輸入
1256:輸出
1265:第二反相器
1270:第二多工器
1272:第一輸入
1274:第二輸入
1276:選擇輸入
1278:輸出

Claims (31)

  1. 一種工作週期調整器，包括： 一第一多工器，其具有一第一輸入、一第二輸入、一選擇輸入及一輸出，其中該第一多工器的該第一輸入耦合至該工作週期調整器的一輸入； 一第一反相器，其耦合在該工作週期調整器的該輸入與該第一多工器的該第二輸入之間； 一相位擴展器，其具有一信號輸入、一控制輸入及一輸出，其中該相位擴展器的該信號輸入耦合至該第一多工器的該輸出； 一第二多工器，其具有一第一輸入、一第二輸入、一選擇輸入及一輸出，其中該第二多工器的該第一輸入耦合至該相位擴展器的該輸出，並且該第二多工器的該輸出耦合至該工作週期調整器的一輸出；及 一第二反相器，其耦合在該相位擴展器的該輸出與該第二多工器的該第二輸入之間。
  2. 如請求項1之工作週期調整器，其中該相位擴展器包括一低相位擴展器。
  3. 如請求項1之工作週期調整器，其中該相位擴展器包括一高相位擴展器。
  4. 如請求項1之工作週期調整器，其中該相位擴展器包括： 一或閘，其具有一第一輸入、一第二輸入及一輸出，其中該或閘的該第一輸入耦合至該相位擴展器的該信號輸入，並且該或閘的該輸出耦合至該相位擴展器的該輸出；及 一延遲電路，其耦合在該相位擴展器的該信號輸入與該或閘的該第二輸入之間。
  5. 如請求項4之工作週期調整器，其中該延遲電路具有一可調整時間延遲，並且該延遲電路被配置為： 在該延遲電路的一控制輸入處接收一延遲控制信號；及 基於接收到的給延遲控制信號來調整該時間延遲。
  6. 如請求項4之工作週期調整器，其中該延遲電路包括： 延遲裝置，其串聯耦合在該相位擴展器的該信號輸入與該或閘的該第二輸入之間； 其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有相應的一第一信號輸入、相應的一第二信號輸入和相應的一控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該等延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該相位擴展器的該信號輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 在該相應的控制輸入處接收一相應的控制信號； 若該相應的控制信號具有一第一邏輯值，則賦能一相應的延遲輸出；及 若該相應的控制信號具有一第二邏輯值，則去能該相應的延遲輸出。
  7. 如請求項6之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至該相應的延遲輸出。
  8. 如請求項7之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
  9. 如請求項6之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者包括： 一相應的或閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的或閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的或閘的該第二輸入耦合至該相應的第二信號輸入；及 一相應的及閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的及閘的該第一輸入耦合至該相應的或閘的該輸出，該相應的及閘的該第二輸入耦合至該相應的控制輸入，並且該相應的及閘的該輸出耦合至該相應的延遲輸出。
  10. 如請求項9之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括： 一或多個相應的延遲緩衝器，其耦合在該相應的及閘的該輸出與該相應的延遲輸出之間。
  11. 如請求項1之工作週期調整器，其中該相位擴展器包括： 一及閘，其具有一第一輸入、一第二輸入及一輸出，其中該及閘的該第一輸入耦合至該相位擴展器的該信號輸入，並且該及閘的該輸出耦合至該相位擴展器的該輸出；及 一延遲電路，其耦合在該相位擴展器的該信號輸入與該及閘的該第二輸入之間。
  12. 如請求項11之工作週期調整器，其中該延遲電路具有一可調整時間延遲，並且該延遲電路被配置為： 在該延遲電路的控制輸入處接收一延遲控制信號；及 基於接收到的該延遲控制信號來調整該時間延遲。
  13. 如請求項11之工作週期調整器，其中該延遲電路包括： 延遲裝置，其串聯耦合在該相位擴展器的該信號輸入與該及閘的該第二輸入之間； 其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有一相應的第一信號輸入、一相應的第二信號輸入和一相應的控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該等延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該相位擴展器的該信號輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 在該相應的控制輸入處接收一相應的控制信號； 若該相應的控制信號具有一第一邏輯值，則賦能一相應的延遲輸出；及 若該相應的控制信號具有一第二邏輯值，則去能該相應的延遲輸出。
  14. 如請求項13之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至該相應的延遲輸出。
  15. 如請求項14之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
  16. 如請求項13之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者包括： 一相應的及閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的及閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的及閘的該第二輸入耦合至該相應的第二信號輸入；及 一相應的或閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的或閘的該第一輸入耦合至該相應的及閘的該輸出，該相應的或閘的該第二輸入耦合至該相應的控制輸入，並且該相應的或閘的該輸出耦合至該相應的延遲輸出。
  17. 如請求項16之工作週期調整器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括： 一或多個相應的延遲緩衝器，其耦合在該相應的或閘的該輸出與該相應的延遲輸出之間。
  18. 一種高相位擴展器，包括： 一或閘，其具有一第一輸入、一第二輸入及一輸出，其中該或閘的該第一輸入耦合至該高相位擴展器的一輸入，並且該或閘的該輸出耦合至該高相位擴展器的一輸出；及 延遲裝置，其串聯耦合在該高相位擴展器的該輸入與該或閘的該第二輸入之間； 其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有一相應的第一信號輸入、一相應的第二信號輸入和一相應的控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該等延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該高相位擴展器的該輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 在該相應的控制輸入處接收一相應的控制信號； 若該相應的控制信號具有一第一邏輯值，則賦能一相應的延遲輸出；及 若該相應的控制信號具有一第二邏輯值，則去能該相應的延遲輸出。
  19. 如請求項18之高相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至一相應的延遲輸出。
  20. 如請求項19之高相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
  21. 如請求項18之高相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者包括： 一相應的或閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的或閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的或閘的該第二輸入耦合至該相應的第二信號輸入；及 一相應的及閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的及閘的該第一輸入耦合至該相應的或閘的該輸出，該相應的及閘的該第二輸入耦合至該相應的控制輸入，並且該相應的及閘的該輸出耦合至該相應的延遲輸出。
  22. 如請求項21之高相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括： 一或多個相應的延遲緩衝器，其耦合在該相應的及閘的該輸出與該相應的延遲輸出之間。
  23. 一種低相位擴展器，包括： 一及閘，其具有一第一輸入、一第二輸入及一輸出，其中該及閘的該第一輸入耦合至該低相位擴展器的一輸入，並且該及閘的該輸出耦合至該低相位擴展器的一輸出；及 延遲裝置，其串聯耦合在該低相位擴展器的該輸入與該及閘的該第二輸入之間； 其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者具有一相應的第一信號輸入、一相應的第二信號輸入和一相應的控制輸入，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第一信號輸入耦合至該延遲裝置中的相應的另一延遲裝置，並且該等延遲裝置中的兩個或兩個以上延遲裝置之每一者的該相應的第二信號輸入耦合至該低相位擴展器的該輸入，並且其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 在該相應的控制輸入處接收一相應的控制信號； 若該相應的控制信號具有一第一邏輯值，則賦能一相應的延遲輸出；及 若該相應的控制信號具有一第二邏輯值，則去能該相應的延遲輸出。
  24. 如請求項23之低相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第一邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入耦合至一相應的延遲輸出。
  25. 如請求項24之低相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者被配置為： 若該相應的控制信號具有該第二邏輯值，則將該相應的第一信號輸入和該相應的第二信號輸入與該相應的延遲輸出解耦。
  26. 如請求項23之低相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者包括： 一相應的及閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的及閘的該第一輸入耦合至該相應的第一信號輸入，並且該相應的及閘的該第二輸入耦合至該相應的第二信號輸入；及 一相應的或閘，其具有一第一輸入、一第二輸入及一輸出，其中該相應的或閘的該第一輸入耦合至該相應的及閘的該輸出，該相應的或閘的該第二輸入耦合至該相應的控制輸入，並且該相應的或閘的該輸出耦合至該相應的延遲輸出。
  27. 如請求項26之低相位擴展器，其中該等延遲裝置中的兩個或兩個以上延遲裝置之每一者亦包括： 一或多個相應的延遲緩衝器，其耦合在該相應的或閘的該輸出與該相應的延遲輸出之間。
  28. 一種使用包括串聯耦合的延遲裝置的一延遲電路的相位擴展的方法，包括以下步驟： 接收一時鐘信號； 產生該時鐘信號的多個延遲的版本，其中該時鐘信號的該等延遲的版本之每一者被不同數量的該等延遲裝置延遲；及 對該時鐘信號的該等延遲的版本的高相位或低相位進行組合以獲得一組合的時鐘信號。
  29. 如請求項28之方法，亦包括： 對接收到的該時鐘信號和該組合的時鐘信號執行一或操作。
  30. 如請求項28之方法，亦包括： 對接收到的該時鐘信號和該組合的時鐘信號執行一與操作。
  31. 如請求項28之方法，其中產生該時鐘信號的該多個延遲的版本包括：針對該時鐘信號的該多個延遲的版本中的每一個，將該時鐘信號傳播經由不同數量的延遲裝置。
TW111134296A 2021-09-25 2022-09-12 自適應時鐘工作週期控制器 TW202333456A (zh)

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