KR20220012848A

KR20220012848A - 회로 시스템

Info

Publication number: KR20220012848A
Application number: KR1020217036786A
Authority: KR
Inventors: 유야 키무라; 히사시 오와; 타카시 나카무라
Original assignee: 소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date: 2019-05-24
Filing date: 2020-04-03
Publication date: 2022-02-04
Also published as: CN113841103A; US11671086B2; WO2020241048A1; US20220216860A1

Abstract

후단에 접속되는 회로와의 인터페이스의 고속화를 도모할 수 있는 회로 시스템을 제공하는 것을 목적으로 한다. 회로 시스템은, 클록 신호가 분배되는 복수의 레인을 갖는 클록 트리 회로와, 상기 복수의 레인마다 마련되어 상기 클록 신호의 듀티비를 보정하는 듀티 보정 회로와, 상기 복수의 레인마다 마련되어 상기 듀티 보정 회로로부터 상기 클록 신호가 입력되는 클록 게이팅 회로를 가지고, 소정 기간 내에 복수의 상기 클록 게이팅 회로의 각각으로부터 상기 클록 신호의 출력을 시작하는 클록 게이팅 회로군과, 복수의 상기 듀티 보정 회로에 대응시켜서 마련되어 상기 클록 게이팅 회로로부터의 상기 클록 신호의 출력 시작 타이밍을 제어하는 제어 신호의 지연 시간을 변경 가능한 가변 지연 회로를 구비하고 있다.

Description

회로 시스템

본 개시는, 회로 시스템에 관한 것이다.

특허 문헌 1에는, 적은 공수로, 또한, 적은 소비 전력으로 게이티드 사이의 스큐를 조정할 수 있는 반도체 집적 회로가 개시되어 있다.

특허 문헌 1 : 특개2006-93393호 공보

근래, 통신의 고속화에 따라, 데이터 속도와 동등한 속도의 클록 신호를 이용하는 회로 방식의 풀 레이트 아키텍처의 실현이 곤란해지고 있다. 이 때문에, 통신 분야에서, 데이터 속도의 반분의 클록 신호를 이용하는 방식의 하프 레이트 아키텍처의 채용이 진행되고 있다. 하프 레이트 아키텍처에서는, 클록 신호의 듀티 오차가 지터의 원인이 된다. 클록 신호에 지터가 발생하면, 당해 클록 신호에 동기하여 동작하는 회로 시스템을 고속으로 동작시킬 수 없다는 문제가 생긴다.

본 개시의 목적은, 후단에 접속되는 회로와의 인터페이스의 고속화를 도모할 수 있는 회로 시스템을 제공하는 것에 있다.

본 개시의 한 양태에 의한 회로 시스템은, 클록 신호가 분배되는 복수의 레인을 갖는 클록 트리 회로와, 상기 복수의 레인마다 마련되어 상기 클록 신호의 듀티비를 보정하는 듀티 보정 회로와, 상기 복수의 레인마다 마련되어 상기 듀티 보정 회로로부터 상기 클록 신호가 입력되는 클록 게이팅 회로를 가지고, 소정 기간 내에 복수의 상기 클록 게이팅 회로의 각각으로부터 상기 클록 신호의 출력을 시작하는 클록 게이팅 회로군과, 복수의 상기 듀티 보정 회로에 대응시켜서 마련되어 상기 클록 게이팅 회로로부터의 상기 클록 신호의 출력 시작 타이밍을 제어하는 제어 신호의 지연 시간을 변경 가능한 가변 지연 회로를 구비한다.

도 1은 본 개시의 한 실시 형태에 의한 회로 시스템의 개략 구성례를 도시하는 블록도.
도 2는 본 개시의 한 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 듀티 보정 회로의 개략 구성례를 도시하는 회로 블록도.
도 3은 본 개시의 한 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 블록도.
도 4는 본 개시의 한 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 5는 본 개시의 한 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 클록 게이팅 회로의 개략 구성례를 도시하는 회로 블록도.
도 6은 본 개시의 한 실시 형태의 실시례 1-1에 의한 회로 시스템의 동작을 설명하기 위한 신호 파형의 한 예를 도시하는 도면.
도 7은 본 개시의 실시례 1-1에 의한 회로 시스템에 구비된 선택 신호 생성 회로의 변형례 1을 도시하는 회로 블록도.
도 8은 본 개시의 실시례 1-1에 의한 회로 시스템에 구비된 선택 신호 생성 회로의 변형례 2를 도시하는 회로 블록도.
도 9는 본 개시의 실시례 1-1에 의한 회로 시스템에 구비된 듀티 보정 회로의 변형례 1을 도시하는 회로 블록도.
도 10은 본 개시의 실시례 1-1에 의한 회로 시스템에 구비된 듀티 보정 회로의 변형례 2를 도시하는 회로 블록도.
도 11은 본 개시의 한 실시 형태의 실시례 1-2에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 12는 본 개시의 한 실시 형태의 실시례 1-3에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 13은 본 개시의 한 실시 형태의 실시례 1-3에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성의 변형례 1을 도시하는 회로도.
도 14는 본 개시의 한 실시 형태의 실시례 1-3에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성의 변형례 2를 도시하는 회로도.
도 15는 본 개시의 한 실시 형태의 실시례 2-1에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 16은 본 개시의 한 실시 형태의 실시례 2-1에 의한 회로 시스템에 구비된 가변 지연 회로의 구체적인 구성례를 도시하는 회로 블록도.
도 17은 본 개시의 한 실시 형태의 실시례 2-2에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 18은 본 개시의 한 실시 형태의 실시례 3-1에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 19는 본 개시의 한 실시 형태의 실시례 3-2에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 20은 본 개시의 한 실시 형태의 실시례 3-3에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 21은 본 개시의 한 실시 형태의 실시례 3-4에 의한 회로 시스템에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도.
도 22는 본 개시의 한 실시 형태의 실시례 4에 의한 회로 시스템에 구비된 클록 게이팅 회로의 개략 구성례를 도시하는 회로 블록도.
도 23은 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 1).
도 24는 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 2).
도 25는 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 3).
도 26은 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 4).
도 27은 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 5).
도 28은 본 개시의 한 실시 형태에 의한 회로 시스템의 효과를 설명하기 위한 도면(그 6).

이하, 본 개시를 실시하기 위한 형태에 관해, 도면을 참조하여 상세히 설명한다. 이하의 설명은 본 개시의 한 구체례로서, 본 개시는 이하의 양태로 한정되는 것이 아니다.

본 개시의 한 실시 형태에 의한 회로 시스템에 관해 도 1부터 도 28을 이용하여 설명한다. 우선, 본 실시 형태에 의한 회로 시스템의 개략 구성례에 관해 도 1을 이용하여 설명한다. 도 1은, 본 실시 형태에 의한 회로 시스템(1)의 개략 구성례를 도시하는 블록도이다.

도 1에 도시하는 바와 같이, 본 실시 형태에 의한 회로 시스템(1)은, 클록 신호(CLK)가 분배되는 복수의 레인(113-1, 113-2, …, 113-n(n은 자연수))을 갖는 클록 트리 회로(11)를 구비하고 있다. 또한, 회로 시스템(1)은, 복수의 레인(113-1∼113-n)마다 마련되어 클록 신호(CLK)의 듀티비를 보정하는 듀티 보정 회로(12-1, 12-2, …, 12-n(n은, 레인(113-1∼113-n))과 동수의 자연수)을 구비하고 있다. 클록 신호(CLK)의 듀티비는, 클록 신호(CLK)의 1주기에 대한 클록 신호(CLK)의 하이 레벨의 기간의 비율이다. 또한, 회로 시스템(1)은, 복수의 레인(113-1∼113-n)마다 마련되어 듀티 보정 회로(12-1∼12-n)로부터 클록 신호(CLK)가 입력되는 클록 게이팅 회로(13-1, 13-2, …, 13-n(n은, 레인(113-1∼113-n)과 동수의 자연수))를 가지고, 소정 기간 내에 복수의 클록 게이팅 회로(13-1∼13-n)의 각각으로부터 클록 신호(CLK)의 출력을 시작하는 클록 게이팅 회로군(13)을 구비하고 있다. 또한, 회로 시스템(1)은, 복수의 듀티 보정 회로(12-1∼12-n)에 대응시켜서 마련되어 클록 게이팅 회로(13-1∼13-n)로부터의 클록 신호(CLK1, CLK2, …, CLKn)의 출력 시작 타이밍을 제어하는 이네이블 신호(제어 신호의 한 예)(EN)의 지연 시간을 변경 가능한 가변 지연 회로(14-1, 14-2, …, 14-n(n은, 듀티 보정 회로(12-1∼12-n)와 동수의 자연수))를 구비하고 있다. 또한, 회로 시스템(1)은, 입력되는 이네이블 신호(EN)를 클록 신호(CLK)로 래치한 후에 가변 지연 회로(14-1∼14-n)에 출력하는 클록 이네이블러 회로(15)를 구비하고 있다. 이네이블 신호(EN)의 지연 시간은, 클록 신호의 타이밍 마진을 확보하기 위한 시간이다.

회로 시스템(1)은, 상술한 구성을 가짐에 의해, 레인(113-1∼113-n) 사이의 클록 스큐를 소정 기간 내에 수납할 수 있다. 여기서, 본 실시 형태에서는, 소정 기간은, 클록 신호(CLK)의 1주기와 같은 시간이다. 이에 의해, 회로 시스템(1)은, 레인(113-1∼113-n) 사이의 클록 스큐 어긋남을 조정할 필요는 없다. 즉, 회로 시스템(1)은, 클록 게이팅 회로(13-1∼13-n)로부터 출력되는 클록 신호(CLK1∼CLKn) 사이의 스큐 어긋남을 조정하지 않아도, 소정 기간(예를 들어 클록 신호(CLK)의 1주기와 같은 기간) 내에 수납되는 클록 타이밍에서, 클록 게이팅 회로군(13)으로부터 클록 신호(CLK1∼CLKn)의 출력을 시작할 수 있다. 이에 의해, 회로 시스템(1)은, 클록 신호(CLK)의 공급을 클록 트리 회로(11)에서 받음과 함께, 모든 레인(113-1∼113-n)에서 소정 기간 내에 수납되는 클록 타이밍에서 글리치를 발생시키지 않고 클록 게이팅 회로군(13)으로부터 클록 신호(CLK1∼CLKn)를 출력할 수 있다. 이하, 회로 시스템(1)의 상세한 구성에 관해 실시례 등을 이용하여 설명한다. 또한, 클록 트리 회로(11) 및 클록 이네이블러 회로(15)는, 본 실시 형태의 각 실시례에서 공통의 구성을 가지고 있다.

도 1에 도시하는 바와 같이, 클록 트리 회로(11)는, 외부로부터 클록 신호(CLK)가 입력되는 버퍼(111)와, 버퍼(111)의 출력 단자로부터 분배되는 레인(113-1∼113-n)을 가지고 있다. 클록 트리 회로(11)는, 레인(113-1)에 마련된 버퍼(112-1)를 가지고 있다. 버퍼(112-1)는, 버퍼(111)와 레인(113-1)에 마련된 듀티 보정 회로(12-1) 사이에 배치되어 있다. 클록 트리 회로(11)는, 레인(113-2)에 마련된 버퍼(112-2)를 가지고 있다. 버퍼(112-2)는, 버퍼(111)와 레인(113-2)에 마련된 듀티 보정 회로(12-2) 사이에 배치되어 있다. 이하 마찬가지로, 클록 트리 회로(11)는, 레인(113-n)에 마련된 버퍼(112-n)를 가지고 있다. 버퍼(112-n)는, 버퍼(111)와 레인(113-n)에 마련된 듀티 보정 회로(12-n) 사이에 배치되어 있다. 버퍼(112-1, 112-2, …, 112-n)의 각각의 입력 단자는, 버퍼(111)의 출력 단자에 접속되어 있다. 버퍼(112-1, 112-2, …, 112-n)의 각각의 출력 단자는, 듀티 보정 회로(12-n)의 입력 단자에 접속되어 있다.

도 1에 도시하는 바와 같이, 회로 시스템(1)은, 클록 이네이블러 회로(15)를 가지고 있다. 클록 이네이블러 회로(15)는, 플립플롭 회로(예를 들어 D 플립플롭 회로)로 구성되어 있다. 클록 이네이블러 회로(15)의 클록 입력 단자는, 클록 트리 회로(11)에 마련된 버퍼(111)의 출력 단자에 접속되어 있다. 클록 이네이블러 회로(15)의 데이터 입력 단자에는, 이네이블 신호(EN)가 입력된다. 클록 이네이블러 회로(15)의 출력 단자는, 가변 지연 회로(14-1∼14-n)의 입력 단자에 접속되어 있다.

이 때문에, 버퍼(111)는, 입력된 클록 신호(CLK)와 같은 극성(즉 정부를 반전시키지 않는다) 클록 신호(CLK)를 버퍼(112-1∼112-n) 및 클록 이네이블러 회로(15)에 대해 동시에 출력한다. 버퍼(112-1∼112-n) 및 클록 이네이블러 회로(15)와 버퍼(111)를 접속하는 배선의 길이 등의 상위(相違)에 의해, 버퍼(112-1∼112-n) 및 클록 이네이블러 회로(15)에 각각 입력되는 클록 신호(CLK)에는, 듀티비나 입력 타이밍에 오차가 생기는 경우가 있다.

클록 이네이블러 회로(15)는, 입력되는 이네이블 신호(EN)를 클록 신호(CLK)로 래치하고, 래치한 이네이블 신호(EN)를 가변 지연 회로(14-1∼14-n)에 대해 동시에 출력한다. 클록 이네이블러 회로(15)와 가변 지연 회로(14-1∼14-n)를 접속하는 배선의 길이 등의 상위에 의해, 가변 지연 회로(14-1∼14-n)에 각각 입력되는 이네이블 신호(EN)에는, 입력 타이밍에 오차가 생기는 경우가 있다.

듀티 보정 회로(12-1)와, 듀티 보정 회로(12-1)에 대응하는 가변 지연 회로(14-1)는, 클록 게이팅 회로(13-1)에 접속되어 있다. 듀티 보정 회로(12-2)와, 듀티 보정 회로(12-2)에 대응하는 가변 지연 회로(14-2)는, 클록 게이팅 회로(13-2)에 접속되어 있다. 이하 마찬가지로, 듀티 보정 회로(12-n)와, 듀티 보정 회로(12-n)에 대응하는 가변 지연 회로(14-n)는, 클록 게이팅 회로(13-n)에 접속되어 있다.

클록 게이팅 회로(13-1)는, 가변 지연 회로(14-1)로부터 입력되어 지연 시간이 조정된 이네이블 신호(EN)를 이용하여, 듀티 보정 회로(12-1)로부터 입력되어 듀티비가 보정된 클록 신호(CLK)의 출력 시작 타이밍을 제어하도록 구성되어 있다. 또한, 클록 게이팅 회로(13-1)는, 출력 시작 타이밍을 제어한 클록 신호(CLK)를 클록 신호(CLK1)로서 후단의 회로(도시 생략)에 출력하도록 구성되어 있다.

클록 게이팅 회로(13-2)는, 가변 지연 회로(14-2)로부터 입력되어 지연 시간이 조정된 이네이블 신호(EN)를 이용하여, 듀티 보정 회로(12-2)로부터 입력되어 듀티비가 보정된 클록 신호(CLK)의 출력 시작 타이밍을 제어하도록 구성되어 있다. 또한, 클록 게이팅 회로(13-2)는, 출력 시작 타이밍을 제어한 클록 신호(CLK)를 클록 신호(CLK2)로서 후단의 회로(도시 생략)에 출력하도록 구성되어 있다.

이하 마찬가지로, 클록 게이팅 회로(13-n)는, 가변 지연 회로(14-n)로부터 입력되어 지연 시간이 조정된 이네이블 신호(EN)를 이용하여, 듀티 보정 회로(12-n)로부터 입력되어 듀티비가 보정된 클록 신호(CLK)의 출력 시작 타이밍을 제어하도록 구성되어 있다. 또한, 클록 게이팅 회로(13-n)는, 출력 시작 타이밍을 제어한 클록 신호(CLK)를 클록 신호(CLKn)로서 후단의 회로(도시 생략)에 출력하도록 구성되어 있다.

(실시례 1-1)

본 실시 형태의 실시례 1-1에 의한 회로 시스템(1)에 관해 도 1을 참조하면서 도 2부터 도 6을 이용하여 설명한다. 도 2는, 본 실시 형태의 실시례 1-1에 의한 회로 시스템(1)에 구비된 듀티 보정 회로(12-1∼12-n)의 개략 구성례를 도시하는 회로 블록도이다. 듀티 보정 회로(12-1∼12-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 듀티 보정 회로(12-1)를 예로 들어, 듀티 보정 회로(12-1∼12-n)의 개략 구성에 관해 설명한다.

본 실시례에 의한 회로 시스템(1)은, 클록 트리 회로(11)(도 1 참조)까지 싱글 엔드 방식으로 클록 신호(CLK)가 전송되고, 듀티 보정 회로(12-1∼12-n) 및 클록 게이팅 회로(13-1∼13-n)에서는, 차동 방식으로 클록 신호(CLK)가 전송되도록 구성되어 있다. 이 때문에, 도 2에 도시하는 바와 같이, 듀티 보정 회로(12-1)는, 클록 트리 회로(11)에 마련된 버퍼(112-1)로부터 출력되는 클록 신호(CLK-I)를 싱글 엔드 방식으로부터 차동 방식으로 변환하는 싱글 차동 변환부(12a)를 가지고 있다. 듀티 보정 회로(12-1)는, 싱글 차동 변환부(12a)에 접속된 듀티 조정부(12b)를 가지고 있다. 듀티 조정부(12b)는, 싱글 차동 변환부(12a)에서 변환된 차동 방식의 정측 및 부측의 클록 신호의 각각의 듀티비를 조정하도록 구성되어 있다.

도 2에 도시하는 바와 같이, 듀티 보정 회로(12-1)에 구비된 듀티 조정부(12b)는, 예를 들어 정측의 클록 신호의 듀티비에 의거하여 구동 능력이 변경되는 인버터 회로(121P)를 가지고 있다. 인버터 회로(121P)는, 싱글 차동 변환부(12a)의 정측의 출력 단자에 접속된 입력 단자를 갖는 반전부(121aP)를 가지고 있다. 또한, 인버터 회로(121P)는, 반전부(121aP)가 출력 신호를 상승시키는 구동 능력을 제어하는 가변 전류원(121bP)과, 반전부(121aP)가 출력 신호를 하강시키는 구동 능력을 제어하는 가변 전류원(121cP)을 가지고 있다.

듀티 조정부(12b)는, 반전부(121aP)의 출력 단자에 접속된 입력 단자를 갖는 인버터(122P)와, 인버터(122P)의 출력 단자에 접속된 입력 단자를 갖는 인버터 회로(123P)를 가지고 있다. 듀티 보정 회로(12-1)는, 인버터 회로(123P)로부터 출력되는 클록 신호를 클록 신호(ICLK-O)로서 클록 게이팅 회로(13-1)에 출력한다.

듀티 보정 회로(12-1)에 구비된 듀티 조정부(12b)는, 인버터 회로(123P)가 출력하는 클록 신호가 입력되는 저역 통과 필터(124P)를 가지고 있다. 저역 통과 필터(124P)는, 저항(R+) 및 콘덴서(C+)로 구성된 수동형의 필터이다. 저항(R+)의 일방의 단자는 인버터 회로(123P)의 출력 단자에 접속되고, 저항(R+)의 타방의 단자는 콘덴서(C+)의 일방의 전극에 접속되어 있다. 콘덴서(C+)의 타방의 전극은 기준 전위가 공급되는 단자(예를 들어 그라운드 단자)에 접속되어 있다. 저역 통과 필터(124P)는, 인버터 회로(123P)로부터 입력되는 클록 신호를 직류 전압으로 변환한다. 저역 통과 필터(124P)는, 입력되는 클록 신호를 당해 클록 신호의 듀티비에 응한 전압 레벨의 직류 전압으로 변환한다. 저역 통과 필터(124P)는, 입력되는 클록 신호의 듀티비가 작을수록 전압 레벨이 낮은 직류 전압으로 변환한다.

듀티 조정부(12b)는, 저역 통과 필터(124P)의 출력 단자에 접속되는 증폭기(125P)를 가지고 있다. 증폭기(125P)의 출력 단자는, 인버터 회로(121P)에 마련된 가변 전류원(121bP, 121cP)의 각각의 전류 조절 단자에 접속되어 있다. 증폭기(125P)는, 예를 들어 연산 증폭기로 구성되어 있다. 증폭기(125P)의 반전 입력 단자에는 저역 통과 필터(124P)의 출력 단자가 접속되어 있다. 증폭기(125P)의 비반전 입력 단자에는, 기준 전압(VREF)이 입력되어 있다. 이에 의해, 증폭기(125P)는, 저역 통과 필터(124P)가 출력하는 직류 전압으로부터 기준 전압(VREF)을 감산하는 차동 증폭기로서의 기능을 발휘한다. 듀티 조정부(12b)는, 증폭기(125P)의 출력을 인버터 회로(121P)에 피드백하여, 가변 전류원(121bP, 121cP)에 흐르는 전류의 전류치를 제어하고, 반전부(121aP)의 구동 능력을 조정한다. 이에 의해, 듀티 조정부(12b)는, 저역 통과 필터(124P)의 출력 전압을 기준 전압(VREF)에 근접하도록 조정할 수 있다.

예를 들면, 기준 전압(VREF)은, 듀티비가 50%인 클록 신호가 입력된 경우에 저역 통과 필터(124P)가 출력하는 직류 전압의 전압치로 설정된다. 클록 신호(ICLK-O)의 듀티비가 50%보다도 작은 경우, 저역 통과 필터(124P)로부터 입력되는 직류 전압이 기준 전압(VREF)보다도 낮아지기 때문에, 증폭기(125P)의 출력 전압이 부가 된다. 이 경우에는, 듀티 조정부(12b)는, 반전부(121aP)의 구동 능력이 저감하도록 가변 전류원(121cP)에 흐르는 전류의 전류치가 감소하도록 인버터 회로(121P)를 제어한다. 이에 의해, 인버터 회로(121P)로부터 출력되는 클록 신호의 하강 시간이 길어지고, 인버터(122P)로부터 출력되는 클록 신호의 상승 시간이 길어진다. 그 결과, 인버터 회로(123P)로부터 출력되는 클록 신호(ICLK-O)의 듀티비가 조정 전보다도 커진다.

한편, 클록 신호(ICLK-O)의 듀티비가 50%보다도 큰 경우, 저역 통과 필터(124P)로부터 입력되는 직류 전압이 기준 전압(VREF)보다도 높아지기 때문에, 증폭기(125P)의 출력 전압이 정이 된다. 이 경우에는, 듀티 조정부(12b)는, 반전부(121aP)의 구동 능력이 저감하도록 가변 전류원(121bP)에 흐르는 전류의 전류치가 감소하도록 인버터 회로(121P)를 제어한다. 이에 의해, 인버터 회로(121P)로부터 출력되는 클록 신호의 상승 시간이 길어지고, 인버터(122P)로부터 출력되는 클록 신호의 하강 시간이 길어진다. 그 결과, 인버터 회로(123P)로부터 출력되는 클록 신호(ICLK-O)의 듀티비가 조정 전보다도 작아진다.

도 2에 도시하는 바와 같이, 듀티 보정 회로(12-1)에 구비된 듀티 조정부(12b)는, 예를 들어 부측의 클록 신호의 듀티비에 의거하여 구동 능력이 변경되는 인버터 회로(121N)를 가지고 있다. 인버터 회로(121N)는, 싱글 차동 변환부(12a)의 부측의 출력 단자에 접속된 입력 단자를 갖는 반전부(121aN)를 가지고 있다. 또한, 인버터 회로(121N)는, 반전부(121aN)가 출력 신호를 상승시키는 구동 능력을 제어하는 가변 전류원(121bN)과, 반전부(121aN)가 출력 신호를 하강시키는 구동 능력을 제어하는 가변 전류원(121cN)을 가지고 있다.

듀티 조정부(12b)는, 반전부(121aN)의 출력 단자에 접속된 입력 단자를 갖는 인버터(122N)와, 인버터(122N)의 출력 단자에 접속된 입력 단자를 갖는 인버터 회로(123N)를 가지고 있다. 듀티 보정 회로(12-1)는, 인버터 회로(123N)로부터 출력되는 클록 신호를 클록 신호(CLK-O)로서 클록 게이팅 회로(13-1)에 출력한다.

듀티 보정 회로(12-1)에 구비된 듀티 조정부(12b)는, 인버터 회로(123N)가 출력하는 클록 신호가 입력되는 저역 통과 필터(124N)를 가지고 있다. 저역 통과 필터(124N)는, 저항(R-) 및 콘덴서(C-)로 구성된 수동형의 필터이다. 저항(R-)의 일방의 단자는 인버터 회로(123N)의 출력 단자에 접속되고, 저항(R-)의 타방의 단자는 콘덴서(C-)의 일방의 전극에 접속되어 있다. 콘덴서(C-)의 타방의 전극은 기준 전위가 공급되는 단자(예를 들어 그라운드 단자)에 접속되어 있다. 저역 통과 필터(124N)는, 인버터 회로(123N)로부터 입력되는 클록 신호를 직류 전압으로 변환한다. 저역 통과 필터(124N)는, 입력되는 클록 신호를 당해 클록 신호의 듀티비에 응한 전압 레벨의 직류 전압으로 변환한다. 저역 통과 필터(124N)는, 입력되는 클록 신호의 듀티비가 작을수록 전압 레벨이 낮은 직류 전압으로 변환한다.

듀티 조정부(12b)는, 저역 통과 필터(124N)의 출력 단자에 접속된 증폭기(125N)를 가지고 있다. 증폭기(125N)의 출력 단자는, 인버터 회로(121N)에 마련된 가변 전류원(121bN, 121cN)의 각각의 전류 조절 단자에 접속되어 있다. 증폭기(125N)는, 예를 들어 연산 증폭기로 구성되어 있다. 증폭기(125N)의 비반전 입력 단자에는 저역 통과 필터(124N)의 출력 단자가 접속되어 있다. 증폭기(125N)의 반전 입력 단자에는, 기준 전압(VREF)이 입력되어 있다. 이에 의해, 증폭기(125N)는, 기준 전압(VREF)으로부터 저역 통과 필터(124N)가 출력하는 직류 전압을 감산하는 차동 증폭기로서의 기능을 발휘한다. 듀티 조정부(12b)는, 증폭기(125N)의 출력을 인버터 회로(121N)에 피드백하여, 가변 전류원(121bN, 121cN)에 흐르는 전류의 전류치를 제어하여, 반전부(121aN)의 구동 능력을 조정한다. 이에 의해, 듀티 조정부(12b)는, 저역 통과 필터(124N)의 출력 전압을 기준 전압(VREF)에 근접하도록 조정할 수 있다.

상술한 바와 같이, 기준 전압(VREF)은 예를 들면, 듀티비가 50%인 클록 신호가 입력된 경우에 저역 통과 필터(124P)가 출력하는 직류 전압의 전압치로 설정되는데, 당해 전압치는, 듀티비가 50%인 클록 신호가 입력된 경우에 저역 통과 필터(124N)가 출력하는 직류 전압의 전압치와 동일하다. 클록 신호(CLK-O)의 듀티비가 50%보다도 작은(즉 클록 신호(ICLK-O)의 듀티비가 50%보다도 큰) 경우, 저역 통과 필터(124N)로부터 입력되는 직류 전압이 기준 전압(VREF)보다도 낮아지기 때문에, 증폭기(125N)의 출력 전압이 정이 된다. 이 경우에는, 듀티 조정부(12b)는, 듀티 조정부(12b)는, 반전부(121aN)의 구동 능력이 저감하도록 가변 전류원(121bN)에 흐르는 전류의 전류치가 감소하도록 인버터 회로(121N)를 제어한다. 이에 의해, 인버터 회로(121N)로부터 출력되는 클록 신호의 상승 시간이 길어지고, 인버터(122N)로부터 출력되는 클록 신호의 하강 시간이 길어진다. 그 결과, 인버터 회로(123N)로부터 출력되는 클록 신호(CLK-O)의 듀티비가 조정 전보다도 작아진다.

한편, 클록 신호(CLK-O)의 듀티비가 50%보다도 큰(즉 클록 신호(ICLK-O)의 듀티비가 50%보다도 작은) 경우, 저역 통과 필터(124N)로부터 입력되는 직류 전압이 기준 전압(VREF)보다도 높아지기 때문에, 증폭기(125N)의 출력 전압이 부가 된다. 이 경우에는, 반전부(121aN)의 구동 능력이 저감하도록 가변 전류원(121cN)에 흐르는 전류의 전류치가 감소하도록 인버터 회로(121N)를 제어한다. 이에 의해, 인버터 회로(121N)로부터 출력되는 클록 신호의 하강 시간이 길어지고, 인버터(122N)로부터 출력되는 클록 신호의 상승 시간이 길어진다. 그 결과, 인버터 회로(123N)로부터 출력되는 클록 신호(CLK-O)의 듀티비가 조정 전보다도 커진다.

듀티 조정부(12b)는, 인버터(122P) 및 인버터 회로(123P)와, 인버터(122N) 및 인버터 회로(123N) 사이에 마련된 인버터(126, 127)를 가지고 있다. 인버터(126)는, 인버터(122P)의 출력 단자 및 인버터 회로(123P)의 입력 단자에 접속된 입력 단자와, 인버터(122N)의 출력 단자 및 인버터 회로(123N)의 입력 단자에 접속된 출력 단자를 가지고 있다. 인버터(127)는, 인버터(122N)의 출력 단자 및 인버터 회로(123N)의 입력 단자에 접속된 입력 단자와, 인버터(122P)의 출력 단자 및 인버터 회로(123P)의 입력 단자에 접속된 출력 단자를 가지고 있다. 클록 신호(CLK-O)가 출력되는 측의 경로와, 클록 신호(ICLK-O)가 출력되는 측의 경로가 인버터(126, 127)에 의해 접속됨에 의해, 클록 신호(CLK-O) 및 클록 신호(ICLK-O)가 서로 극성이 반전된 신호 파형이 된다.

본 실시례에서의 듀티 보정 회로(12-1)는, 가변 전류원(121bP, 121cP)을 갖는 인버터 회로(121P), 저역 통과 필터(124P) 및 증폭기(125P)를 사용한 피드백 구조와, 가변 전류원(121bN, 121cN)을 갖는 인버터 회로(121N), 저역 통과 필터(124N) 및 증폭기(125N)를 사용한 피드백 구조를 가지고 있다. 이에 의해, 듀티 보정 회로(12-1)는, 피드백 루프가 아날로그 신호에 의한 듀티 사이클 보정(Duty Cycle Corrector : DCC)을 실행할 수 있다. 듀티 보정 회로(12-1)는, 차동 증폭을 행하는 증폭기(125P, 125N)에 의해 정측 및 부측에서 개별의 피드백 루프를 형성하고 있는데, 피드백 루프를 1개로 통합하여 구성될 수도 있다.

각 레인(113-1∼113-n)(도 1 참조)에서는, 듀티 보정 회로(12-1∼12-n)에서 고정밀도의 보정을 행할 때, 클록 신호(CLK)의 듀티를 아날로그의 전압 레벨로 변환하기 위해, 듀티 보정 회로(12-1∼12-n)는, 저역 통과 필터(124P, 124N)를 사용한다. 그렇지만, 저역 통과 필터(124P, 124N)는, 콘덴서(C+, C-)에 전하를 충전하여 전압치를 수속(收束)하기 때문에 저항(R+, R-) 및 콘덴서(C+, C-)에서 규정되는 시정수에 응한 시간이 걸린다. 이 때문에, 클록 트리 회로(11)의 근본(입력측)에서 클록 신호(CLK)의 게이팅을 행하는 방법에서는, 글리치의 발생의 방지와 듀티비의 보정을 양립할 수 없다. 본 실시례에 의한 회로 시스템(1)은, 듀티 보정 회로(12-1∼12-n)에 대응시켜서 가변 지연 회로(14-1∼14-n)를 가지고 있기 때문에, 듀티 보정 회로(12-1∼12-n)에 저역 통과 필터(124P, 124N)를 가지고 있어도, 듀티비의 보정 후에 클록 신호(CLK)의 게이팅을 행할 수 있다. 이에 의해, 본 실시례에 의한 회로 시스템(1)은, 모든 레인(113-1∼113-n)에서, 클록 신호(CLK)에 글리치를 발생시키지 않고 소정 기간 내에 출력을 시작할 수 있다.

다음으로, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-1∼14-n)에 관해 설명한다. 가변 지연 회로(14-1∼14-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(14-1)를 예로 들어, 가변 지연 회로(14-1∼14-n)의 개략 구성에 관해 설명한다. 도 3은, 가변 지연 회로(14-1)의 개략 구성례를 도시하는 블록도이다. 도 3에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(14-1)에 접속된 클록 트리 회로(11)에 마련된 버퍼(111, 112-2), 클록 이네이블러 회로(15), 듀티 보정 회로(12-1) 및 클록 게이팅 회로(13-1)가 아울러서 도시되어 있다.

도 3에 도시하는 바와 같이, 가변 지연 회로(14-1)는, 입력되는 이네이블 신호(EN)를 분배하는 분배부(14a)와, 분배부(14a)에서 분배되어 지연 시간이 다른 복수의 이네이블 신호(EN)의 어느 1개를 선택하는 선택부(14b)를 가지고 있다.

분배부(14a)의 입력 단자는 클록 이네이블러 회로(15)의 출력 단자에 접속되어 있다. 이에 의해, 분배부(14a)에는, 클록 이네이블러 회로(15)가 출력하는 이네이블 신호(EN)가 입력된다. 분배부(14a)는, 분배한 경로의 적어도 1개에 마련되어 이네이블 신호(EN)가 입력되는 지연부(14z)를 가지고 있다. 분배부(14a)는, 이네이블 신호(EN)를 예를 들어 2개의 경로에 분배하도록 구성되어 있다. 분배부(14a)는, 2개의 경로 중의 일방에 지연부(14z)를 가지고 있다. 이에 의해, 분배부(14a)는, 지연부(14z)가 마련되지 않은 경로를 통과한 이네이블 신호(EN)에 대해, 지연부(14z)를 통과한 이네이블 신호(EN)에 지연 시간을 갖게 할 수 있다.

분배부(14a)의 2개의 출력 단자는, 선택부(14b)의 2개의 입력 단자에 1대1의 관계로 접속되어 있다. 이에 의해, 분배부(14a)가 출력하는 이네이블 신호(EN)가 선택부(14b)에 입력된다. 선택부(14b)는, 분배부(14a)로부터 입력되는 복수의 이네이블 신호(EN)의 어느 1개를 선택하기 위한 선택 신호(SEL)가 입력되도록 구성되어 있다. 선택부(14b)의 1개의 출력 단자는, 클록 게이팅 회로(13-1)의 입력 단자에 접속되어 있다. 이에 의해, 선택부(14b)에서 선택된 이네이블 신호(EN)가 클록 게이팅 회로(13-1)에 입력된다.

도 4는, 도 3에 도시하는 가변 지연 회로(14-1)의 보다 구체적인 구성례를 도시하는 회로 블록도이다. 도 4에 도시하는 바와 같이, 가변 지연 회로(14-1)는, 분배부(14a) 및 선택부(14b)를 가지고 있다. 분배부(14a)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)(141a)를 가지고 있다. 인버터 회로(141a)는, 지연부로서의 기능을 발휘하도록 되어 있다. 인버터 회로(141a)는, 복수(본 실시례에서는 4개)의 인버터가 직렬 접속되어 구성되어 있다.

선택부(14b)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 NAND 게이트(제2 논리 회로의 한 예)(141b, 142b, 143b)를 가지고 있다. NAND 게이트(141b)의 일방의 입력 단자는, 분배부(14a)의 인버터 회로(141a)가 마련되지 않은 경로의 출력 단자에 접속되어 있다. NAND 게이트(141b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-1)(상세는 후술)에 접속되어 있다. NAND 게이트(142b)의 일방의 입력 단자는, 분배부(14a)에 마련된 인버터 회로(141a)의 출력 단자에 접속되어 있다. NAND 게이트(142b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-1)(상세는 후술)에 접속되어 있다. NAND 게이트(143b)의 일방의 입력 단자는, NAND 게이트(141b)의 출력 단자에 접속되어 있다. NAND 게이트(143b)의 타방의 입력 단자는, NAND 게이트(142b)의 출력 단자에 접속되어 있다.

NAND 게이트(141b)의 타방의 입력 단자에는, 선택 신호 생성 회로(16-1)가 출력하는 선택 신호(SEL1)가 입력되고, NAND 게이트(142b)의 타방의 입력 단자에는, 선택 신호 생성 회로(16-1)가 출력하는 선택 신호(SEL2)가 입력된다. 선택 신호(SEL1) 및 선택 신호(SEL2)는, 서로 극성이 반전한 신호이다. 즉, 선택 신호(SEL1)가 고레벨의 신호인 경우는 선택 신호(SEL2)가 저레벨의 신호가 되고, 선택 신호(SEL1)가 저레벨의 신호인 경우는 선택 신호(SEL2)가 고레벨의 신호가 된다.

이 때문에, 선택 신호(SEL1)가 저레벨의 신호이면서 선택 신호(SEL2)가 고레벨의 신호인 경우, NAND 게이트(141b)는 고레벨로 일정한 신호를 출력하고, NAND 게이트(142b)는 일방의 입력 단자에 입력된 신호의 극성이 반전한 신호를 출력한다. 이 때문에, NAND 게이트(143b)는 NAND 게이트(142b)로부터 입력되는 신호를 출력한다. 따라서, 선택부(14b)는, 선택 신호(SEL1)가 저레벨의 신호이면서 선택 신호(SEL2)가 고레벨의 신호인 경우에, NAND 게이트(142b)로부터 입력되어 인버터 회로(141a)에서 지연된 이네이블 신호(EN)를 클록 게이팅 회로(13-1)에 출력한다.

한편, 선택 신호(SEL1)가 고레벨의 신호이면서 선택 신호(SEL2)가 저레벨의 신호인 경우, NAND 게이트(141b)는 일방의 입력 단자에 입력된 신호와 극성이 반전한 신호를 출력하고, NAND 게이트(142b)는 고레벨로 일정한 신호를 출력한다. 이 때문에, NAND 게이트(143b)는 NAND 게이트(141b)로부터 입력되는 신호를 출력한다. 따라서, 선택부(14b)는, 선택 신호(SEL1)가 고레벨의 신호이면서 선택 신호(SEL2)가 저레벨의 신호인 경우에, NAND 게이트(142b)로부터 입력되어 인버터 회로(141a)에서 지연되지 않은 이네이블 신호(EN)를 클록 게이팅 회로(13-1)에 출력한다.

이와 같이, 가변 지연 회로(14-1)는, 선택 신호 생성 회로(16-1)로부터 입력되는 선택 신호(SEL1, SEL2)의 신호 레벨에 응하여, 인버터 회로(141a)에서 지연 시간이 부여된 이네이블 신호(EN) 또는 인버터 회로(141a)에서 지연 시간이 부여되지 않은 이네이블 신호(EN)의 어느 일방을 클록 게이팅 회로(13-1)에 출력할 수 있다.

도 4에 도시하는 바와 같이, 회로 시스템(1)은, 듀티 보정 회로(12-1)에 입력되는 클록 신호(CLK)에 적어도 의거하여 복수의 이네이블 신호(EN)의 어느 1개를 선택하기 위한 선택 신호(SEL1, SEL2)를 생성하는 선택 신호 생성 회로(선택 신호 생성부의 한 예)(16-1)를 구비하고 있다. 여기서, 분배부(14a)로부터 출력되어 지연 시간이 다른 2개의 이네이블 신호(EN)가 복수의 이네이블 신호(EN)의 한 예에 상당한다. 도 4에서는, 가변 지연 회로(14-1)에 입력되는 선택 신호(SEL1, SEL2)를 생성하는 선택 신호 생성 회로(16-1)만이 도시되어 있는데, 회로 시스템(1)은, 가변 지연 회로(14-2∼14-n)의 각각에 입력되는 선택 신호를 생성하는 선택 신호 생성 회로를 구비하고 있다. 당해 선택 신호 생성 회로는, 선택 신호 생성 회로(16-1)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다.

도 4에 도시하는 바와 같이, 선택 신호 생성 회로(16-1)는, 듀티 보정 회로(12-1)에서 생기는 지연 시간을 검출하는 지연 시간 검출 회로(161)를 가지고 있다. 또한, 선택 신호 생성 회로(16-1)는, 지연 시간 검출 회로(161)에서 검출된 지연 시간에 의거하여 소정의 극성의 선택 신호(SEL1, SEL2)를 출력하는 디코더(162)를 가지고 있다.

지연 시간 검출 회로(161)는, 듀티 보정 회로(12-1)의 입력 단자 및 출력 단자에 접속되어 있다. 이에 의해, 지연 시간 검출 회로(161)는, 듀티 보정 회로(12-1)의 입출력 신호에 의거하여 듀티 보정 회로(12-1)의 지연 시간을 검출하도록 구성되어 있다. 지연 시간 검출 회로(161)는, 시간 디지털 변환기를 이용하여, 검출한 듀티 보정 회로(12-1)의 지연 시간을 디지털 신호로 변환한다. 지연 시간 검출 회로(161)는, 변환한 디지털 신호를 디코더(162)에 출력한다. 디코더(162)는, 지연 시간과 선택 신호(SEL1, SEL2)의 극성의 대응 관계를 기억하고 있다. 당해 대응 관계는, 예를 들어 설계치나 미리 취득된 실험치 등에 의거하여 취득된다. 디코더(162)는, 지연 시간 검출 회로(161)로부터 입력되는 디지털 신호에 의거하여, 소정의 극성의 선택 신호(SEL1, SEL2)를 선택부(14b)에 출력한다. 이와 같이, 선택 신호 생성부(16-1)는, 듀티 보정 회로(12-1)에서의 지연 시간에 의거하여 선택 신호(SEL, SEL2)를 생성하도록 구성되어 있다.

듀티 보정 회로(12-1)에 입력되는 클록 신호(CLK-I)의 듀티비의 오차량이 데이터 레이트에 응하여 변화할 때, 듀티 보정 회로(12-1)의 지연 시간이 커짐으로써 D 플립플롭 회로의 홀드 마진이 감소하는 경우가 있다. 한편, 듀티 보정 회로(12-1)의 지연 시간이 커짐으로써 D 플립플롭 회로의 세트 업 마진이 저 레이트로 증가한다. 이 때문에, 선택 신호 생성 회로(16-1)는, 가변 지연 회로(14-1)에서 지연량이 큰 경로를 선택(즉, 인버터 회로(141a)로부터 출력되는 이네이블 신호(EN)를 선택)하도록 선택 신호(SEL1, SEL2)의 극성을 결정한다. 이에 의해, 클록 게이팅 회로(13-1)에서의 클록 신호(CLK1+, CLK1-)의 홀드 마진이 증가한다. 이와 같이, 회로 시스템(1)은, 선택 신호 생성 회로(16-1)에서 얻어지는 듀티 보정 회로(12-1)의 지연 시간의 정보에 의거하여, 가변 지연 회로(14-1)의 지연 시간을 조정할 수 있다. 이와 같이, 선택 신호 생성 회로(16-1)는, 듀티 보정 회로(12-1)에 입력되는 클록 신호(CLK)의 데이터 레이트에 응하여 다른 선택 신호(SEL1, SEL2)를 생성(본 실시례에서는, 선택 신호(SEL1, SEL2)의 극성을 결정한다)하도록 구성되어 있다.

다음으로, 본 실시례에서의 클록 게이팅 회로(13-1∼13-n)의 개략 구성에 관해 도 5를 이용하여 설명한다. 클록 게이팅 회로(13-1∼13-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 클록 게이팅 회로(13-1)를 예로 들어, 클록 게이팅 회로(13-1∼13-n)의 개략 구성에 관해 설명한다. 도 5는, 클록 게이팅 회로(13-1)의 개략 구성례를 도시하는 회로 블록도이다. 도 5에서는, 이해를 용이하게 하기 위해, 클록 게이팅 회로(13-1)에 접속된 듀티 보정 회로(12-1) 및 가변 지연 회로(14-1)가 아울러서 도시되어 있다.

도 5에 도시하는 바와 같이, 클록 게이팅 회로(13-1)는, 듀티 보정 회로(12-1)의 출력 단자에 전기적으로 접속된 클록 입력 단자, 및 가변 지연 회로(14-1)의 출력 단자에 전기적으로 접속된 입력 단자를 갖는 플립플롭 회로(134a)를 가지고 있다. 또한, 클록 게이팅 회로(13-1)는, 듀티 보정 회로(12-1)의 출력 단자에 전기적으로 접속된 신호 입력 단자(제1 입력 단자의 한 예), 및 플립플롭 회로(134a)의 출력 단자에 전기적으로 접속된 출력 제어 단자(제2 입력 단자의 한 예)를 갖는 클록드 인버터(제4 논리 회로의 한 예)(132P, 132N)를 가지고 있다. 본 실시례에서는, 클록드 인버터(132P, 132N)가 제4 논리 회로의 한 예에 상당하지만, 제4 논리 회로는, 트랜스퍼 게이트라도 좋다.

클록 게이팅 회로(13-1)는, 듀티 보정 회로(12-1)의 출력 단자에 입력 단자가 접속되어 클록 신호(ICLK-O)가 입력되는 인버터(131P)를 가지고 있다. 인버터(131P)의 출력 단자는, 클록드 인버터(132P)의 신호 입력 단자에 접속되어 있다. 클록드 인버터(132P)의 신호 입력 단자는, 인버터(131P)를 통하여 듀티 보정 회로(12-1)의 출력 단자에 전기적으로 접속되어 있다.

클록 게이팅 회로(13-1)는, 클록드 인버터(132P)의 출력 단자에 접속된 입력 단자를 갖는 인버터(133P)를 가지고 있다. 인버터(133P)의 출력 단자가 클록 게이팅 회로(13-1)의 출력 단자가 된다. 인버터(133P)는, 듀티 보정 회로(12-1)로부터 입력되는 클록 신호(ICLK-O)의 극성이 반전된 클록 신호(CLK1+)를 출력한다. 클록 신호(CLK+)는, 차동 클록 신호의 정측의 클록 신호이다.

클록 게이팅 회로(13-1)는, 듀티 보정 회로(12-1)의 출력 단자에 입력 단자가 접속되어 클록 신호(CLK-O)가 입력되는 인버터(131N)를 가지고 있다. 인버터(131N)의 출력 단자는, 클록드 인버터(132N)의 신호 입력 단자에 접속되어 있다. 클록드 인버터(132N)의 신호 입력 단자는, 인버터(131N)를 통하여 듀티 보정 회로(12-1)의 출력 단자에 전기적으로 접속되어 있다.

클록 게이팅 회로(13-1)는, 클록드 인버터(132N)의 출력 단자에 접속된 입력 단자를 갖는 인버터(133N)를 가지고 있다. 인버터(133N)의 출력 단자가 클록 게이팅 회로(13-1)의 출력 단자가 된다. 인버터(133N)는, 듀티 보정 회로(12-1)로부터 입력되는 클록 신호(CLK-O)의 극성이 반전된 클록 신호(CLK1-)를 출력한다. 클록 신호(CLK-)는, 차동 클록 신호의 부측의 클록 신호이다.

클록 게이팅 회로(13-1)는, 가변 지연 회로(14-1)의 출력 단자에 입력 단자가 접속되어 이네이블 신호(EN)가 입력되는 인버터 회로(134b)를 가지고 있다. 인버터 회로(134b)는, 직렬 접속된 복수(본 실시례에서는 2개)의 인버터로 구성되어 있다. 인버터 회로(134b)의 출력 단자는 플립플롭 회로(134a)의 입력 단자에 접속되어 있다. 플립플롭 회로(134a)의 입력 단자는, 인버터 회로(134b)를 통하여 가변 지연 회로(14-1)에 전기적으로 접속되어 있다.

클록 게이팅 회로(13-1)는, 플립플롭 회로(134a)의 출력 단자에 접속된 인버터(134c)를 가지고 있다. 인버터(134c)의 출력 단자는, 클록드 인버터(132P) 및 클록드 인버터(132N)의 각각의 출력 제어 단자 중의 부정 입력 단자에 접속되어 있다. 클록드 인버터(132P) 및 클록드 인버터(132N)의 각각의 출력 제어 단자 중의 긍정 입력 단자는, 플립플롭 회로(134a)의 출력 단자에 접속되어 있다. 클록드 인버터(132P)의 출력 제어 단자의 일방은, 플립플롭 회로(134a)의 출력 단자에 직접 전기적으로 접속되고, 클록드 인버터(132P)의 출력 제어 단자의 타방은, 인버터(134c)를 통하여 플립플롭 회로(134a)의 출력 단자에 전기적으로 접속되어 있다. 클록드 인버터(132N)의 출력 제어 단자의 일방은, 플립플롭 회로(134a)의 출력 단자에 직접 전기적으로 접속되고, 클록드 인버터(132N)의 출력 제어 단자의 타방은, 인버터(134c)를 통하여 플립플롭 회로(134a)의 출력 단자에 전기적으로 접속되어 있다.

플립플롭 회로(134a)는, 예를 들어 D 플립플롭 회로로 구성되어 있다. 플립플롭 회로(134a)는, 가변 지연 회로(14-1)로부터 입력되는 이네이블 신호(EN)를 듀티 보정 회로(12-1)로부터 출력되는 클록 신호(CLK-O, ICLK-O)에 동기시켜서 출력한다. 이 때문에, 클록드 인버터(132P)의 2개의 출력 제어 단자에는, 서로 극성이 다른 이네이블 신호(EN)가 입력된다. 마찬가지로, 클록드 인버터(132N)의 2개의 출력 제어 단자에는, 서로 극성이 다른 이네이블 신호(EN)가 입력된다. 클록드 인버터(132P, 132N)는, 플립플롭 회로(134a)로부터 입력되는 이네이블 신호(EN)가 고레벨인 경우에, 인버터(131P, 131N)로부터 입력되는 클록 신호의 극성을 반전시킨 클록 신호를 출력한다. 한편, 클록드 인버터(132P, 132N)는, 플립플롭 회로(134a)로부터 입력되는 이네이블 신호(EN)가 저레벨인 경우에, 하이 임피던스 상태가 된다. 따라서, 클록드 인버터(132P, 132N), 즉 클록 게이팅 회로(13-1)는, 이네이블 신호(EN)에 의해 클록 신호의 출력이 제어되고, 이네이블 신호(EN)가 저레벨로부터 고레벨로 전환됨에 의해 클록 신호의 출력을 시작한다. 즉, 이네이블 신호(EN)가 저레벨로부터 고레벨로 전환되는 타이밍이, 클록 게이팅 회로(13-1)가 클록 신호의 출력을 시작하는 타이밍이 된다.

(실시례 1-1에서의 동작)

다음으로, 본 실시례에 의한 회로 시스템(1)의 동작의 한 예에 관해 도 6을 이용하여 설명한다. 도 6은, 본 실시례에 의한 회로 시스템(1)의 동작을 설명하기 위한 신호 파형의 한 예를 도시하는 도면이다. 도 6 중의 상단에는, 듀티 보정 회로(12-1)에 입력되는 클록 신호(CLK)의 듀티비가 40%인 경우로서 차동 신호의 정측의 신호 파형의 한 예가 도시되어 있다. 도 6 중의 중단에는, 듀티 보정 회로(12-2)에 입력되는 클록 신호(CLK)의 듀티비가 50%인 경우의 신호 파형의 한 예가 도시되어 있다. 도 6 중의 하단에는, 듀티 보정 회로(12-n)에 입력되는 클록 신호(CLK)의 듀티비가 60%인 경우의 신호 파형의 한 예가 도시되어 있다. 도 6 중의 상단, 중단 및 하단의 각각의 「IN」은, 듀티 보정 회로(12-1, 12-2, 12-n)에 입력되는 클록 신호(CLK)를 나타내고 있다. 도 6 중의 상단, 중단 및 하단의 각각의 「X」는, 듀티 보정 회로(12-1, 12-2, 12-n)에 마련된 인버터 회로(121P)의 출력 신호를 나타내고 있다. 도 6 중의 상단, 중단 및 하단의 각각의 「OUT」은, 클록 게이팅 회로(13-1, 13-2, 13-n)로부터 출력되는 클록 신호(CLK1+, CLK2+, CLKn+)를 나타내고 있다. 도 6 중의 상단, 중단 및 하단의 각각의 「EN」은, 클록 게이팅 회로(13-1, 13-2, 13-n)에 마련된 클록드 인버터(132P, 132N)의 출력 제어 단자에 입력되는 이네이블 신호(EN)를 나타내고 있다. 또한, 차동 신호의 부측의 신호 파형은, 도 6에 도시하는 각 신호 파형과 극성이 반전될 뿐, 동작 원리는 같기 때문에, 도시 및 설명은 생략한다.

도 6 중의 상단에 도시하는 바와 같이, 듀티 보정 회로(12-1)는, 듀티비가 40%인 클록 신호(CLK)가 입력된 경우, 인버터 회로(121P)(도 2 참조)의 구동 능력을 저감하여 인버터 회로(121P)의 출력 신호(도면 중 「X」참조)의 상승을 더디게 한다(신호 파형을 잠재운다). 이에 의해, 클록 게이팅 회로(13-1)로부터 출력되는 클록 신호(CLK1+)는, 듀티비가 50%인 신호 파형이 된다.

도 6 중의 중단에 도시하는 바와 같이, 듀티 보정 회로(12-2)는, 듀티비가 50%인 클록 신호(CLK)가 입력된 경우, 인버터 회로(121P)(도 2 참조)의 구동 능력을 유지하여 인버터 회로(121P)의 출력 신호(도면 중 「X」참조)의 상승도 유지한다. 이에 의해, 클록 게이팅 회로(13-2)로부터 출력되는 클록 신호(CLK2+)는, 듀티비가 50%인 신호 파형이 된다.

도 6 중의 하단에 도시하는 바와 같이, 듀티 보정 회로(12-n)는, 듀티비가 60%인 클록 신호(CLK)가 입력된 경우, 인버터 회로(121P)(도 2 참조)의 구동 능력을 저감하여 인버터 회로(121P)의 출력 신호(도면 중 「X」참조)의 하강을 더디게 한다(신호 파형을 잠재운다). 이에 의해, 클록 게이팅 회로(13-n)로부터 출력되는 클록 신호(CLKn+)는, 듀티비가 50%인 신호 파형이 된다.

이와 같이, 듀티 보정 회로(12-1, 12-2, 12-n)는, 클록 신호(CLK)의 듀티비를 조정할 수 있다. 이 때문에, 듀티 보정 회로(12-1, 12-2, 1-n)에 입력되는 클록 신호(CLK)의 듀티비가 50% 또는 50% 이외의 어느 쪽이라도, 클록 게이팅 회로(13-1, 13-2, 13-n)로부터 출력되는 클록 신호(CLK1+, CLK2+, CLKn+)의 듀티비는 50%가 된다. 그렇지만, 도 6에 도시하는 바와 같이, 시각(t1)에서, 듀티 보정 회로(12-1, 12-2, 12-n)에 각각 클록 신호(CLK)가 입력된 경우, 클록 게이팅 회로(13-1, 13-2, 13-n)로부터 출력되는 클록 신호(CLK1+, CLK2+, CLKn+)의 상승 타이밍에 어긋남이 생긴다. 구체적으로는, 클록 신호(CLK2+)를 기준으로 하면, 클록 신호(CLK1+)의 상승은, 클록 신호(CLK2+)의 상승보다도 빨라지고, 클록 신호(CLKn+)의 상승은, 클록 신호(CLK2+)의 상승보다도 늦어진다.

예를 들면, 종래의 회로 시스템에서는, 복수의 클록 게이팅 회로로부터 출력되는 클록 신호에 글리치를 발생시키지 않기 위해서는, 복수의 클록 게이팅 회로로부터 출력되는 클록 신호의 전부가 저레벨의 기간(도 6 중의 기간(TL))에서, 이네이블 신호를 상승시킬 필요가 있다. 그렇지만, 듀티 보정 회로는, 듀티 오차에 의존하여 클록 신호의 경로의 지연 시간을 변화시킨다. 이 때문에, 클록 신호와 이네이블 신호의 타이밍 조정이 어렵고, 듀티 보정 회로와 클록 게이팅 회로의 양립이 곤란하다. 클록 신호와 이네이블 신호의 타이밍이 규정의 요건을 충족시키지 않으면, 글리치가 발생하는 경우나, 플립플롭 회로(도 5에 도시하는 플립플롭 회로(134a)에 상당한다)가 준안정(metastable) 상태가 되고, 장시간 응답하지 않게 된다는 이상이 발생할 가능성이 있다. 준안정 상태가 되지 않아도, 복수의 레인마다 다른 타이밍에 클록 신호가 출력되고, 복수의 클록 신호 사이의 스큐 어긋남이 소정 기간 내에 수납되지 않을 가능성이 높다.

이에 대해, 회로 시스템(1)은, 가변 지연 회로(14-1∼14-n)를 구비하고 있다. 이 때문에, 회로 시스템(1)은, 클록 트리 회로(11)로부터 출력되는 클록 신호(CLK)의 듀티비에 의거하여, 이네이블 신호(EN)의 상승 타이밍을 클록 게이팅 회로(13-1∼13-n)마다 개별적으로 조정할 수 있다. 이에 의해, 회로 시스템(1)은, 클록 신호(CLK1+, CLK2+, CLKn+)가 저레벨인 기간에 각각 이네이블 신호(EN)를 상승시킬 수 있다. 도 6에 도시하는 바와 같이, 예를 들면, 회로 시스템(1)은, 이네이블 신호(EN)를, 클록 게이팅 회로(13-1)에서는 시각(t2)에 상승시키고, 클록 게이팅 회로(13-2)에서는 시각(t3)에 상승시키고, 클록 게이팅 회로(13-n)에서는 시각(t4)에 상승시킬 수 있다. 시각(t2)부터 시각(t3)의 기간은, 클록 신호(CLK1+, CLK2+, CLKn+)의 1주기(소정 기간)보다도 짧은 기간이다. 이 때문에, 클록 게이팅 회로(13-1∼13-n)에서의 이네이블 신호(EN)의 상승 타이밍이, 시각(t2)∼시각(t3)에서 어긋나고 있었다고 해도, 클록 신호(CLK1+, CLK2+, CLKn)에 글리치가 발생하는 것을 방지할 수 있다. 또한, 회로 시스템(1)은, 플립플롭 회로(134a)가 준안정 상태가 되는 것을 방지할 수 있다.

플립플롭 회로(134a)의 타이밍 제약이 완화되고, 듀티 보정 회로(12-1∼12-n)를 이용해도 클록 게이팅 회로(13-1∼13-n)에서의 클록 게이팅이 가능해진다. 클록 신호의 송신 경로에 듀티 보정 회로가 삽입되면, 회로 시스템(1)의 전력 증가가 우려되지만, 데이터 경로는 활성화율이 낮기 때문에 전력의 증가를 억제할 수 있다.

(선택 신호 생성 회로의 변형례 1)

본 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 선택 신호 생성 회로의 변형례 1에 관해 도 7을 이용하여 설명한다. 도 7은, 본 실시례에 의한 회로 시스템(1)에 구비된 선택 신호 생성 회로(16a-n)의 변형례 1의 개략 구성례를 도시하는 블록도이다. 도 7에서는, 이해를 용이하게 하기 위해, 듀티 보정 회로(12-n)가 아울러서 도시되어 있다. 도 7에서는, 가변 지연 회로(14-n)(도 1 참조)에 입력되는 선택 신호를 생성하는 선택 신호 생성 회로(16a-n)만이 도시되어 있는데, 회로 시스템(1)은, 가변 지연 회로(14-1∼14-(n-1))의 각각에 입력되는 선택 신호를 생성하는 선택 신호 생성 회로를 구비하고 있다. 당해 선택 신호 생성 회로는, 선택 신호 생성 회로(16a-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다.

도 7에 도시하는 바와 같이, 본 변형례에서의 선택 신호 생성 회로(16a-n)는, 듀티 보정 회로(12-n)에 입력되는 클록 신호(CLK)에 적어도 의거하여 복수의 이네이블 신호(EN)의 어느 1개를 선택하기 위한 선택 신호(SEL)를 생성하는 선택 신호 생성 회로(선택 신호 생성부의 한 예)(16a-n)를 구비하고 있다. 본 변형례에서의 선택 신호 생성 회로(16a-n)는, 듀티 보정 회로(12-n)에서의 듀티 오차에 의거하여 선택 신호를 생성하도록 구성되어 있다.

선택 신호 생성 회로(16a-n)는, 듀티 보정 회로(12-n)의 입력 단자에 접속된 저역 통과 필터(163)를 가지고 있다. 또한, 선택 신호 생성 회로(16a-n)는, 저역 통과 필터(163)로부터 출력되는 직류 전압(아날로그 신호)을 디지털 신호로 변환하는 아날로그 디지털 변환기(이하, 「ADC」라고 약기한다)(164)를 가지고 있다. 또한, 선택 신호 생성 회로(16a-n)는, ADC(164)로부터 출력되는 디지털 신호에 의거하여, 소정의 극성 선택 신호(SEL1, SEL2)를 출력하는 디코더(165)를 가지고 있다.

듀티 보정 회로(12-n)의 지연 시간은, 듀티 보정 회로(12-n)에 입력되는 클록 신호(CLK)의 듀티 오차와 상관을 갖는 성질을 가지고 있다. 이 때문에, 선택 신호 생성 회로(16a-n)는, 이 성질을 사용하고, 저역 통과 필터(163) 및 ADC(164)에 의해 듀티 보정 회로(12-n)의 듀티 오차를 검출한다. 저역 통과 필터(163)에는, 듀티 보정 회로(12-n)에 입력되는 클록 신호(CLK)가 입력되기 때문에, 저역 통과 필터(163)로부터 출력되는 직류 전압의 전압치는, 클록 신호(CLK)의 듀티비를 반영한 값이 된다. 저역 통과 필터(163)로부터 출력되는 직류 전압의 전압치는, 클록 신호(CLK)의 듀티비가 클수록 커진다. ADC(164)는, 저역 통과 필터(163)로부터 출력되는 직류 전압을 디지털 데이터로 변환한다. 이 때문에, ADC(164)로부터 출력되는 디지털 데이터에는, 듀티 보정 회로(12-n)에 입력되는 클록 신호(CLK)의 듀티비의 정보가 포함되어 있다.

디코더(165)는, 지연 시간의 정보를 포함하는 디지털 데이터와 선택 신호의 대응 관계를 기억하고 있다. 가변 지연 회로(14-n)가 도 4에 도시하는 구성을 가지고 있는 경우에는, 디코더(165)는, 지연 시간의 정보를 포함하는 디지털 데이터와 선택 신호(SEL1, SEL2)의 극성의 대응 관계를 기억하고 있다. 당해 대응 관계는, 예를 들어 설계치나 미리 취득된 실험치 등에 의거하여 취득된다. 디코더(162)는, ADC(164)로부터 입력되는 디지털 신호에 의거하여, 소정의 극성의 선택 신호(SEL1, SEL2)를 선택부(14b)에 출력한다. 선택 신호 생성 회로(16a-n)는, 듀티 보정 회로에 입력되는 클록 신호의 지연 시간의 정보에 의거하여, 선택 신호 생성 회로(16-1)가 가변 지연 회로(14-1)의 지연 시간을 조정하는 것과 같은 조정을 가변 지연 회로(14-n)가 실행할 수 있는 선택 신호(SEL1, SEL2)를 가변 지연 회로(14-n)에 출력한다.

(선택 신호 생성 회로의 변형례 2)

본 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 선택 신호 생성 회로의 변형례 2에 관해 도 8을 이용하여 설명한다. 도 8은, 본 실시례 2에 의한 회로 시스템(1)에 구비된 선택 신호 생성 회로(16b-n)의 변형례의 개략 구성례를 도시하는 블록도이다. 도 8에서는, 가변 지연 회로(14-n)(도 1 참조)에 입력되는 선택 신호를 생성하는 선택 신호 생성 회로(16b-n)만이 도시되어 있는데, 회로 시스템(1)은, 가변 지연 회로(14-1∼14-(n-1))의 각각에 입력되는 선택 신호를 생성하는 선택 신호 생성 회로를 구비하고 있다. 당해 선택 신호 생성 회로는, 선택 신호 생성 회로(16b-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다.

도 8에 도시하는 바와 같이, 선택 신호 생성부(16-n)는, 클록 트리 회로(11)(도 1 참조)로부터 출력되는 클록 신호(CLK)와, 외부 회로(도시 생략)로부터 입력되는 기준 클록 신호(RCLK)(소정 신호의 한 예)에 의거하여, 선택 신호를 생성하도록 구성되어 있다. 보다 구체적으로는, 본 변형례에서의 선택 신호 생성 회로(16b-n)는, 주파수 카운터로 구성되어 있다. 선택 신호 생성 회로(16b-n)의 일방의 입력 단자는, 클록 트리 회로(11)에 마련된 버퍼(111)(도 1 참조)의 출력 단자에 접속되어 있다. 이에 의해, 선택 신호 생성 회로(16b-n)의 일방의 입력 단자에는, 버퍼(111)가 출력하는 클록 신호(CLK)가 입력된다. 또한, 선택 신호 생성 회로(16b-n)의 타방의 입력 단자에는, 외부 회로로부터 기준 클록 신호(RCLK)가 입력된다. 선택 신호 생성 회로(16b-n)의 출력 단자는, 가변 지연 회로(14-n)에 접속되어 있다.

선택 신호 생성 회로(16b-n)는, 입력되는 클록 신호(CLK) 및 기준 클록 신호(RCLK)의 주파수를 비교하고, 현시점에서의 클록 신호(CLK)의 주파수를 검출한다. 선택 신호 생성 회로(16b-n)는, 이네이블 신호(EN)가 현재의 클록 신호(CLK)(검출한 클록 신호)의 주파수에 적합한 지연 시간이 되는 선택 신호를 생성하고, 생성한 선택 신호를 가변 지연 회로(14-n)에 출력한다.

선택 신호 생성 회로는, 변형례 1 및 2에서의 구성으로 한정되지 않고, 전단 회로(레지스터 회로나 위상 동기 회로(Phase Locked Loop : PLL) 등)로부터 소정의 제어 신호(소정 신호의 한 예)를 취득하고, 당해 제어 신호를 이용하여 현시점에서의 클록 신호(CLK)의 주파수를 검출하고, 선택 신호를 생성하도록 구성되어 있어도 좋다. 본 변형례에서의 선택 신호 생성 회로(16-n)에 입력되는 소정 신호(도 8에서는 기준 클록 신호(RCLK))는, 상술한 바와 같이, 외부 회로로부터 입력되어도 좋고, 도시하지 않은 불휘발성 메모리(외부 회로의 한 예) 등에 미리 기억된 정보를 판독하여 생성되어도 좋다. 당해 불휘발성 메모리에는, 예를 들어 설계치나 미리 취득된 실험치 등에 의거하여, 회로 시스템의 테스트 시에 사전에 소정의 정보가 기억되어도 좋다.

(듀티 보정 회로의 변형례 1)

본 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 듀티 보정 회로의 변형례 1에 관해 도 9를 이용하여 설명한다. 도 9는, 본 실시례에 의한 회로 시스템(1)에 구비된 듀티 보정 회로의 변형례 1의 개략 구성례를 도시하는 블록도이다. 도 9에서는, 클록 게이팅 회로(13-n)(도 1 참조)에 접속되는 듀티 보정 회로(12a-n)만이 도시되어 있는데, 회로 시스템(1)은, 클록 게이팅 회로(13-1∼13-(n-1))의 각각에 접속되는 듀티 보정 회로를 구비하고 있다. 당해 듀티 보정 회로는, 듀티 보정 회로(12a-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다. 상기 본 실시례에서의 듀티 보정 회로(12-1∼12-n)와 같은 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명을 생략한다.

도 9에 도시하는 바와 같이, 본 변형례에서의 듀티 보정 회로(12a-n)는, 저역 통과 필터(124P)에 접속된 ADC(128aP)와, ADC(128aP)에 접속된 로직 회로(128bP)를 갖는 점에서, 듀티 보정 회로(12-1)와 구성이 다르다. 또한, 듀티 보정 회로(12a-n)는, 저역 통과 필터(124N)에 접속된 ADC(128aN)와, ADC(128aN)에 접속된 로직 회로(128bN)를 갖는 점에서, 듀티 보정 회로(12-1)와 구성이 다르다.

ADC(128aP)는, 저역 통과 필터(124P)로부터 입력되어 클록 신호(CLK)의 듀티비의 정보를 포함하는 직류 전압(아날로그 신호)을 디지털 신호로 변환하도록 구성되어 있다. ADC(128aP)는, 클록 신호(CLK)의 듀티비의 정보를 포함하는 디지털 데이터를 로직 회로(128bP)에 출력하도록 구성되어 있다.

로직 회로(128bP)는 예를 들면, ADC(128aP)로부터 입력되는 디지털 데이터를 판독하기 위한 디코더, 당해 디지털 데이터를 적분하기 위한 필터, 스퓨리어스 방지를 위한 델타 시그마 모듈레이터(Delta Sigma Modulator : DSM) 등을 가지고 있다. 인버터 회로(121P)에 마련된 가변 전류원(121bP, 121cP)은, 로직 회로(128bP)로부터 입력되는 디지털 데이터에 의거하여 제어되도록 구성되어 있다.

ADC(128aN)는, 저역 통과 필터(124N)로부터 입력되어 클록 신호(CLK)의 듀티비의 정보를 포함하는 직류 전압(아날로그 신호)을 디지털 신호로 변환하도록 구성되어 있다. ADC(128aN)는, 클록 신호(CLK)의 듀티비의 정보를 포함하는 디지털 데이터를 로직 회로(128bN)에 출력하도록 구성되어 있다.

로직 회로(128bN)는 예를 들면, ADC(128aN)로부터 입력되는 디지털 데이터를 판독하기 위한 디코더, 당해 디지털 데이터를 적분하기 위한 필터, 스퓨리어스 방지를 위한 델타 시그마 모듈레이터 등을 가지고 있다. 인버터 회로(121N)에 마련된 가변 전류원(121bN, 121cN)은, 로직 회로(128bN)로부터 입력되는 디지털 데이터에 의거하여 제어되도록 구성되어 있다.

본 변형례에서의 듀티 보정 회로(12a-n)는, 디지털 신호를 이용하여 가변 전류원(121bP, 121cP) 및 가변 전류원(121bN, 121cN)에 흐르는 전류를 조정할 수 있다. 또한, 저역 통과 필터(124P, 124N)로부터 출력되는 직류 전압에 대해 ADC(128aP, 128bN)의 다이내믹 레인지가 부족하고 있는 경우는, ADC(128aP, 128bN)와 저역 통과 필터(124P, 124N) 사이에 증폭기를 마련해도 좋다. 또한, ADC(128aP, 128bN)는, 차동의 정측 및 부측으로 나누지 않고 하나로 통합하여 마련되어 있어도 좋다.

(듀티 보정 회로의 변형례 2)

본 실시 형태의 실시례 1-1에 의한 회로 시스템에 구비된 듀티 보정 회로의 변형례 2에 관해 도 10을 이용하여 설명한다. 도 10은, 본 실시례에 의한 회로 시스템(1)에 구비된 듀티 보정 회로의 변형례 2의 개략 구성례를 도시하는 블록도이다. 도 10에서는, 클록 게이팅 회로(13-n)(도 1 참조)에 접속되는 듀티 보정 회로(12b-n)만이 도시되어 있는데, 회로 시스템(1)은, 클록 게이팅 회로(13-1∼13-(n-1))의 각각에 접속되는 듀티 보정 회로를 구비하고 있다. 당해 듀티 보정 회로는, 듀티 보정 회로(12b-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다. 상기 본 실시례에서의 듀티 보정 회로(12-1∼12-n)와 같은 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명을 생략한다.

도 10에 도시하는 바와 같이, 본 변형례에서의 듀티 보정 회로(12b-n)는 인버터 회로(123P, 123N)의 출력 단자에 입력 단자가 접속된 시간-디지털 변환 회로(Time-to-Digital Converter : TDC)(129a)와, 시간-디지털 변환 회로(이하, 「TDC」라고 약기한다)(129a)의 출력 단자에 접속된 로직 회로(129b)를 갖는 점에서, 듀티 보정 회로(12-1)와 구성이 다르다.

ADC(128aP)는, 저역 통과 필터(124P)로부터 입력되어 클록 신호(CLK)의 듀티비의 정보를 포함하는 직류 전압(아날로그 신호)을 디지털 신호로 변환하도록 구성되어 있다. ADC(128aP)는, 클록 신호(CLK)의 듀티비의 정보를 포함하는 디지털 데이터를 로직 회로(128bP)에 출력하도록 구성되어 있다. 본 변형례에서의 듀티 보정 회로(12b-n)에서도 디지털 신호를 이용하여 가변 전류원(121bP, 121cP) 및 가변 전류원(121bN, 121cN)에 흐르는 전류를 조정할 수 있다.

TDC(129a)는, 차동 클록 신호의 각각(즉, 클록 신호(CLK-O) 및 클록 신호(ICLK-O))의 각각의 고레벨의 구간을 검출하고, 검출한 구간을 디지털 데이터로 변환하도록 구성되어 있다. TDC(129a)는, 변화한 디지털 데이터를 로직 회로(129b)에 출력한다. 로직 회로(129b)는, TDC(129a)로부터 입력되는 디지털 데이터를 판독하기 위한 디코더, 당해 디지털 데이터를 적분하기 위한 필터, 스퓨리어스 방지를 위한 델타 시그마 모듈레이터 등을 가지고 있다. 로직 회로(129b)는, 클록 신호(CLK-O) 및 클록 신호(ICLK-O)의 시간 차분을 계산하고 신호 처리한 후, 인버터 회로(121P, 121N)에 피드백하도록 구성되어 있다.

(실시례 1-2)

본 실시 형태의 실시례 1-2에 의한 회로 시스템(1)에 관해 도 1 및 도 5를 참조하면서 도 11을 이용하여 설명한다. 도 11은, 본 실시 형태의 실시례 1-2에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시 형태에서의 가변 지연 회로(14-1∼14-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(14-n)를 예로 들어, 가변 지연 회로(14-1∼14-n)의 개략 구성에 관해 설명한다. 도 11에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(14-n)에 접속된 선택 신호 생성 회로(16-n)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 실시례 1-1에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 11에 도시하는 바와 같이, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)는, 분배부(14a) 및 선택부(14b)를 가지고 있다. 분배부(14a)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)(141a)를 가지고 있다. 인버터 회로(141a)는, 지연부로서의 기능을 발휘하도록 되어 있다. 인버터 회로(141a)는, 복수(본 실시례에서는 2개)의 인버터가 직렬 접속되어 구성되어 있다. 분배부(14a)는, 인버터 회로(141a)가 마련된 제1 경로, 제1 경로의 옆에 배치된 제2 경로, 제2 경로의 옆에 배치된 제3 경로 및 제3 경로의 옆에 배치된 제4 경로의 4개의 경로에 이네이블 신호(EN)를 분배하도록 구성되어 있다.

선택부(14b)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 NAND 게이트(제2 논리 회로의 한 예)(141b, 142b, 143b)를 가지고 있다. NAND 게이트(141b)의 일방의 입력 단자는, 분배부(14a)의 제2 경로에 접속되어 있다. NAND 게이트(141b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(142b)의 일방의 입력 단자는, 분배부(14a)의 제2 경로에 접속되어 있다. 또한, NAND 게이트(142b)의 일방의 입력 단자는, 분배부(14a)에 마련된 인버터 회로(141a)의 출력 단자에 접속되어 있다. NAND 게이트(142b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(143b)의 일방의 입력 단자는, NAND 게이트(142b)의 출력 단자에 접속되어 있다. NAND 게이트(143b)의 타방의 입력 단자는, NAND 게이트(141b)의 출력 단자에 접속되어 있다.

선택부(14b)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 NAND 게이트(제2 논리 회로의 한 예)(144b, 145b, 146b)를 가지고 있다. NAND 게이트(144b)의 일방의 입력 단자는, NAND 게이트(143b)의 출력 단자에 접속되어 있다. NAND 게이트(144b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(145b)의 일방의 입력 단자는, 분배부(14a)의 제3 경로에 접속되어 있다. NAND 게이트(145b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(146b)의 일방의 입력 단자는, NAND 게이트(145b)의 출력 단자에 접속되어 있다. NAND 게이트(146b)의 타방의 입력 단자는, NAND 게이트(144b)의 출력 단자에 접속되어 있다.

선택부(14b)는, 분배부(14a)에서 분배된 이네이블 신호(EN)가 입력되는 NAND 게이트(제2 논리 회로의 한 예)(147b, 148b, 149b)를 가지고 있다. NAND 게이트(147b)의 일방의 입력 단자는, NAND 게이트(146b)의 출력 단자에 접속되어 있다. NAND 게이트(147b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(148b)의 일방의 입력 단자는, 분배부(14a)의 제4 경로에 접속되어 있다. NAND 게이트(148b)의 타방의 입력 단자는, 선택 신호 생성 회로(16-n)에 접속되어 있다. NAND 게이트(149b)의 일방의 입력 단자는, NAND 게이트(148b)의 출력 단자에 접속되어 있다. NAND 게이트(149b)의 타방의 입력 단자는, NAND 게이트(147b)의 출력 단자에 접속되어 있다. NAND 게이트(149b)의 출력 단자는, 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

본 실시례에서는, 선택부(14b)도 지연부로서의 기능을 발휘하도록 되어 있다. 이 때문에, 이네이블 신호(EN)는, 제1 경로에서는 인버터 회로(141a) 및 NAND 게이트(141b, 143b, 144b, 146b, 147b, 149b)의 합계 8개의 소자를 통과하기 때문에, 8개의 소자분의 지연이 생긴다. 이네이블 신호(EN)는, 제2 경로에서는 NAND 게이트(142b, 143b, 144b, 146b, 147b, 149b)의 합계 6개의 소자를 통과하기 때문에, 6개의 소자분의 지연이 생긴다. 이네이블 신호(EN)는, 제3 경로에서는 NAND 게이트(145b, 146b, 147b, 149b)의 합계 4개의 소자를 통과하기 때문에, 4개의 소자분의 지연이 생긴다. 이네이블 신호(EN)는, 제4 경로에서는 NAND 게이트(148b, 149b)의 합계 2개의 소자를 통과하기 때문에, 2개의 소자분의 지연이 생긴다.

선택 신호 생성 회로(16-n)는, 지연 시간 검출 회로(161)가 검출하는 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, 극성이 소정의 조합인 선택 신호(SEL1∼SEL6)를 가변 지연 회로(14-n)에 출력하도록 구성되어 있다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 가장 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL3 SEL5)가 저레벨의 신호이면서 선택 신호(SEL2, SEL4, SEL6)가 고레벨의 신호를 선택부(14b)에 출력한다. 이 때문에, NAND 게이트(142b, 145b, 148b)는, 고레벨의 일정한 신호를 출력하고, NAND 게이트(141b, 143b, 144b, 146b, 147b, 149b)는, 일방의 입력 단자에 입력되는 신호에 의거하는 신호를 출력한다. 이에 의해, 가변 지연 회로(14-n)는, 제1 경로에서 8개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 2번째로 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL2, SEL3, SEL5)가 저레벨의 신호이면서 선택 신호(SEL1, SEL4, SEL6)가 고레벨의 신호를 선택부(14b)에 출력한다. 이 때문에, NAND 게이트(141b, 145b, 148b)는, 고레벨의 일정한 신호를 출력하고, NAND 게이트(142b, 143b, 144b, 146b, 147b, 149b)는, 일방의 입력 단자에 입력되는 신호에 의거하는 신호를 출력한다. 이에 의해, 가변 지연 회로(14-n)는, 제2 경로에서 6개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 3번째로 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL2, SEL5)가 저레벨의 신호이면서 선택 신호(SEL3, SEL4, SEL6)가 고레벨의 신호를 선택부(14b)에 출력한다. 이 때문에, NAND 게이트(141b, 142b, 148b)는, 고레벨의 일정한 신호를 출력하고, NAND 게이트(143b, 144b, 145b, 146b, 147b, 149b)는, 일방의 입력 단자에 입력되는 신호에 의거하는 신호를 출력한다. 이에 의해, 가변 지연 회로(14-n)는, 제3 경로에서 4개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 가장 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL2, SEL3)가 저레벨의 신호이면서 선택 신호(SEL4, SEL5, SEL6)가 고레벨의 신호를 선택부(14b)에 출력한다. 이 때문에, NAND 게이트(141b, 142b, 145b)는, 고레벨의 일정한 신호를 출력하고, NAND 게이트(143b, 144b, 146b, 147b, 148b, 149b)는, 일방의 입력 단자에 입력되는 신호에 의거하는 신호를 출력한다. 이에 의해, 가변 지연 회로(14-n)는, 제4 경로에서 2개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

이와 같이, 본 실시례에서의 가변 지연 회로(14-n)는, 선택 신호 생성 회로(16-n)로부터 입력되는 선택 신호(SEL1∼SEL6)의 신호 레벨에 응하여, 인버터 회로(141a) 및 NAND 게이트(141b∼149b)의 어느 하나에서 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력할 수 있다. 또한, 본 실시례에서의 가변 지연 회로(14-n)는, 다단계(본 예에서는 4단계)의 전환이 가능하다. 가변 지연 회로(14-n)에 분해능을 갖게 하고, 캘리브레이션 기능을 실현하면, 회로 시스템(1)의 프로세스 편차의 지연 변화분을 조정할 수 있다. 이에 의해, 클록 신호(CLK)의 타이밍 마진이 증가하고, 회로 시스템(1)의 고속화 대응이 가능해진다.

(실시례 1-3)

본 실시 형태의 실시례 1-3에 의한 회로 시스템(1)에 관해 도 1 및 도 5를 참조하면서 도 12를 이용하여 설명한다. 도 12는, 본 실시 형태의 실시례 1-3에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시 형태에서의 가변 지연 회로(14-1∼14-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(14-n)를 예로 들어, 가변 지연 회로(14-1∼14-n)의 개략 구성에 관해 설명한다. 도 13에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(14-n)에 접속된 선택 신호 생성 회로(16-n)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 12에 도시하는 바와 같이, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)는, 분배부(14c) 및 선택부(14d)를 가지고 있다. 분배부(14c)는, 분배부(14c)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)(141c, 142c, 143c, 144c)를 가지고 있다. 인버터 회로(141c, 142c, 143c, 144c)는, 지연부로서의 기능을 발휘하도록 되어 있다. 인버터 회로(141c, 142c, 143c, 144c)는, 복수의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(141c)는, 2개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(142c)는, 4개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(143c)는, 6개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(144c)는, 8개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(141c, 142c, 143c, 144c)의 입력 단자는 각각, 클록 이네이블러 회로(15)의 출력 단자에 접속되어 있다.

선택부(14d)는, 분배부(14c)에서 분배된 이네이블 신호(EN)가 입력되는 트랜스퍼 게이트(제2 논리 회로의 한 예)(141d, 142d, 143d, 144d)를 가지고 있다. 트랜스퍼 게이트(141d)의 입력 단자는, 인버터 회로(141c)의 출력 단자에 접속되어 있다. 트랜스퍼 게이트(142d)의 입력 단자는, 인버터 회로(142c)의 출력 단자에 접속되어 있다. 트랜스퍼 게이트(143d)의 입력 단자는, 인버터 회로(143c)의 출력 단자에 접속되어 있다. 트랜스퍼 게이트(144d)의 입력 단자는, 인버터 회로(144c)의 출력 단자에 접속되어 있다. 트랜스퍼 게이트(141d, 142d, 143d, 144d)의 각각의 출력 단자는, 서로 접속되어 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

트랜스퍼 게이트(141d, 142d, 143d, 144d)의 각각의 출력 제어 단자는, 선택 신호 생성 회로(16-n)에 마련된 디코더(162)에 접속되어 있다. 트랜스퍼 게이트(141d)의 출력 제어 단자에는, 디코더(162)가 출력하는 선택 신호(SEL1, ISEL1)가 입력된다. 트랜스퍼 게이트(142d)의 출력 제어 단자에는, 디코더(162)가 출력하는 선택 신호(SEL2, ISEL2)가 입력된다. 트랜스퍼 게이트(143d)의 출력 제어 단자에는, 디코더(162)가 출력하는 선택 신호(SEL3, ISEL3)가 입력된다. 트랜스퍼 게이트(144d)의 출력 제어 단자에는, 디코더(162)가 출력하는 선택 신호(SEL4, ISEL4)가 입력된다.

선택 신호 생성 회로(16-n)는, 지연 시간 검출 회로(161)가 검출하는 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, 극성이 소정의 조합인 선택 신호(SEL1∼ISEL4)를 가변 지연 회로(14-n)에 출력하도록 구성되어 있다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 가장 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1)가 고레벨의 신호이면서 선택 신호(ISEL1)가 저레벨의 신호를 트랜스퍼 게이트(141d)에 출력한다. 또한, 이 경우, 디코더(162)는, 선택 신호(SEL2, SEL3, SEL4)가 저레벨의 신호이면서 선택 신호(ISEL2, ISEL3, ISEL4)가 고레벨의 신호를 트랜스퍼 게이트(142d, 143d, 144d)에 출력한다. 이에 의해, 트랜스퍼 게이트(141d)는 도통 상태가 되고, 트랜스퍼 게이트(142d, 143d, 144d)는 하이 임피던스 상태가 된다. 이 때문에, 가변 지연 회로(14-n)는, 인버터 회로(141c)로부터 출력되어 2개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 2번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL2)가 고레벨의 신호이면서 선택 신호(ISEL2)가 저레벨의 신호를 트랜스퍼 게이트(142d)에 출력한다. 또한, 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL3, SEL4)가 저레벨의 신호이면서 선택 신호(ISEL1, ISEL3, ISEL4)가 고레벨의 신호를 트랜스퍼 게이트(141d, 143d, 144d)에 출력한다. 이에 의해, 트랜스퍼 게이트(142d)는 도통 상태가 되고, 트랜스퍼 게이트(141d, 143d, 144d)는 하이 임피던스 상태가 된다. 이 때문에, 가변 지연 회로(14-n)는, 인버터 회로(142c)로부터 출력되어 4개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 4개)의 지연 시간 중, 가장 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL4)가 고레벨의 신호이면서 선택 신호(ISEL4)가 저레벨의 신호를 트랜스퍼 게이트(144d)에 출력한다. 또한, 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL2, SEL3)가 저레벨의 신호이면서 선택 신호(ISEL1, ISEL2, ISEL3)가 고레벨의 신호를 트랜스퍼 게이트(141d, 142d, 143d)에 출력한다. 이에 의해, 트랜스퍼 게이트(144d)는 도통 상태가 되고, 트랜스퍼 게이트(141d, 142d, 143d)는 하이 임피던스 상태가 된다. 이 때문에, 가변 지연 회로(14-n)는, 인버터 회로(144c)로부터 출력되어 8개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

이와 같이, 본 실시례에서의 가변 지연 회로(14-n)는, 선택 신호 생성 회로(16-n)로부터 입력되는 선택 신호(SEL1∼ISEL4)의 신호 레벨에 응하여, 인버터 회로(141c∼144c)의 어느 하나에서 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력할 수 있다. 또한, 본 실시례에서의 가변 지연 회로(14-n)는, 다단계(본 예에서는 4단계)의 전환이 가능하다. 가변 지연 회로(14-n)에 분해능을 갖게 하고, 캘리브레이션 기능을 실현하면, 회로 시스템(1)의 프로세스 편차의 지연 변화분을 조정할 수 있다. 이에 의해, 클록 신호(CLK)의 타이밍 마진이 증가하고, 회로 시스템(1)의 고속화 대응이 가능해진다.

(가변 지연 회로의 변형례 1)

본 실시 형태의 실시례 1-2에 의한 회로 시스템에 구비된 가변 지연 회로의 변형례 1에 관해 도 1, 도 5 및 도 12를 참조하면서, 도 13을 이용하여 설명한다. 도 13은, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 변형례 1의 개략 구성의 요부를 도시하는 블록도이다. 도 13에서는, 클록 게이팅 회로(13-n)(도 1 참조)에 접속되는 가변 지연 회로(14-n)만이 도시되어 있는데, 회로 시스템(1)은, 클록 게이팅 회로(13-1∼13-(n-1))의 각각에 접속되는 가변 지연 회로를 구비하고 있다. 당해 가변 지연 회로는, 본 변형례에서의 가변 지연 회로(14-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다.

본 변형례에서의 가변 지연 회로(14-n)는, 분배부(14a)에 마련된 인버터 회로(141c)의 최종단의 인버터와 선택부(14d)에 마련된 트랜스퍼 게이트(141d)에 대신하여, 도 13에 도시하는 바와 같이, 클록드 인버터(제2 논리 회로의 한 예)(141e)로 구성되어 있다. 클록드 인버터(141e)의 입력 단자는, 인버터 회로(141c)(도 12 참조)의 출력 단자에 접속되어 있다. 클록드 인버터(141e)의 출력 제어 단자는, 선택 신호 생성 회로(16-n)(도 12 참조)의 디코더(162)에 접속되고, 선택 신호(SEL1, ISEL1)가 입력되도록 되어 있다.

도시는 생략하지만, 본 변형례에서는, 분배부(14a)에 마련된 인버터 회로(142c, 143c, 144c)의 최종단의 인버터와 선택부(14d)에 마련된 트랜스퍼 게이트(142d, 143d, 144d)도 마찬가지로, 클록드 인버터(제2 논리 회로의 한 예)로 구성된다.

클록드 인버터(141e) 및 그 외의 클록드 인버터의 출력 단자는, 서로 접속되어 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속된다.

(가변 지연 회로의 변형례 2)

본 실시 형태의 실시례 1-2에 의한 회로 시스템에 구비된 가변 지연 회로의 변형례 2에 관해 도 1, 도 5 및 도 12를 참조하면서, 도 14를 이용하여 설명한다. 도 14는, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 변형례 2의 개략 구성의 요부를 도시하는 블록도이다. 도 14에서는, 클록 게이팅 회로(13-n)(도 1 참조)에 접속되는 가변 지연 회로(14-n)만이 도시되어 있는데, 회로 시스템(1)은, 클록 게이팅 회로(13-1∼13-(n-1))의 각각에 접속되는 가변 지연 회로를 구비하고 있다. 당해 가변 지연 회로는, 본 변형례에서의 가변 지연 회로(14-n)와 동일한 구성을 가지고, 동일한 기능을 발휘하도록 되어 있다.

본 변형례에서의 가변 지연 회로(14-n)는, 분배부(14a)에 마련된 인버터 회로(141c)의 최종단의 인버터와 선택부(14d)에 마련된 트랜스퍼 게이트(141d)에 대신하여, 도 14에 도시하는 바와 같이, 트라이 스테이트 버퍼(제2 논리 회로의 한 예)(141f)로 구성되어 있다. 트라이 스테이트 버퍼(141f)의 입력 단자(OR 게이트 및 NAND 게이트의 일방의 입력 단자)는, 인버터 회로(141c)(도 12 참조)의 출력 단자에 접속되어 있다. 트라이 스테이트 버퍼(141f)의 출력 제어 단자(OR 게이트 및 NAND 게이트의 타방의 입력 단자)는, 선택 신호 생성 회로(16-n)(도 12 참조)의 디코더(162)에 접속되고, 선택 신호(SEL1, ISEL1)가 입력되도록 되어 있다.

도시는 생략하지만, 본 변형례에서는, 분배부(14a)에 마련된 인버터 회로(142c, 143c, 144c)의 최종단의 인버터와 선택부(14d)에 마련된 트랜스퍼 게이트(142d, 143d, 144d)도 마찬가지로, 트라이 스테이트 버퍼(제2 논리 회로의 한 예)로 구성된다.

트라이 스테이트 버퍼(141f) 및 그 외의 트라이 스테이트 버퍼의 출력 단자는, 서로 접속되어 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속된다.

(실시례 2-1)

본 실시 형태의 실시례 2-1에 의한 회로 시스템(1)에 관해 도 1 및 도 5를 참조하면서 도 15 및 도 16을 이용하여 설명한다. 도 15는, 본 실시 형태의 실시례 2-1에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시 형태에서의 가변 지연 회로(14-1∼14-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(14-n)를 예로 들어, 가변 지연 회로(14-1∼14-n)의 개략 구성에 관해 설명한다. 도 15에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(14-n)에 접속된 클록 게이팅 회로(13-n), 클록 이네이블러 회로(15) 및 선택 신호 생성 회로(16-n) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 15에 도시하는 바와 같이, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)는, 분배부(14g) 및 선택부(14h)를 가지고 있다. 분배부(14g)는, 분배부(14g)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)를 가지고 있다. 분배부(14g)는, 상기 실시례 1-3에서의 분배부(14c)와 같은 구성을 가지고 있다. 분배부(14g)에 마련된 인버터 회로는, 지연부로서의 기능을 발휘하도록 되어 있다. 당해 인버터 회로는, 복수의 인버터가 직렬 접속되어 구성되어 있다. 또한, 당해 인버터 회로는, 분배된 경로마다 다른 개수의 인버터로 구성되어 있다. 이에 의해, 분배부(14g)는, 분배된 경로마다 이네이블 신호(EN)에 부여하는 지연 시간을 다르게 할 수 있다.

선택부(14h)는, 복수의 이네이블 신호(제어 신호의 한 예)(EN)가 입력되는 멀티플렉서 회로(141h)를 가지고 있다. 멀티플렉서 회로(141h)의 입력 단자는, 분배부(14g)의 출력 단자에 접속되어 있다. 멀티플렉서 회로(141h)의 출력 단자는, 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다. 멀티플렉서 회로(141h)의 선택 신호 입력 단자는, 선택 신호 생성 회로(16-n)에 마련된 디코더(162)에 접속되어 있다.

선택 신호 생성 회로(16-n)는, 지연 시간 검출 회로(161)가 검출하는 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, 극성이 소정의 조합인 선택 신호(SEL1∼SELn)를 멀티플렉서 회로(141h)에 출력하도록 구성되어 있다.

다음으로, 본 실시례에서의 가변 지연 회로(14-n)의 구체적인 구성례에 관해 도 16을 이용하여 설명한다. 도 16은, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 구체적인 구성례를 도시하는 회로 블록도이다.

도 16에 도시하는 바와 같이, 본 실시례에서의 가변 지연 회로(14-n)에 마련된 분배부(14g)는, 분배부(14g)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)(142g, 143g, 144g, 145g)를 가지고 있다. 인버터 회로(142g, 143g, 144g, 145g)는, 지연부로서의 기능을 발휘하도록 되어 있다. 인버터 회로(142g, 143g, 144g, 145g)는, 복수의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(142g)는, 2개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(143g)는, 4개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(144g)는, 6개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(145g)는, 8개의 인버터가 직렬 접속되어 구성되어 있다. 인버터 회로(142g, 143g, 144g, 145g)의 입력 단자는 각각, 클록 이네이블러 회로(15)(도 15 참조)의 출력 단자에 접속되어 있다.

인버터 회로(142g, 143g, 144g, 145g)의 입력 단자는, 서로 접속되어 있다. 또한, 인버터 회로(142g, 143g, 144g, 145g)의 각각의 입력 단자는, 클록 이네이블러 회로(15)의 출력 단자와, 멀티플렉서 회로(141h)에 마련된 5개의 입력 단자(상세는 후술) 중의 1개와의 사이에 배선된 신호선(141g)에 접속되어 있다.

분배부(15g)는, 신호선(141g)이 마련된 제1 경로, 인버터 회로(142g)가 마련된 제2 경로, 인버터 회로(143g)가 마련된 제3 경로, 인버터 회로(144g)가 마련된 제4 경로, 인버터 회로(145g)가 마련된 제5 경로의 5개의 경로에 이네이블 신호(EN)를 분배하도록 구성되어 있다.

선택부(14h)는, 멀티플렉서 회로(141h)를 가지고 있다. 멀티플렉서 회로(141h)는, 5개의 입력 단자를 가지고 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자에는, 분배부(14g)의 제1 경로, 제2 경로, 제3 경로, 제4 경로 및 제5 경로가 1대 1의 관계로 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제1 단자에는, 신호선(141g)이 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제2 단자에는, 인버터 회로(142g)의 출력 단자가 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제3 단자에는, 인버터 회로(143g)의 출력 단자가 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제4 단자에는, 인버터 회로(144g)의 출력 단자가 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제5 단자에는, 인버터 회로(145g)의 출력 단자가 접속되어 있다.

멀티플렉서 회로(141h)의 출력 단자는, 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다. 멀티플렉서 회로(141h)는, 3개의 선택 신호 입력 단자를 가지고 있다. 당해 3개의 선택 신호 입력 단자는, 선택 신호 생성 회로(16-n)에 마련된 디코더(162)에 접속되어 있다.

선택 신호 생성 회로(16-n)는, 지연 시간 검출 회로(161)가 검출하는 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, 신호 레벨이 소정의 조합인 선택 신호(SEL1, SEL2, SEL3)를 멀티플렉서 회로(141h)에 출력하도록 구성되어 있다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 가장 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1, SEL2, SEL3)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제1 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터에 의해 지연 시간이 부여되지 않은 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 2번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1)가 고레벨이면서 선택 신호(SEL2, SEL3)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제2 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(142g)로부터 출력되어 2개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 3번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL2)가 고레벨이면서 선택 신호(SEL1, SEL3)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제3 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(143g)로부터 출력되어 4개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 4번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL3)가 저레벨이면서 선택 신호(SEL1, SEL2)가 고레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제4 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(144g)로부터 출력되어 6개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 가장 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL3)가 고레벨이면서 선택 신호(SEL1, SEL2)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제5 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(145g)로부터 출력되어 8개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

이와 같이, 본 실시례에서의 가변 지연 회로(14-n)는, 선택 신호 생성 회로(16-n)로부터 입력되는 선택 신호(SEL1, SEL2, SEL3)의 신호 레벨의 조합에 응하여, 지연 시간이 부여되지 않은 또는 인버터 회로(142g∼145g)의 어느 하나에서 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력할 수 있다. 또한, 본 실시례에서의 가변 지연 회로(14-n)는, 다단계(본 예에서는 5단계)의 전환이 가능하다. 가변 지연 회로(14-n)에 분해능을 갖게 하고, 캘리브레이션 기능을 실현하면, 회로 시스템(1)의 프로세스 편차의 지연 변화분을 조정할 수 있다. 이에 의해, 클록 신호(CLK)의 타이밍 마진이 증가하고, 회로 시스템(1)의 고속화 대응이 가능해진다.

(실시례 2-2)

본 실시 형태의 실시례 2-2에 의한 회로 시스템(1)에 관해 도 1 및 도 5를 참조하면서 도 17을 이용하여 설명한다. 도 17은, 본 실시 형태의 실시례 2-2에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시 형태에서의 가변 지연 회로(14-1∼14-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(14-n)를 예로 들어, 가변 지연 회로(14-1∼14-n)의 개략 구성에 관해 설명한다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 17에 도시하는 바와 같이, 본 실시례에 의한 회로 시스템(1)에 구비된 가변 지연 회로(14-n)는, 분배부(14i) 및 선택부(14h)를 가지고 있다. 분배부(14i)는, 분배부(14i)에서 분배된 이네이블 신호(EN)가 입력되는 인버터 회로(제1 논리 회로의 한 예)(142i, 143i, 144i, 145i)를 가지고 있다. 인버터 회로(142i, 143i, 144i, 145i)는 각각, 예를 들어 2개의 인버터가 직렬 접속되어 구성되어 있다. 분배부(14i)에 마련된 인버터 회로는, 지연부로서의 기능을 발휘하도록 되어 있다.

인버터 회로(142i), 인버터 회로(143i), 인버터 회로(144i) 및 인버터 회로(145i)는, 직렬로 접속되어 있다. 인버터 회로(142i)의 입력 단자는, 클록 이네이블러 회로(15)의 출력 단자와, 멀티플렉서 회로(141h)에 마련된 5개의 입력 단자 중(상세는 후술)의 제1 단자 사이에 배선된 신호선(141i)에 접속되어 있다. 인버터 회로(142i)의 출력 단자는, 인버터 회로(143i)의 입력 단자에 접속되어 있다. 인버터 회로(143i)의 출력 단자는, 인버터 회로(144i)의 입력 단자에 접속되어 있다. 인버터 회로(144i)의 출력 단자는, 인버터 회로(145i)의 입력 단자에 접속되어 있다. 인버터 회로(145i)의 출력 단자는, 멀티플렉서 회로(141h)에 마련된 5개의 입력 단자 중의 제5 단자에 접속되어 있다.

선택부(14h)는, 복수의 이네이블 신호(제어 신호의 한 예)(EN)가 입력되는 멀티플렉서 회로(141h)를 가지고 있다. 멀티플렉서 회로(141h)는, 5개의 입력 단자를 가지고 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제1 단자는, 분배부(14i)에 마련된 신호선(141i)에 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제2 단자는, 인버터 회로(142i) 및 인버터 회로(143i) 사이(예를 들어 인버터 회로(142i) 및 인버터 회로(143i)의 접속부)에 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제3 단자는, 인버터 회로(143i) 및 인버터 회로(144i) 사이(예를 들어 인버터 회로(143i) 및 인버터 회로(144i)의 접속부)에 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제4 단자는, 인버터 회로(144i) 및 인버터 회로(145i) 사이(예를 들어 인버터 회로(144i) 및 인버터 회로(145i)의 접속부)에 접속되어 있다. 멀티플렉서 회로(141h)의 5개의 입력 단자 중의 제5 단자는, 인버터 회로(145i)의 출력 단자에 접속되어 있다.

본 실시례에 의한 회로 시스템(1)에서는, 신호선(141i)을 통하여 클록 이네이블러 회로(15)의 출력 단자로부터 멀티플렉서 회로(141h)의 제1 단자에 이르는 경로에 의해 제1 경로가 구성된다. 본 실시례에 의한 회로 시스템(1)에서는, 인버터 회로(142i)를 통하여 이용하여 클록 이네이블러 회로(15)의 출력 단자로부터 멀티플렉서 회로(141h)의 제2 단자에 이르는 경로에 의해 제2 경로가 구성된다. 본 실시례에 의한 회로 시스템(1)에서는, 인버터 회로(142i) 및 인버터 회로(143i)를 통하여 클록 이네이블러 회로(15)의 출력 단자로부터 멀티플렉서 회로(141h)의 제3 단자에 이르는 경로에 의해 제3 경로가 구성된다. 본 실시례에 의한 회로 시스템(1)에서는, 인버터 회로(142i), 인버터 회로(143i) 및 인버터 회로(144i)를 통하여 클록 이네이블러 회로(15)의 출력 단자로부터 멀티플렉서 회로(141h)의 제4 단자에 이르는 경로에 의해 제4 경로가 구성된다. 본 실시례에 의한 회로 시스템(1)에서는, 인버터 회로(142i), 인버터 회로(143i), 인버터 회로(144i) 및 인버터 회로(145i)를 통하여 클록 이네이블러 회로(15)의 출력 단자로부터 멀티플렉서 회로(141h)의 제5 단자에 이르는 경로에 의해 제5 경로가 구성된다.

분배부(15i)는, 신호선(141i)가 마련된 제1 경로, 인버터 회로(142i)가 마련된 제2 경로, 인버터 회로(142i, 143i)가 마련된 제3 경로, 인버터 회로(142i, 143i, 144g)가 마련된 제4 경로, 인버터 회로(142i, 143i, 144g, 145g)가 마련된 제5 경로의 5개의 경로에 이네이블 신호(EN)를 분배하도록 구성되어 있다. 또한, 가변 지연 회로(14-n)에서 형성되는 제1 경로로부터 제5 경로의 각각에 마련된 인버터 회로의 개수가 다르다. 이에 의해, 가변 지연 회로(14-n)는, 제1 경로로부터 제5 경로의 각각에서 다른 지연 시간을 이네이블 신호(EN)에 부여할 수 있다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 2번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL1)가 고레벨이면서 선택 신호(SEL2, SEL3)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제2 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(142i)로부터 출력되어 2개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 3번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL2)가 고레벨이면서 선택 신호(SEL1, SEL3)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제3 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(142i)를 통하여 인버터 회로(143i)로부터 출력되어 4개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 4번째로 짧은 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL3)가 저레벨이면서 선택 신호(SEL1, SEL2)가 고레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제4 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(142i, 143i)를 통하여 인버터 회로(144i)로부터 출력되어 6개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

예를 들면, 지연 시간 검출 회로(161)에서 검출된 지연 시간이, 디코더(162)에 설정된 복수(본 실시례에서는 5개)의 지연 시간 중, 가장 긴 지연 시간이었다고 한다. 이 경우, 디코더(162)는, 선택 신호(SEL3)가 고레벨이면서 선택 신호(SEL1, SEL2)가 저레벨의 신호를 멀티플렉서 회로(141h)에 출력한다. 멀티플렉서 회로(141h)는, 당해 신호가 입력되면, 예를 들어 제5 경로를 선택한다. 이에 의해, 가변 지연 회로(14-n)는, 인버터 회로(142i, 143i, 144i)를 통하여 인버터 회로(145i)로부터 출력되어 8개의 소자분의 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력한다.

이와 같이, 본 실시례에서의 가변 지연 회로(14-n)는, 선택 신호 생성 회로(16-n)로부터 입력되는 선택 신호(SEL1, SEL2, SEL3)의 신호 레벨의 조합에 응하여, 지연 시간이 부여되지 않은 또는 인버터 회로(142i∼145i)의 어느 하나에서 지연 시간이 부여된 이네이블 신호(EN)를 클록 게이팅 회로(13-n)에 출력할 수 있다. 또한, 본 실시례에서의 가변 지연 회로(14-n)는, 다단계(본 예에서는 5단계)의 전환이 가능하다. 가변 지연 회로(14-n)에 분해능을 갖게 하고, 캘리브레이션 기능을 실현하면, 회로 시스템(1)의 프로세스 편차의 지연 변화분을 조정할 수 있다. 이에 의해, 클록 신호(CLK)의 타이밍 마진이 증가하고, 회로 시스템(1)의 고속화 대응이 가능해진다.

(실시례 3-1)

본 실시 형태의 실시례 3-1에 의한 회로 시스템(1)에 관해 도 1, 도 2 및 도 5를 참조하면서 도 18을 이용하여 설명한다. 도 18은, 본 실시 형태의 실시례 3-1에 의한 회로 시스템(1)에 구비된 가변 지연 회로의 개략 구성례를 도시하는 회로 블록도이다. 본 실시례에서, 클록 트리 회로(11)의 각 레인에 마련되는 가변 지연 회로(17-1∼17-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(17-n)를 예로 들어, 가변 지연 회로(17-1∼17-n)의 개략 구성에 관해 설명한다. 도 18에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(17-n)에 접속되는 클록 게이팅 회로(13-n) 및 클록 이네이블러 회로(15) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 18에 도시하는 바와 같이, 본 실시례에서의 가변 지연 회로(17-n)는, 듀티 보정 레플리카 회로로 구성되어 있다. 듀티 보정 레플리카 회로의 입력 단자(즉, 가변 지연 회로(17-n)의 입력 단자)는, 클록 이네이블러 회로(15)의 출력 단자에 접속되어 있다. 듀티 보정 레플리카 회로의 출력 단자(즉, 가변 지연 회로(17-n)의 출력 단자)는, 인버터(183)의 출력 단자는 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

듀티 보정 레플리카 회로는, 듀티 보정 회로(12-n)에서의 듀티 오차에 의존하여 생기는 지연 시간과, 당해 지연 시간을 재현하는 레플리카 회로를 가지고 있다. 듀티 보정 레플리카 회로는, 듀티 보정 회로(12-n)에서의 지연 시간을 재현하는 레플리카 회로로서, 듀티 보정 회로(12-n)에 마련된 인버터 회로(121P, 121N)(도 2 참조)와 같은 구성의 인버터 회로를 가지고 있다. 따라서, 당해 인버터 회로에 마련된 반전부의 입력 단자가 듀티 보정 레플리카 회로의 입력 단자(즉, 가변 지연 회로(17-n)의 입력 단자)가 되고, 당해 반전부의 출력 단자가 듀티 보정 레플리카 회로의 출력 단자(즉, 가변 지연 회로(17-n)의 출력 단자)가 된다.

듀티 보정 레플리카 회로에 마련된 인버터 회로에는, 이네이블 신호(EN)가 입력된다. 상술한 바와 같이, 인버터 회로(121P, 121N)는, 외부로부터 입력되는 신호 파형을 둔하게 할(잠재울) 수 있다. 이 때문에, 듀티 보정 레플리카 회로에 마련된 인버터 회로는, 클록 이네이블러 회로(15)로부터 입력되는 이네이블 신호(EN)의 신호 파형을 둔하게 하여(잠재워서), 지연 시간을 변경할 수 있다.

가변 지연 회로(17-n)는, 인버터 회로(121P)에 마련된 가변 전류원(121bP, 121cP) 및 인버터 회로(121N)에 마련된 가변 전류원(121bN, 121cN)의 전류량을 제어하는 제어 신호가 입력되도록 구성되어 있다. 이 때문에, 가변 지연 회로(17-n)는, 듀티 보정 레플리카 회로에 마련된 가변 전류원에, 가변 전류원(121bP, 121cP) 및 가변 전류원(121bN, 121cN)과 같은 전류량의 전류를 흘릴 수 있다. 이에 의해, 가변 지연 회로(17-n)는, 듀티 보정 회로(12-n)에 마련된 인버터 회로(121P, 121N)의 구동 상태를 듀티 보정 레플리카 회로에 마련된 인버터 회로에 재현할 수 있다. 그 결과, 가변 지연 회로(17-n)는, 듀티 보정 회로(12-n)에서 생기는 지연 시간과 같은 지연 시간을 이네이블 신호(EN)에 부여할 수 있다.

이와 같이, 듀티 보정 레플리카 회로의 구성을 갖는 가변 지연 회로(17-n)는, 입력되는 이네이블 신호(제어 신호의 한 예)(EN)를 다른 지연 시간에 출력 가능한 듀티 보정 레플리카 회로(지연 경로의 한 예)를 가지고 있다. 당해 듀티 보정 레플리카 회로는, 듀티 보정 회로(12-n)에 마련된 인버터 회로(121P, 121N)와 같은 구성의 인버터 회로(듀티 보정 회로의 일부와 동일한 구성의 한 예)를 가지고 있다. 가변 지연 회로(17-n)가 듀티 보정 레플리카 회로를 이용하는 경우는, 듀티 보정 회로(12-n)에서의 지연을 재현할 수 있기 때문에, 선택 신호 생성 회로나 당해 선택 신호 생성 회로가 생성하는 선택 신호에서의 조정은 불필요해진다.

(실시례 3-2)

본 실시 형태의 실시례 3-2에 의한 회로 시스템(1)에 관해 도 1, 도 2, 도 4 및 도 5를 참조하면서 도 19를 이용하여 설명한다. 도 19는, 본 실시 형태의 실시례 3-2에 의한 회로 시스템(1)에 구비된 가변 지연 회로(18-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시례에서, 클록 트리 회로(11)의 각 레인에 마련되는 가변 지연 회로(18-1∼18-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(18-n)를 예로 들어, 가변 지연 회로(18-1∼18-n)의 개략 구성에 관해 설명한다. 도 19에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(18-n)에 접속된 클록 게이팅 회로(13-n) 및 클록 이네이블러 회로(15) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 19에 도시하는 바와 같이, 본 실시례에서의 가변 지연 회로(18-n)는, 입력되는 이네이블 신호(제어 신호의 한 예)(EN)를 다른 지연 시간에 출력 가능한 지연 경로(18a)를 가지고 있다. 지연 경로(18a)는, 이네이블 신호(EN)가 송신되는 신호선(185)과 예를 들어 그라운드 단자(기준 전위의 공급부의 한 예) 사이에 마련된 가변 콘덴서(가변 용량 소자의 한 예)(182, 184)를 가지고 있다. 또한, 지연 경로(18a)는, 클록 이네이블러 회로(15)의 출력 단자에 접속된 입력 단자와, 가변 콘덴서(182)에 접속된 출력 단자를 갖는 인버터(181)를 가지고 있다. 또한, 지연 경로(18a)는, 인버터(181)의 출력 단자 및 가변 콘덴서(182)에 접속된 입력 단자와, 가변 콘덴서(184)에 접속된 출력 단자를 갖는 인버터(183)를 가지고 있다. 인버터(183)의 출력 단자는 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

가변 콘덴서(182, 184)의 용량을 전환함에 의해, 지연 경로(18a)에 생기는 부하 용량(즉, 신호선(185)에 생기는 부하 용량)을 변경할 수 있다. 이에 의해, 지연 경로(18a)에 생기는 부하 용량의 크기에 응하여, 신호선(185)에 송신되는 이네이블 신호(EN)의 지연 시간이 변화한다. 이네이블 신호(EN)의 지연 시간은, 지연 경로(18a)의 부하 용량이 클수록, 커진다. 이 때문에, 본 실시례에서의 가변 지연 회로(18-n)는, 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, 가변 콘덴서(182, 184)의 용량을 변경함에 의해 듀티 보정 회로(12-n)에서의 지연 시간을 재현할 수 있다. 가변 콘덴서(182, 184)의 용량은, 예를 들어 상기 각 실시례에서의 선택 신호 생성 회로의 어느 하나가 생성하는 선택 신호를 이용하여 변경할 수 있다.

(실시례 3-3)

본 실시 형태의 실시례 3-3에 의한 회로 시스템(1)에 관해 도 5를 참조하면서 도 20을 이용하여 설명한다. 도 20은, 본 실시 형태의 실시례 3-3에 의한 회로 시스템(1)에 구비된 가변 지연 회로(21-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시례에서, 클록 트리 회로(11)의 각 레인에 마련되는 가변 지연 회로(21-1∼21-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(21-n)를 예로 들어, 가변 지연 회로(21-1∼21-n)의 개략 구성에 관해 설명한다. 도 20에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(21-n)에 접속된 클록 게이팅 회로(13-n) 및 클록 이네이블러 회로(15) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 20에 도시하는 바와 같이, 본 실시례에서의 가변 지연 회로(21-n)는, 입력되는 이네이블 신호(제어 신호의 한 예)(EN)를 다른 지연 시간에 출력 가능한 지연 경로(21a)를 가지고 있다. 지연 경로(21a)는, 클록 이네이블러 회로(15)의 출력 단자에 접속된 인버터(211)와, 인버터(211)의 출력 단자에 일방의 입력 단자가 접속된 NAND 게이트(212)를 가지고 있다. 또한, 지연 경로(21a)는, NAND 게이트(212)의 출력 단자에 입력 단자가 접속된 인버터(213)와, 인버터(213)의 출력 단자에 일방의 입력 단자가 접속된 NAND 게이트(214)를 가지고 있다. 이 때문에, 지연 경로(21a)는, 이네이블 신호(EN)가 입력되는 NAND 게이트(212, 214)(제3 논리 회로의 한 예)를 가지고 있다. 인버터(213)의 출력 단자는, 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

NAND 게이트(212)의 일방의 입력 단자는, 클록 이네이블러 회로(15)의 출력 단자에 접속되고, 이네이블 신호(EN)가 입력되도록 되어 있다. NAND 게이트(212)의 타방의 입력 단자에는, 제어 신호(CTL)가 입력되도록 되어 있다. 또한, NAND 게이트(214)의 일방의 입력 단자는, 클록 이네이블러 회로(15)의 출력 단자에 접속되고, 이네이블 신호(EN)가 입력되도록 되어 있다. NAND 게이트(214)의 타방의 입력 단자에는, 제어 신호(CTL)가 입력되도록 되어 있다.

제어 신호(CTL)가 고레벨인 경우는, NAND 게이트(212)를 구성하는 N형 트랜지스터(212a) 및 NAND 게이트(214)를 구성하는 N형 트랜지스터(214a)가 온 상태가 된다. 한편, 이 때문에, NAND 게이트(212)를 구성하는 N형 트랜지스터(212a) 및 N형 트랜지스터(212b)에 의한 채널이 형성된다. 이에 의해, N형 트랜지스터(212b)의 게이트 채널 사이의 용량이 발생한다. 또한, N형 트랜지스터(212a, 212b)가 동작하기 때문에, 미러 용량이 발생한다. 마찬가지로, NAND 게이트(214)를 구성하는 N형 트랜지스터(214a) 및 N형 트랜지스터(214b)에 의한 채널이 형성된다. 이에 의해, N형 트랜지스터(214b)의 게이트 채널 사이의 용량이 발생한다. 또한, N형 트랜지스터(214a, 214b)가 동작하기 때문에, 미러 용량이 발생한다. 이와 같이, 제어 신호(CTL)가 고레벨이면, 지연 경로(21a)의 용량이 변화한다.

한편, 제어 신호(CTL)가 저레벨인 경우는, NAND 게이트(212)를 구성하는 N형 트랜지스터(212a) 및 NAND 게이트(214)를 구성하는 N형 트랜지스터(214a)가 오프 상태가 된다. 이 때문에, NAND 게이트(212)를 구성하는 N형 트랜지스터(212a) 및 N형 트랜지스터(212b)에 의한 채널이 형성되지 않는다. 이에 의해, N형 트랜지스터(212b)의 게이트 채널 사이의 용량이 발생하지 않는다. 또한, N형 트랜지스터(212a, 212b)가 동작하지 않기 때문에, 미러 용량이 발생하지 않는다. 마찬가지로, NAND 게이트(214)를 구성하는 N형 트랜지스터(214a) 및 N형 트랜지스터(214b)에 의한 채널이 형성되지 않는다. 이에 의해, N형 트랜지스터(214b)의 게이트 채널 사이의 용량이 발생하지 않는다. 또한, N형 트랜지스터(214a, 214b)가 동작하지 않기 때문에, 미러 용량이 발생하지 않는다. 이와 같이, 제어 신호(CTL)가 저레벨이면, 지연 경로(21a)의 용량이 변화하지 않는다.

제어 신호(CTL)의 신호 레벨이 다름에 의해, 온 상태가 되는 트랜지스터가 다르기 때문에, 지연 경로(21a)에서의 미러 용량과 게이트-채널 사이의 용량이 변화한다. 이에 의해, 지연 경로(21a)의 용량이 변화하기 때문에, 지연 경로(21a)에 송신되는 이네이블 신호(EN)의 지연 시간이 변화한다. 이네이블 신호(EN)의 지연 시간은, 지연 경로(21a)의 용량이 클수록, 커진다. 이 때문에, 본 실시례에서의 가변 지연 회로(21-n)는, 듀티 보정 회로(12-n)에서의 지연 시간에 의거하여, NAND 게이트(211)를 제어함에 의해, 듀티 보정 회로(12-n)에서의 지연 시간을 재현할 수 있다. 또한, 본 실시례에서의 가변 지연 회로(21-n)는, NAND 게이트(212) 및 NAND 게이트(214)에 공통의 제어 신호(CTL)가 입력되도록 구성되어 있다. 그렇지만, 가변 지연 회로(21-n)는, NAND 게이트(212) 및 NAND 게이트(214)에 다른 제어 신호(CTL)가 입력되도록 구성됨에 의해, 이네이블 신호(EN)의 지연 시간을 단계적으로 제어할 수 있다. 또한, 지연 경로(21a)에 마련되는 NAND 게이트 및 인버터의 조(組)를 늘리고, 또한 당해 조마다 다른 제어 신호(CTL)가 입력되도록 구성함에 의해, 듀티 보정 회로(12-n)에서의 지연 시간을 다단계로 고정밀도로 재현할 수 있다. NAND 게이트(212, 214)를 제어하는 제어 신호(CLT)는, 예를 들어 상기 각 실시례에서의 선택 신호 생성 회로의 어느 하나가 생성하는 선택 신호를 이용할 수 있다.

(실시례 3-4)

본 실시 형태의 실시례 3-4에 의한 회로 시스템(1)에 관해 도 5를 참조하면서 도 21을 이용하여 설명한다. 도 21은, 본 실시 형태의 실시례 3-4에 의한 회로 시스템(1)에 구비된 가변 지연 회로(22-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시례에서, 클록 트리 회로(11)의 각 레인에 마련되는 가변 지연 회로(22-1∼22-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 가변 지연 회로(22-n)를 예로 들어, 가변 지연 회로(22-1∼22-n)의 개략 구성에 관해 설명한다. 도 21에서는, 이해를 용이하게 하기 위해, 가변 지연 회로(22-n)에 접속된 클록 게이팅 회로(13-n) 및 클록 이네이블러 회로(15) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 21에 도시하는 바와 같이, 본 실시례에서의 가변 지연 회로(22-n)는, 입력되는 이네이블 신호(제어 신호의 한 예)(EN)를 다른 지연 시간에 출력 가능한 지연 경로(22a)를 가지고 있다. 지연 경로(22a)는, 콘덴서(222)와, 콘덴서(222)에 접속된 커런트 미러 회로(가변 전류원의 한 예)(221)를 가지고 있다. 보다 구체적으로는, 지연 경로(22a)는, 클록 이네이블러 회로(15)에 접속된 커런트 미러 회로(221)와, 커런트 미러 회로(221)에 접속된 콘덴서(222)와, 콘덴서에 접속된 인버터(223)를 가지고 있다. 인버터(223)의 출력 단자는, 클록 게이팅 회로(13-n)(보다 구체적으로는 인버터 회로(134b)의 입력 단자(도 5 참조))에 접속되어 있다.

가변 지연 회로(22-n)는, 커런트 미러 회로(221)에 의해, 고레벨까지 충전된 콘덴서(222)로부터 전하를 방전함에 의해, 클록 이네이블러 회로(15)로부터 입력되는 이네이블 신호(EN)에 지연을 발생시킬 수 있다. 가변 지연 회로(22-n)는, 그라운드측에 배치된 N형 트랜지스터의 게이트에 입력되는 게이트 전압(즉 바이어스 전압(Vb))을 변경함에 의해, 커런트 미러 회로(221)에 흐르는 전류량을 조정할 수 있다. 이에 의해, 가변 지연 회로(22-n)는, 콘덴서(222)에 충전된 전하의 방전의 정도를 변화시켜서 이네이블 신호(EN)의 지연 시간을 조정할 수 있다. 커런트 미러 회로(221)에 흐르는 전류량(즉 바이어스 전압(Vb)의 전압치)은, 예를 들어 상기 각 실시례에서의 선택 신호 생성 회로의 어느 하나가 생성하는 선택 신호에 의거하여 결정할 수 있다.

본 실시례에서의 가변 지연 회로(22-n)는, 커런트 미러 회로(221)에 흐르는 전류량에 의해 이네이블 신호(EN)에 지연을 발생시키도록 구성되어 있다. 그렇지만, 가변 지연 회로(22-n)는, 콘덴서(222)에 대신하여 가변 콘덴서를 가지고, 당해 가변 콘덴서의 용량을 조정하여 이네이블 신호(EN)에 지연을 발생시키도록 구성되어 있어도 좋다. 또한, 가변 지연 회로(22-n)는, 커런트 미러 회로(221)에 흐르는 전류량 및 가변 콘덴서의 용량을 조정하여 이네이블 신호(EN)에 지연을 발생시켜도 좋다.

커런트 미러 회로(221)에 흐르는 전류량은, 아날로그로 조정할 수 있기 때문에, 가변 지연 회로(22-n)는, 상기 실시례 3-1에서의 가변 지연 회로(17-n)의 듀티 보정 레플리카 회로와 같은 기능을 발휘할 수 있다. 또한, 가변 지연 회로(22-n)는, 프로세스 편차에 의한 지연차를 보정할 수 있다.

(실시례 4)

본 실시 형태의 실시례 4에 의한 회로 시스템(1)에 관해 도 5를 참조하면서 도 22를 이용하여 설명한다. 도 22는, 본 실시 형태의 실시례 4에 의한 회로 시스템(1)에 구비된 클록 게이팅 회로(23-n)의 개략 구성례를 도시하는 회로 블록도이다. 본 실시례에서, 클록 트리 회로(11)의 각 레인에 마련되는 클록 게이팅 회로(23-1∼23-n)는, 동일한 구성을 가지고, 동일한 기능을 발휘하도록 구성되어 있다. 그래서, 클록 게이팅 회로(23-n)를 예로 들어, 클록 게이팅 회로(23-1∼23-n)의 개략 구성에 관해 설명한다. 도 22에서는, 이해를 용이하게 하기 위해, 클록 게이팅 회로(23-n)에 접속된 듀티 보정 회로(12-n), 가변 지연 회로(14-n) 및 클록 이네이블러 회로(15) 및 클록 트리 회로(11)가 아울러서 도시되어 있다. 또한, 본 실시례에서의 가변 지연 회로 이외의 구성 요소는, 상기 각 실시례에 의한 회로 시스템(1)의 각 구성 요소를 적용할 수 있다.

도 22에 도시하는 바와 같이, 클록 게이팅 회로(23-n)는, 듀티 보정 회로(12-n)의 출력 단자에 전기적으로 접속된 클록 입력 단자와, 가변 지연 회로(14-n)의 출력 단자에 전기적으로 접속된 입력 단자를 갖는 플립플롭 회로(231)를 구비하고 있다. 플립플롭 회로(231)는, 예를 들어 D 플립플롭 회로로 구성되어 있다. 또한, 클록 게이팅 회로(23-n)는, 듀티 보정 회로(12-n)의 출력 단자에 전기적으로 접속된 제1 입력 단자와, 플립플롭 회로(231)의 출력 단자에 전기적으로 접속된 제2 입력 단자를 갖는 AND 게이트(제4 논리 회로의 한 예)(232)를 가지고 있다. 본 실시례에서의 클록 게이팅 회로(23-n)는, AND 게이트(232)를 가지고 있는데, 회로 시스템(1) 전체의 논리에 모순이 생기지 않는 것을 전제로, AND 게이트(232)에 대신하여, OR 게이트, ExOR 게이트, NAND 게이트, NOR 게이트 또는 ExNOR이라도 좋다. 즉, AND 게이트, OR 게이트, ExOR 게이트, NAND 게이트, NOR 게이트 또는 ExNOR은, 제4 논리 회로의 한 예에 상당한다.

도 22에 도시하는 바와 같이, 클록 게이팅 회로(23-n)는, 차동 클록 신호가 아니라 싱글 엔드의 클록 신호(CLKn)를 출력한다. 즉, 본 실시례에 의한 회로 시스템(1)은, 싱글 엔드 방식의 클록 신호를 전송하는 시스템이다. 이 때문에, 도시는 생략하지만, 본 실시례에서의 듀티 보정 회로(12-n)는, 싱글 차동 변환부(120)와, 클록 신호(ICLK-O)를 출력하기 위한 구성을 가지고 있지 않다.

AND 게이트(232)의 출력 단자가 클록 게이팅 회로(23-n)의 출력 단자가 된다. 클록 게이팅 회로(23-n)는, 플립플롭 회로(231)로부터 출력되는 이네이블 신호(EN)로 클록 신호(CLKn)의 출력 시작 타이밍을 제어하도록 구성되어 있다.

(본 실시 형태의 효과)

본 실시 형태에 의한 회로 시스템의 효과에 관해 도 23부터 도 28을 이용하여 설명한다. 우선, 가변 지연 회로의 유효성에 관해 도 23 및 도 24를 이용하여 설명한다. 도 23 및 도 24는, 가변 지연 회로의 유효성에 관해 설명하기 위한 클록 신호 및 이네이블 신호의 타이밍 차트이다. 도 23 및 도 24 및 후술하는 도 25부터 도 28에 도시하는 「입력 CK」는, 클록 트리 회로(11)에 입력하는 클록 신호를 나타내고, 「Duty 보정 후 CK」는, 듀티 보정 회로로부터 출력되는 클록 신호를 나타내고 있다. 도 23부터 도 28에 도시하는 「EN@COM」은, 클록 이네이블러 회로에 입력하는 이네이블 신호를 나타내고, 「EN@LANE」은, 클록 이네이블러 회로로부터 출력하는 이네이블 신호를 나타내고 있다. 도 23부터 도 28에 도시하는 「THRU」는, 클록 게이팅 회로에 마련된 플립플롭 회로로부터 출력하는 이네이블 신호를 나타내고 있다. 도 23부터 도 28에 도시하는 「게이트 IN」은, 클록 게이팅 회로에 마련된 클록드 인버터(또는 NAND 게이트)에 입력하는 클록 신호를 나타내고 있다. 도 23부터 도 28에 도시하는 「출력 CK」는, 클록 게이팅 회로로부터 출력되는 클록 신호를 나타내고 있다.

도 23에 도시하는 바와 같이, 클록 신호의 듀티비가 50%인 경우의 클록 신호의 홀드 마진을 「thold」라고 한다. 클록 신호의 듀티비가 50%보다도 큰 경우, 듀티 보정 회로에서의 지연이 예를 들어 Δt만큼 커진다. 이 때문에, 도 23에 도시하는 바와 같이, 클록 신호의 홀드 마진은 「Hold1」이 되고, 이하의 식(1)으로 나타낼 수 있다.

Hold1=thold-Δt … (1)

따라서, 클록 신호의 홀드 마진(Hold1)은, 클록 신호의 듀티비가 50%보다도 커지면, 식(1)에 나타내는 바와 같이, 듀티 보정 회로에서의 지연(Δt)분만큼 감소한다.

여기서, 가변 지연 회로를 이용하여 이네이블 신호를 시간 「tvar」만큼 늦춘 경우의 홀드 마진을 「Hold2」라고 하면, 이하의 식(2)로 나타낼 수 있다.

Hold2=thold-Δt+tvar … (2)

도 24에 도시하는 바와 같이, 가변 지연 회로를 이용하여 이네이블 신호를 시간(tvar)만큼 늦춤에 의해, 클록 신호의 홀드 마진(Hold)은, 시간(tvar)만큼 회복한다(식(2) 참조). 특히, 시간(tvar)을 듀티 보정 회로에서의 지연(Δt)과 동등하게 함에 의해, 홀드 마진(Hold2)은, 클록 신호의 듀티비가 50%인 상태에서의 홀드 마진(thold)과 동등하게 회복한다.

도면은 생략하지만, 클록 신호의 듀티비가 50%보다도 작은 경우는, 듀티 보정 회로에서의 지연이 작아진다. 이 경우, 가변 지연 회로는, 이네이블 신호를 늦추는 시간(tvar)을 작게 한다. 이에 의해, 이네이블 신호의 세트 업 마진이 회복한다. 도 23 및 도 24를 이용하여 클록 신호의 듀티비에 관해 언급했는데, 프로세스 편차에 관해서도 마찬가지로, 클록 신호의 지연과 동등한 지연을 이네이블 신호로 재현함에 의해, 클록 신호의 타이밍 제약이 완화되고, 회로 시스템(1)의 고속화를 도모하는 것이 가능해진다.

다음으로, 데이터 레이트에 의한 지연 전환에 관해 도 25부터 도 28을 이용하여 설명한다.

도 25에 도시하는 바와 같이, 클록 신호가 고주파인 경우, 이네이블 신호에서의 세트 업 마진(tsetup)은 작아진다. 한편, 도 26의 클록 신호가 저주파인 경우, 이네이블 신호에서의 세트 업 마진(tsetup)은 커진다.

클록 신호의 주기를 T0이라고 하고, 듀티 보정 회로에서의 지연을 T_{d, ck}라고 하고, 클록 게이팅 회로에 마련된 플립플롭 회로에 입력하는 클록 신호가 저레벨로부터 고레벨로 천이하고 나서 당해 DFF가 고레벨의 신호를 출력하기까지의 지연을 T_{d, en}이라고 하면, 클록 신호가 고주파인 경우의 세트 업 마진(t_{setup, high})은, 이하의 식(3)으로 나타낼 수 있다. 또한, 클록 신호의 듀티비는 50%이다.

t_{setup, high}=(T0/2)+t_{d, ck}-t_{d, en} … (3)

클록 신호의 주파수가 반분이 된 경우, 클록 신호의 주기는 2배가 된다. 클록 신호의 주파수가 반분이 되어도, 듀티 보정 회로에서의 지연은 변화하지 않는다. 이 때문에, 클록 신호가 저주파인 경우의 세트 업 마진(t_{setup, low})은, 이하의 식(4)로 나타낼 수 있다. 또한, 식(4)는, 식(3)에서의 클록 신호에 대해 주파수가 반분이 된 경우의 세트 업 마진(t_{setup, low})이고, 클록 신호의 듀티비는 50%이다.

t_{setup, high}=(T0/2)×2+t_{d, ck}-t_{d, en}=t_{setup, high}+(T0/2) … (4)

식(4)에 표시하는 바와 같이, 클록 신호의 주파수가 반분이 되면, 세트 업 마진은, 클록 신호의 주기의 증분만큼 증가한다. 홀드 마진은, 클록 신호의 지연에만 의존하고, 클록 신호의 주파수에는 의존하지 않는다. 단, 클록 신호의 저속 시에 듀티 오차가 절대치로 커지는 경향에 있다. 이 때문에, 홀드 마진은, 클록 신호가 고주파인 경우에 문제가 없어도, 클록 신호가 저주파에서는 문제가 될 가능성이 있다.

도 27에 도시하는 바와 같이, 클록 신호가 저주파(저속 모드)이면서 듀티비가 50%보다도 큰 경우, 이네이블 신호에서의 홀드 마진(Hold)이 작고, 세트 업 마진(Setup)이 충분히 확보되어 있다고 한다. 클록 신호가 저주파(저속 모드)인 경우에는, 도 28에 도시하는 바와 같이, 이네이블 신호의 지연을 일률적으로 크게 함에 의해, 이네이블 신호에서의 홀드 마진(Hold) 및 세트 업 마진(Setup)의 양방을 충분히 확보하는 것이 가능해진다. 이네이블 신호의 지연을 일률적으로 크게 하는 방법은, 캘리브레이션보다, 제어가 용이하다.

이상 설명한 바와 같이, 본 실시 형태에 의한 회로 시스템은, 클록 트리 회로의 각 레인에서의 클록 신호를 소정 기간(예를 들어 클록 신호의 1주기) 내에 출력을 시작할 수 있다. 이에 의해, 본 실시 형태에 의한 회로 시스템은, 후단에 접속되는 회로와의 인터페이스의 고속화를 도모할 수 있다. 본 실시 형태에 의한 회로 시스템은, 외부 회로와의 인터페이스의 고속화에 필요한 하프 레이트 아키텍처의 채용에 장애가 되는, 듀티 보정 회로 및 클록 게이팅 회로의 양립 문제를 해소하고, 인터페이스의 고속화를 도모할 수 있다.

이와 같이, 본 실시 형태에 의한 회로 시스템은, 클록 트리 회로를 사용하는 어플리케이션, 예를 들어 이미지 센서, 디스플레이 포트 등에 적용할 수 있다.

이상, 전제 기술, 실시 형태 및 그 변형례를 들어서 본 개시를 설명했지만, 본 개시는 상기 실시 형태 등으로 한정되는 것이 아니라, 여러 가지 변형이 가능하다. 또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 중에 기재된 효과로 한정되는 것이 아니다. 본 개시가, 본 명세서 중에 기재된 효과 이외의 효과를 가지고 있어도 좋다.

또한, 예를 들면, 본 개시는 이하와 같은 구성을 취할 수 있다.

(1)

클록 신호가 분배되는 복수의 레인을 갖는 클록 트리 회로와,

상기 복수의 레인마다 마련되어 상기 클록 신호의 듀티비를 보정하는 듀티 보정 회로와,

상기 복수의 레인마다 마련되어 상기 듀티 보정 회로로부터 상기 클록 신호가 입력되는 클록 게이팅 회로를 가지고, 소정 기간 내에 복수의 상기 클록 게이팅 회로의 각각으로부터 상기 클록 신호의 출력을 시작하는 클록 게이팅 회로군과,

복수의 상기 듀티 보정 회로에 대응시켜서 마련되어 상기 클록 게이팅 회로로부터의 상기 클록 신호의 출력 시작 타이밍을 제어하는 제어 신호의 지연 시간을 변경 가능한 가변 지연 회로를 구비하는 회로 시스템.

(2)

상기 가변 지연 회로는,

입력되는 상기 제어 신호를 분배하는 분배부와,

상기 분배부에서 분배되어 지연 시간이 다른 복수의 상기 제어 신호의 어느 1개를 선택하는 선택부를 갖는 상기 (1)에 기재된 회로 시스템.

(3)

상기 분배부는, 상기 분배부에서 분배된 상기 제어 신호가 입력되는 제1 논리 회로를 갖는 상기 (2)에 기재된 회로 시스템.

(4)

상기 선택부는, 상기 분배부에서 분배된 상기 제어 신호가 입력되는 제2 논리 회로를 갖는 상기 (2) 또는 (3)에 기재된 회로 시스템.

(5)

상기 선택부는, 복수의 상기 제어 신호가 입력되는 멀티플렉서 회로를 갖는 상기 (2) 또는 (3)에 기재된 회로 시스템.

(6)

상기 듀티 보정 회로에 입력되는 상기 클록 신호에 적어도 의거하여 복수의 상기 제어 신호의 어느 1개를 선택하기 위한 선택 신호를 생성하는 선택 신호 생성부를 구비하는 상기 (2)∼(5)의 어느 한 항에 기재된 회로 시스템.

(7)

상기 선택 신호 생성부는, 상기 듀티 보정 회로에 입력되는 상기 클록 신호의 데이터 레이트에 응하여 다른 상기 선택 신호를 생성하는 상기 (6)에 기재된 회로 시스템.

(8)

상기 선택 신호 생성부는, 상기 듀티 보정 회로에서의 지연 시간 또는 상기 듀티 보정 회로에서의 듀티 오차에 의거하여 상기 선택 신호를 생성하는 상기 (6)에 기재된 회로 시스템.

(9)

상기 선택 신호 생성부는, 상기 클록 트리 회로로부터 출력되는 상기 클록 신호와, 외부 회로로부터 입력되는 소정 신호에 의거하여, 상기 선택 신호를 생성하는 상기 (6)에 기재된 회로 시스템.

(10)

상기 가변 지연 회로는, 입력되는 상기 제어 신호를 다른 지연 시간에 출력 가능한 지연 경로를 갖는 상기 (1)에 기재된 회로 시스템.

(11)

상기 지연 경로는, 상기 듀티 보정 회로의 일부와 같은 구성을 갖는 상기 (10)에 기재된 회로 시스템.

(12)

상기 지연 경로는, 상기 제어 신호가 송신되는 신호선과 기준 전위의 공급부 사이에 마련된 가변 용량 소자를 갖는 상기 (10)에 기재된 회로 시스템.

(13)

상기 지연 경로는, 콘덴서와, 상기 콘덴서에 접속된 가변 전류원을 갖는 상기 (10)에 기재된 회로 시스템.

(14)

상기 지연 경로는, 상기 제어 신호가 입력되는 제3 논리 회로를 갖는 상기 (10)에 기재된 회로 시스템.

(15)

상기 듀티 보정 회로는, 상기 클록 신호의 듀티비에 의거하여 구동 능력이 변경되는 인버터 회로를 갖는 상기 (1)∼(14)의 어느 한 항에 기재된 회로 시스템.

(16)

상기 듀티 보정 회로는, 상기 클록 신호가 입력되는 저역 통과 필터를 갖는 상기 (1)∼(15)의 어느 한 항에 기재된 회로 시스템.

(17)

상기 클록 게이팅 회로는,

상기 듀티 보정 회로의 출력 단자에 전기적으로 접속된 클록 입력 단자, 및 상기 가변 지연 회로의 출력 단자에 전기적으로 접속된 입력 단자를 갖는 플립플롭 회로와,

상기 듀티 보정 회로의 출력 단자에 전기적으로 접속된 제1 입력 단자, 및 상기 플립플롭 회로의 출력 단자에 전기적으로 접속된 제2 입력 단자를 갖는 제4 논리 회로를 갖는 상기 (1)∼(16)의 어느 한 항에 기재된 회로 시스템.

(18)

상기 제4 논리 회로는, 클록드 인버터 또는 트랜스퍼 게이트인 상기 (17)에 기재된 회로 시스템.

(19)

상기 제4 논리 회로는, AND 게이트, OR 게이트, ExOR 게이트, NAND 게이트, NOR 게이트 또는 ExNOR인 상기 (17)에 기재된 회로 시스템.

(20)

상기 소정 기간은, 상기 클록 신호의 1주기와 같은 시간인 상기 (1)∼(19)의 어느 한 항에 기재된 회로 시스템.

당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있는데, 그것들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것임이 이해된다.

1 : 회로 시스템
11 : 클록 트리 회로
12-1, 12-2, 12-n, 12a-n, 12b-n : 듀티 보정 회로
12a : 싱글 차동 변환부
12b : 듀티 조정부
13, 13-1, 13-2, 13-n, 23-1, 23-n : 클록 게이팅 회로
14-1, 14-2, 14-n, 17-1, 17-n, 18-1, 18-n, 21-1, 21-n, 22-1, 22-n : 가변 지연 회로
14a, 14b, 14g, 14i, 15g, 15i : 분배부
14b, 14d, 14h : 선택부
14z : 지연부
15 : 클록 이네이블러 회로
16-1, 16a-n, 16b-n, 16-n : 선택 신호 생성 회로
18a, 21a, 22a : 지연 경로
111, 112-1, 112-2, 112-n : 버퍼
113-1, 113-2, 113-n : 레인
120 : 싱글 차동 변환부
121aN, 121aP : 반전부
121bN, 121bP, 121cN, 121cP : 가변 전류원
121N, 121P, 123N, 134b, 141a, 141c, 142c, 142g, 122N, 122P, 123N, 123P, 126, 127, 131N, 131P, 133N, 133P, 134c, 181, 183, 211, 213, 223 : 인버터
142i, 143c, 143g, 143i, 144c, 144g, 144i, 145g, 145i : 인버터 회로
124N, 124P, 163 : 저역 통과 필터
125N, 125P : 증폭기
129a : 시간-디지털 변환 회로(TDC)
129b : 로직 회로
132N, 132P, 141e : 클록드 인버터
134a : 플립플롭 회로
141b, 142b, 143b, 144b, 145b, 146b, 147b, 148b, 149b, 212, 214 : NAND 게이트
141d, 142d, 143d, 144d : 트랜스퍼 게이트
141f : 트라이 스테이트 버퍼
141g, 141i, 185 : 신호선
141h : 멀티플렉서 회로
161 : 지연 시간 검출 회로
162, 165 : 디코더
164 : 아날로그 디지털 변환기(ADC)
182, 184 : 가변 콘덴서
221 : 커런트 미러 회로
222, C+, C- : 콘덴서
231 : 플립플롭 회로
232 : AND 게이트
R+, R- : 저항

Claims

클록 신호가 분배되는 복수의 레인을 갖는 클록 트리 회로와,
상기 복수의 레인마다 마련되어 상기 클록 신호의 듀티비를 보정하는 듀티 보정 회로와,
상기 복수의 레인마다 마련되어 상기 듀티 보정 회로로부터 상기 클록 신호가 입력되는 클록 게이팅 회로를 가지고, 소정 기간 내에 복수의 상기 클록 게이팅 회로의 각각으로부터 상기 클록 신호의 출력을 시작하는 클록 게이팅 회로군과,
복수의 상기 듀티 보정 회로에 대응시켜서 마련되어 상기 클록 게이팅 회로로부터의 상기 클록 신호의 출력 시작 타이밍을 제어하는 제어 신호의 지연 시간을 변경 가능한 가변 지연 회로를 구비하는 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 가변 지연 회로는,
입력되는 상기 제어 신호를 분배하는 분배부와,
상기 분배부에서 분배되어 지연 시간이 다른 복수의 상기 제어 신호의 어느 하나를 선택하는 선택부를 갖는 것을 특징으로 하는 회로 시스템.
제2항에 있어서,
상기 분배부는, 상기 분배부에서 분배된 상기 제어 신호가 입력되는 제1 논리 회로를 갖는 것을 특징으로 하는 회로 시스템.
제2항에 있어서,
상기 선택부는, 상기 분배부에서 분배된 상기 제어 신호가 입력되는 제2 논리 회로를 갖는 것을 특징으로 하는 회로 시스템.
제2항에 있어서,
상기 선택부는, 복수의 상기 제어 신호가 입력되는 멀티플렉서 회로를 갖는 것을 특징으로 하는 회로 시스템.
제2항에 있어서,
상기 듀티 보정 회로에 입력되는 상기 클록 신호에 적어도 의거하여 복수의 상기 제어 신호의 어느 하나를 선택하기 위한 선택 신호를 생성하는 선택 신호 생성부를 구비하는 것을 특징으로 하는 회로 시스템.
제6항에 있어서,
상기 선택 신호 생성부는, 상기 듀티 보정 회로에 입력되는 상기 클록 신호의 데이터 레이트에 응하여 다른 상기 선택 신호를 생성하는 것을 특징으로 하는 회로 시스템.
제6항에 있어서,
상기 선택 신호 생성부는, 상기 듀티 보정 회로에서의 지연 시간 또는 상기 듀티 보정 회로에서의 듀티 오차에 의거하여 상기 선택 신호를 생성하는 것을 특징으로 하는 회로 시스템.
제6항에 있어서,
상기 선택 신호 생성부는, 상기 클록 트리 회로로부터 출력되는 상기 클록 신호와, 외부 회로로부터 입력되는 소정 신호에 의거하여, 상기 선택 신호를 생성하는 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 가변 지연 회로는, 입력되는 상기 제어 신호를 다른 지연 시간에 출력 가능한 지연 경로를 갖는 것을 특징으로 하는 회로 시스템.
제10항에 있어서,
상기 지연 경로는, 상기 듀티 보정 회로의 일부와 같은 구성을 갖는 것을 특징으로 하는 회로 시스템.
제10항에 있어서,
상기 지연 경로는, 상기 제어 신호가 송신되는 신호선과 기준 전위의 공급부 사이에 마련된 가변 용량 소자를 갖는 것을 특징으로 하는 회로 시스템.
제10항에 있어서,
상기 지연 경로는, 콘덴서와, 상기 콘덴서에 접속된 가변 전류원을 갖는 것을 특징으로 하는 회로 시스템.
제10항에 있어서,
상기 지연 경로는, 상기 제어 신호가 입력되는 제3 논리 회로를 갖는 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 듀티 보정 회로는, 상기 클록 신호의 듀티비에 의거하여 구동 능력이 변경되는 인버터 회로를 갖는 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 듀티 보정 회로는, 상기 클록 신호가 입력되는 저역 통과 필터를 갖는 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 클록 게이팅 회로는,
상기 듀티 보정 회로의 출력 단자에 전기적으로 접속된 클록 입력 단자, 및 상기 가변 지연 회로의 출력 단자에 전기적으로 접속된 입력 단자를 갖는 플립플롭 회로와,
상기 듀티 보정 회로의 출력 단자에 전기적으로 접속된 제1 입력 단자, 및 상기 플립플롭 회로의 출력 단자에 전기적으로 접속된 제2 입력 단자를 갖는 제4 논리 회로를 갖는 것을 특징으로 하는 회로 시스템.
제17항에 있어서,
상기 제4 논리 회로는, 클록드 인버터 또는 트랜스퍼 게이트인 것을 특징으로 하는 회로 시스템.
제17항에 있어서,
상기 제4 논리 회로는, AND 게이트, OR 게이트, ExOR 게이트, NAND 게이트, NOR 게이트 또는 ExNOR인 것을 특징으로 하는 회로 시스템.
제1항에 있어서,
상기 소정 기간은, 상기 클록 신호의 1주기와 같은 시간인 것을 특징으로 하는 회로 시스템.