CN113841103A - 电路系统 - Google Patents

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CN113841103A CN202080036871.2A CN202080036871A CN113841103A CN 113841103 A CN113841103 A CN 113841103A CN 202080036871 A CN202080036871 A CN 202080036871A CN 113841103 A CN113841103 A CN 113841103A
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Abstract

本发明的一个目的是提供一种电路系统，其能够加速与连接在下级的电路的接合。该电路系统配备有：时钟树电路，具有时钟信号被分配到的多个通道；占空比校正电路，分别针对多个通道中的每一者设置，并且校正时钟信号的占空比；时钟选通电路组，具有时钟选通电路，时钟选通电路分别针对多个通道中的每一者设置，并且输入来自占空比校正电路的时钟信号，时钟选通电路组在预定时段内开始从多个时钟选通电路中的每一者输出时钟信号；以及可变延迟电路，与多个占空比校正电路中的每一者相关联地设置，并且能够改变控制信号的延迟时间，该控制信号用于控制从时钟选通电路开始输出时钟信号的定时。

Description

电路系统
技术领域
本公开涉及一种电路系统。
背景技术
PTL 1公开了一种半导体集成电路，其能够以少量工时和低功耗调整选通电路之间的偏斜。
[引用列表]
[专利文献]
[PTL 1]
JP 2006-93393A
发明内容
[技术问题]
近年来，随着高速通信，越来越难以实现基于电路方法的全速率架构，在该电路方法中，以等于数据速率的速率使用时钟信号。因此，在通信领域，已经越来越多地使用基于使用数据速率一半的时钟信号的方法的半速率架构。在半速率架构中，时钟信号的占空比误差会导致抖动。如果时钟信号中出现抖动，就会出现与时钟信号同步工作的电路系统不能高速工作的问题。
本公开的目的是提供一种电路系统，该电路系统使得有可能加速与连接下游的电路的接合。
[问题的解决方案]
根据本公开的一个方面的电路系统包括：时钟树电路，所述时钟树电路具有时钟信号被分配到的多个通道；占空比校正电路，所述占空比校正电路设置在多个通道中的每一者上，并且校正时钟信号的占空比；时钟选通电路组，所述时钟选通电路组具有时钟选通电路，所述时钟选通电路设置在多个通道中的每一者上，并且接收来自占空比校正电路的时钟信号作为输入，所述时钟选通电路组在预定时段内开始从多个时钟选通电路中的每一者输出时钟信号；以及可变延迟电路，与多个占空比校正电路中的每一者相关联地设置所述可变延迟电路，并且能够改变控制信号的延迟时间，所述控制信号控制从时钟选通电路开始输出时钟信号的定时。
附图说明
图1是描绘根据本公开的一个实施例的电路系统的示意性配置示例的框图。
图2是描绘根据本公开的一个实施例中的实现示例1-1的电路系统中包括的占空比校正电路的示意性配置示例的电路框图。
图3是描绘根据本公开的一个实施例中的实现示例1-1的电路系统中包括的可变延迟电路的示意性配置示例的框图。
图4是描述在根据本公开的一个实施例中的实现示例1-1的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图5是描述在根据本公开的一个实施例中的实现示例1-1的电路系统中包括的时钟选通电路的示意性配置示例的电路框图。
图6是描绘用于解释根据本公开的一个实施例中的实现示例1-1的电路系统的操作的信号波形的示例的示图。
图7是描绘根据本公开的实现示例1-1的电路系统中包括的选择信号生成电路的修改示例1的电路框图。
图8是描绘根据本公开的实现示例1-1的电路系统中包括的选择信号生成电路的修改示例2的电路框图。
图9是描绘根据本公开的实现示例1-1的电路系统中包括的占空比校正电路的修改示例1的电路框图。
图10是描绘根据本公开的实现示例1-1的电路系统中包括的占空比校正电路的修改示例2的电路框图。
图11是描绘根据本公开的一个实施例中的实现示例1-2的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图12是描绘根据本公开的一个实施例中的实现示例1-3的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图13是描绘根据本公开的一个实施例中的实现示例1-3的电路系统中包括的可变延迟电路的示意性配置的修改示例1的电路图。
图14是描绘根据本公开的一个实施例中的实现示例1-3的电路系统中包括的可变延迟电路的示意性配置的修改示例2的电路图。
图15是描绘根据本公开的一个实施例中的实现示例2-1的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图16是描述根据本公开的一个实施例中的实现示例2-1的电路系统中包括的可变延迟电路的具体配置示例的电路框图。
图17是描绘根据本公开的一个实施例中的实现示例2-2的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图18是描绘根据本公开的一个实施例中的实现示例3-1的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图19是描绘根据本公开的一个实施例中的实现示例3-2的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图20是描绘根据本公开的一个实施例中的实现示例3-3的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图21是描绘根据本公开的一个实施例中的实现示例3-4的电路系统中包括的可变延迟电路的示意性配置示例的电路框图。
图22是描绘根据本公开的一个实施例中的实现示例4的电路系统中包括的时钟选通电路的示意性配置示例的电路框图。
图23是用于解释根据本公开的一个实施例的电路系统的优点的示图(1号)。
图24是用于解释根据本公开的一个实施例的电路系统的优点的示图(2号)。
图25是用于解释根据本公开的一个实施例的电路系统的优点的示图(3号)。
图26是用于解释根据本公开的一个实施例的电路系统的优点的示图(4号)。
图27是用于解释根据本公开的一个实施例的电路系统的优点的示图(5号)。
图28是用于解释根据本公开的一个实施例的电路系统的优点的示图(6号)。
具体实施方式
在下文中，将参考附图详细解释用于执行本公开的模式。以下解释了本公开的一个具体示例，但是本公开不限于以下方面。
通过使用图1至图28来解释根据本公开的一个实施例的电路系统。首先，通过使用图1来解释根据本实施例的电路系统的示意性配置示例。图1是描绘根据本实施例的电路系统1的示意性配置示例的框图。
如图1所示，根据本实施例的电路系统1包括具有被分配了时钟信号CLK的多个通道113-1、113-2...、以及113-n(n是自然数)的时钟树电路11。此外，电路系统1包括占空比校正电路12-1、12-2、...和12-n(n是与通道113-1至113-n的数量相同的自然数)，每个占空比校正电路被提供给多个通道113-1至113-n中相应的一个，并且校正时钟信号CLK的占空比。时钟信号CLK的占空比是时钟信号CLK为高电平信号的时段与时钟信号CLK的一个周期的比值。此外，电路系统1包括时钟选通电路组13，其具有时钟选通电路13-1、13-2、...和13-n(n是与通道113-1至113-n的数量相同的自然数)，每个时钟选通电路被提供给多个通道113-1至113-n中相应的一个，并且从占空比校正电路12-1至12-n中相应的一个接收时钟信号CLK，作为输入。时钟选通电路组13在预定时段内开始输出来自多个时钟选通电路13-1至13-n中的每一者的时钟信号CLK。此外，电路系统1包括可变延迟电路14-1、14-2、...和14-n(n是与占空比校正电路12-1至12-n的数量相同的自然数)，与多个占空比校正电路12-1至12-n中相应的占空比校正电路相关联地设置可变延迟电路，并且可以改变使能信号(控制信号的示例)EN的延迟时间。使能信号EN控制开始从时钟选通电路13-1至13-n中的每一者输出时钟信号时钟信号CLK1、CLK2、...和CLKn的时间。此外，电路系统1包括时钟使能器电路15，其将输入使能信号EN与时钟信号CLK锁存，然后将使能信号EN输出到可变延迟电路14-1至14-n。使能信号EN的延迟时间是用于确保时钟信号的定时裕度的时间。
利用上述配置，电路系统1可以在预定时段内保持通道113-1至113-n之间的时钟偏斜。在此处，在本实施例中，预定时段等于时钟信号CLK的一个周期。因此，电路系统1不需要调整通道113-1至113-n之间的时钟偏斜失配。即，在不调整从时钟选通电路13-1至13-n输出的时钟信号CLK1至CLKn之间的偏斜失配的情况下，电路系统1可以在保持在预定时段(例如，等于时钟信号CLK的一个周期的时段)内的时钟定时开始从时钟选通电路组13输出时钟信号CLK1至CLKn。因此，电路系统1可以在时钟树电路11处接收时钟信号CLK的供应，并且在保持在预定时段内的时钟定时，在所有通道113-1至113-n处从时钟选通电路组13输出时钟信号CLK1至CLKn，而不会产生毛刺(glitch)。在下文中，通过使用实现示例等来解释电路系统1的具体配置。注意，时钟树电路11和时钟使能器电路15在本实施例的不同实现示例中具有公共的配置。
如图1所示，时钟树电路11具有从外部接收时钟信号CLK作为输入的缓冲器111，以及从缓冲器111的输出端子分支的通道113-1至113-n。时钟树电路11具有设置在通道113-1上的缓冲器112-1。缓冲器112-1设置在缓冲器111和设置在通道113-1上的占空比校正电路12-1之间。时钟树电路11具有设置在通道113-2上的缓冲器112-2。缓冲器112-2设置在缓冲器111和设置在通道113-2上的占空比校正电路12-2之间。以类似的方式，时钟树电路11具有设置在通道113-n上的缓冲器112-n。缓冲器112-n设置在缓冲器111和设置在通道113-n上的占空比校正电路12-n之间。缓冲器112-1、112-2、...和112-n的相应输入端子连接到缓冲器111的输出端子。缓冲器112-1、112-2、...和112-n的相应输出端子连接到占空比校正电路12-n的输入端子。
如图1所示，电路系统1具有时钟使能器电路15。时钟使能器电路15包括触发器电路(例如，D触发器电路)。时钟使能器电路15的时钟输入端子连接到时钟树电路11中设置的缓冲器111的输出端子。时钟使能器电路15的数据输入端子接收使能信号EN，作为输入。时钟使能器电路15的输出端子连接到可变延迟电路14-1至14-n的输入端子。
因此，缓冲器111同时向缓冲器112-1至112-n和时钟使能器电路15输出具有与输入时钟信号CLK的极性相同的极性的时钟信号CLK(即，具有未反转为正极性或负极性的极性)。在某些情况下，根据连接缓冲器112-1至112-n和缓冲器111以及连接时钟使能器电路15和缓冲器111的导线长度之间的差异，或者根据其他差异，在输入到缓冲器112-1至112-n和时钟使能器电路15的时钟信号CLK的占空比或输入定时之间产生误差。
时钟使能器电路15将输入使能信号EN与时钟信号CLK锁存，并将锁存的使能信号EN同时输出到可变延迟电路14-1至14-n。在一些情况下，根据连接时钟使能器电路15和可变延迟电路14-1至14-n的导线长度之间的差异或者根据其他差异，在输入到相应的可变延迟电路14-1至14-n的使能信号EN的输入定时之间产生误差。
对应于占空比校正电路12-1的占空比校正电路12-1和可变延迟电路14-1连接到时钟选通电路13-1。占空比校正电路12-2和对应于占空比校正电路12-2的可变延迟电路14-2连接到时钟选通电路13-2。以类似的方式，占空比校正电路12-n和对应于占空比校正电路12-n的可变延迟电路14-n连接到时钟选通电路13-n。
时钟选通电路13-1被配置为通过使用从可变延迟电路14-1输入并具有调整后的延迟时间的使能信号EN来控制开始输出时钟信号CLK(其从占空比校正电路12-1输入并具有校正后的占空比)的定时。此外，时钟选通电路13-1被配置为将时钟信号CLK(其输出开始定时已经被控制)作为时钟信号CLK1输出到下游电路(未示出)。
时钟选通电路13-2被配置为通过使用从可变延迟电路14-2输入并具有调整后的延迟时间的使能信号EN来控制开始输出时钟信号CLK(其从占空比校正电路12-2输入并具有校正后的占空比)的定时。此外，时钟选通电路13-2被配置为将时钟信号CLK(其输出开始定时已经被控制)作为时钟信号CLK2输出到下游电路(未示出)。
以类似的方式，时钟选通电路13-n被配置为通过使用从可变延迟电路14-n输入并具有调整后的延迟时间的使能信号EN来控制开始输出时钟信号CLK(其从占空比校正电路12-n输入并具有校正后的占空比)的定时。此外，时钟选通电路13-n被配置为将时钟信号CLK(其输出开始定时已经被控制)作为时钟信号CLKn输出到下游电路(未示出)。
(实现示例1-1)
参考图1，通过使用图2至图6来解释根据本实施例的实现示例1-1的电路系统1。图2是描述根据本实施例的实现示例1-1的电路系统1中包括的占空比校正电路12-1至12-n的示意性配置示例的电路框图。占空比校正电路12-1至12-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用占空比校正电路12-1作为示例，来解释占空比校正电路12-1至12-n的示意性配置。
根据本实施例的电路系统1被配置为使得时钟信号CLK作为单端信号被传送到时钟树电路11(参见图1)，并且在占空比校正电路12-1至12-n和时钟选通电路13-1至13-n处传送时钟信号CLK作为差分信号。因此，如图2所示，占空比校正电路12-1具有单差分转换部分12a，其将从时钟树电路11中设置的缓冲器112-1输出的时钟信号CLK-1从单端信号转换成差分信号。占空比校正电路12-1具有连接到单差分转换部分12a的占空比调整部分12b。占空比调整部分12b被配置为调整通过在单差分转换部分12a处的转换获得的差分正时钟信和差分负时钟信号中的每一者的占空比。
如图2所示，包括在占空比校正电路12-1中的占空比调整部分12b具有反相器电路121P，其驱动能力例如基于正时钟信号的占空比而改变。反相器电路121P具有反相部分121aP，其输入端子连接到单差分转换部分12a的正输出端子。此外，反相器电路121P具有可变电流源121bP和可变电流源121cP，可变电流源121bP控制反相器部分121aP的驱动能力，以使输出信号上升，可变电流源121cP控制反相器部分121aP的驱动能力，以使输出信号下降。
占空比调整部分12b具有反相器122P和反相器电路123P，反相器122P的输入端子连接到反相部分121aP的输出端子，反相器电路123P的输入端子连接到反相器122P的输出端子。占空比校正电路12-1将从反相器电路123P输出的时钟信号作为时钟信号ICLK-O输出到时钟选通电路13-1。
包括在占空比校正电路12-1中的占空比调整部分12b具有低通滤波器124P，该低通滤波器124P接收由反相器电路123P输出的时钟信号，作为输入。低通滤波器124P是包括电阻器R+和电容器C+的无源滤波器。电阻器R+的一个端子连接到反相器电路123P的输出端子，电阻器R+的另一端子连接到电容器C+的一个电极。电容器C+的另一电极连接到被提供了参考电位的端子(例如，接地端子)。低通滤波器124P将从反相器电路123P输入的时钟信号转换成DC电压。低通滤波器124P将输入时钟信号转换成基于时钟信号的占空比的电压电平的DC电压。输入时钟信号的占空比越低，通过低通滤波器124的转换获得的DC电压的电压电平越低。
占空比调整部分12b具有连接到低通滤波器124P的输出端子的放大器125P。放大器125P的输出端子连接到反相器电路121P中设置的可变电流源121bP和121cP的相应电流调整端子。放大器125P包括例如运算放大器。放大器125P的反相输入端子与低通滤波器124P的输出端子相连。放大器125P的非反相输入端子接收参考电压VREF，作为输入。因此，放大器125P用作从低通滤波器124P输出的DC电压中减去参考电压VREF的差分放大器。占空比调整部分12b将放大器125P的输出反馈到反相器电路121P，控制要流向可变电流源121bP和121cP的电流的电流值，并调整反相器部分121aP的驱动能力。因此，占空比调整部分12b可以调整低通滤波器124P的输出电压，使得输出电压接近参考电压VREF。
例如，在输入占空比为50％的时钟信号的情况下，参考电压VREF被设置为由低通滤波器124P输出的DC电压的电压值。在时钟信号ICLK-O的占空比低于50％的情况下，从低通滤波器124P输入的DC电压变得低于参考电压VREF，使得放大器125P的输出电压变为负。在这种情况下，占空比调整部分12b控制反相器电路121P，使得要流向可变电流源121cP的电流的电流值减小，以降低反相器部分121aP的驱动能力。因此，从反相器电路121P输出的时钟信号的下降时间变长，并且从反相器122P输出的时钟信号的上升时间变长。结果，从反相器电路123P输出的时钟信号ICLK-O的占空比变得高于调整前的占空比。
另一方面，在时钟信号ICLK-O的占空比高于50％的情况下，从低通滤波器124P输入的DC电压变得高于参考电压VREF，使得放大器125P的输出电压变为正。在这种情况下，占空比调整部分12b控制反相器电路121P，使得要流向可变电流源121bP的电流的电流值减小，以降低反相器部分121aP的驱动能力。因此，从反相器电路121P输出的时钟信号的上升时间变长，并且从反相器122P输出的时钟信号的下降时间变长。结果，从反相器电路123P输出的时钟信号ICLK-O的占空比变得低于调整前的占空比。
如图2所示，包括在占空比校正电路12-1中的占空比调整部分12b具有反相器电路121N，其驱动能力例如基于负时钟信号的占空比而改变。反相器电路121N具有反相部分121aN，反相部分121aN的输入端子连接到单差分转换部分12a的负输出端子。此外，反相器电路121N具有可变电流源121bN和可变电流源121cN，可变电流源121bN控制反相器部分121aN的驱动能力，以使输出信号上升，可变电流源121cN控制反相器部分121aN的驱动能力，以使输出信号下降。
占空比调整部分12b具有反相器122N和反相器电路123N，反相器122N的输入端子连接到反相部分121aN的输出端子，反相器电路123N的输入端子连接到反相器122N的输出端子。占空比校正电路12-1将从反相器电路123N输出的时钟信号作为时钟信号CLK-O输出到时钟选通电路13-1。
包括在占空比校正电路12-1中的占空比调整部分12b具有低通滤波器124N，该低通滤波器124N接收由反相器电路123N输出的时钟信号，作为输入。低通滤波器124N是包括电阻器R-和电容器C-的无源滤波器。电阻器R-的一端子连接到反相器电路123N的输出端子，电阻器R-的另一端子连接到电容器C-的一个电极。电容器C-的另一电极连接到被提供了参考电势的端子(例如，接地端子)。低通滤波器124N将从反相器电路123N输入的时钟信号转换成DC电压。低通滤波器124N将输入时钟信号转换成基于时钟信号的占空比的电压电平的DC电压。输入时钟信号的占空比越低，通过低通滤波器124N的转换获得的DC电压的电压电平越低。
占空比调整部分12b具有连接到低通滤波器124N的输出端子的放大器125N。放大器125N的输出端子连接到反相器电路121N中设置的可变电流源121bN和121cN的相应电流调整端子。放大器125N包括例如运算放大器。放大器125N的非反相输入端子与低通滤波器124N的输出端子相连。放大器125N的反相输入端子接收参考电压VREF，作为输入。因此，放大器125N用作差分放大器，其从参考电压VREF中减去由低通滤波器124N输出的DC电压。占空比调整部分12b将放大器125N的输出反馈到反相器电路121N，控制要流向可变电流源121bN和121cN的电流的电流值，并调整反相器部分121aN的驱动能力。因此，占空比调整部分12b可以调整低通滤波器124N的输出电压，使得输出电压接近参考电压VREF。
如上所述，例如，在输入占空比为50％的时钟信号的情况下，参考电压VREF被设置为由低通滤波器124P输出的DC电压的电压值，并且在输入占空比为50％的时钟信号的情况下，该电压值与由低通滤波器124N输出的DC电压的电压值相同。在时钟信号CLK-O的占空比低于50％(即，时钟信号ICLK-O的占空比高于50％)的情况下，从低通滤波器124N输入的DC电压变得低于参考电压VREF，使得放大器125N的输出电压变为正。在这种情况下，占空比调整部分12b控制反相器电路121N，使得要流向可变电流源121bN的电流的电流值减小，以降低反相器部分121aN的驱动能力。因此，从反相器电路121N输出的时钟信号的上升时间变长，并且从反相器122N输出的时钟信号的下降时间变长。结果，从反相器电路123N输出的时钟信号CLK-O的占空比变得低于调整前的占空比。
另一方面，在时钟信号CLK-O的占空比高于50％(即，时钟信号ICLK-O的占空比低于50％)的情况下，从低通滤波器124N输入的DC电压变得高于参考电压VREF，使得放大器125N的输出电压变为负。在这种情况下，占空比调整部分12b控制反相器电路121N，使得要流向可变电流源121cN的电流的电流值减小，以降低反相器部分121aN的驱动能力。因此，从反相器电路121N输出的时钟信号的下降时间变长，并且从反相器122N输出的时钟信号的上升时间变长。结果，从反相器电路123N输出的时钟信号CLK-O的占空比变得高于调整前的占空比。
占空比调整部分12b具有设置在反相器122P和反相器电路123P之间以及反相器122N和反相器电路123N之间的反相器126和127。反相器126具有连接到反相器122P的输出端子和反相器电路123P的输入端子的输入端子以及连接到反相器122N的输出端子和反相器电路123N的输入端子的输出端子。反相器127具有连接到反相器122N的输出端子和反相器电路123N的输入端子的输入端子，以及连接到反相器122P的输出端子和反相器电路123P的输入端子的输出端子。因为输出时钟信号CLK-O的一侧的路径和输出时钟信号ICLK-O的一侧的路径由反相器126和127连接，所以时钟信号CLK-O和时钟信号ICLK-O的信号波形是极性相互反转的信号波形。
本实施例中的占空比校正电路12-1具有使用具有可变电流源121bP和121cP的反相器电路121P、低通滤波器124P和放大器125P的反馈结构；以及使用具有可变电流源121bN和121cN的反相器电路121N、低通滤波器124N和放大器125N的反馈结构。因此，占空比校正电路12-1可以通过在其反馈回路中使用模拟信号来执行占空比校正(占空比校正器，DutyCycle Corrector：DCC)。虽然占空比校正电路12-1在正侧和负侧具有通过使用执行差分放大的放大器125P和125N形成的独立反馈回路，但是反馈回路可以被配置为一个集成反馈回路。
在通道113-1至113-n的每一者上(见图1)，当在占空比校正电路12-1至12-n的每一者上执行高精度校正时，占空比校正电路12-1至12-n的每一者使用低通滤波器124P和124N来将时钟信号CLK的占空比转换为模拟电压电平。然而，低通滤波器124P和124N需要依赖于由电阻器R+和R-以及电容器C+和C-定义的时间常数的时间来将电荷存储在电容器C+和C-中，并允许电压值收敛。因此，在时钟树电路11的根(输入侧)执行时钟信号CLK的选通的方法不能同时实现防止毛刺的发生和占空比的校正。因为根据本实施例的电路系统1具有与占空比校正电路12-1至12-n相关联的可变延迟电路14-1至14-n，所以即使占空比校正电路12-1至12-n具有低通滤波器124P和124N，也可以在占空比校正之后执行时钟信号CLK的选通。因此，根据本实现示例的电路系统1可以在预定时段内开始所有通道113-1至113-n中的输出，而不会导致时钟信号CLK中出现毛刺。
接下来，说明根据本实现示例的电路系统1中包括的可变延迟电路14-1至14-n。可变延迟电路14-1至14-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路14-1作为示例来解释可变延迟电路14-1至14-n的示意性配置。图3是描绘可变延迟电路14-1的示意性配置示例的框图。为了便于理解，图3还描绘了连接到可变延迟电路14-1的时钟树电路11中设置的缓冲器111和112-2、时钟使能器电路15、占空比校正电路12-1和时钟选通电路13-1。
如图3所示，可变延迟电路14-1具有分配输入使能信号EN的分配部14a以及选择由分配部14a分配并具有不同延迟时间的多个使能信号EN中的任何一个的选择部14b。
分配部14a的输入端子连接到时钟使能器电路15的输出端子。因此，分配部14a接收时钟使能器电路15输出的使能信号EN，作为输入。分配部14a具有延迟部分14z，延迟部分14z设置在至少一个分支路径上，并且接收使能信号EN，作为输入。分配部14a被配置为例如将使能信号EN分配到两条路径。分配部14a在两条路径之一上具有延迟部分14z。因此，相对于已经通过没有设置延迟部分14z的路径的使能信号EN，分配部14a可以向已经通过延迟部分14z的使能信号EN赋予延迟时间。
分配部14a的两个输出端子以一对一的关系连接到选择部14b的两个输入端子。因此，由分配部14a输出的使能信号EN被输入到选择部14b。选择部14b被配置为接收选择信号SEL，作为输入，用于选择从分配部14a输入的多个使能信号EN中的任何一个。选择部14b的一个输出端子连接到时钟选通电路13-1的输入端子。因此，由选择部14b选择的使能信号EN被输入到时钟选通电路13-1。
图4是描绘图3中描绘的可变延迟电路14-1的更具体配置示例的电路框图。如图4所示，可变延迟电路14-1具有分配部14a和选择部14b。分配部14a具有反相器电路(第一逻辑电路的示例)141a，其接收由分配部14a分配的使能信号EN，作为输入。反相器电路141a用作延迟部分。反相器电路141a包括串联连接的多个反相器(在本实现示例中为四个反相器)。
选择部14b具有NAND门(第二逻辑电路的示例)141b、142b和143b，其接收由分配部14a分配的使能信号EN，作为输入。NAND门141b的一个输入端子连接到设置在分配部14a中并且没有设置反相器电路141a的路径的输出端子。NAND门141b的另一输入端子连接到选择信号生成电路16-1(将在下面提及细节)。NAND门142b的一个输入端子连接到设置在分配部14a中的反相器电路141a的输出端子。NAND门142b的另一输入端子连接到选择信号生成电路16-1(将在下面提及细节)。NAND门143b的一个输入端子连接到NAND门141b的输出端子。NAND门143b的另一输入端子连接到NAND门142b的输出端子。
NAND门141b的另一输入端子接收选择信号生成电路16-1输出的选择信号SEL1，作为输入，NAND门142b的另一输入端子接收选择信号生成电路16-1输出的选择信号SEL2，作为输入。选择信号SEL1和选择信号SEL2是极性相互反转的信号。即，在选择信号SEL1是高电平信号的情况下，选择信号SEL2是低电平信号，并且在选择信号SEL1是低电平信号的情况下，选择信号SEL2是高电平信号。
因此，在选择信号SEL1是低电平信号并且选择信号SEL2是高电平信号的情况下，NAND门141b输出高电平恒定信号，并且NAND门142b输出具有与输入到一个输入端子的信号极性相反的极性的信号。因此，NAND门143b输出从NAND门142b输入的信号。因此，在选择信号SEL1是低电平信号并且选择信号SEL2是高电平信号的情况下，选择部14b向时钟选通电路13-1输出从NAND门142b输入并且在反相器电路141a处延迟的使能信号EN。
另一方面，在选择信号SEL1是高电平信号并且选择信号SEL2是低电平信号的情况下，NAND门141b输出具有与输入到一个输入端子的信号极性相反的极性的信号，并且NAND门142b输出高电平恒定信号。因此，NAND门143b输出从NAND门141b输入的信号。因此，在选择信号SEL1是高电平信号并且选择信号SEL2是低电平信号的情况下，选择部14b向时钟选通电路13-1输出使能信号EN，该使能信号EN不是从NAND门142b输入的并且没有在反相器电路141a处延迟。
以这种方式，根据从选择信号生成电路16-1输入的选择信号SEL1和SEL2的信号电平，可变延迟电路14-1可以向时钟选通电路13-1输出在反相器电路141a处被给予延迟时间的使能信号EN或者在反相器电路141a处没有被给予延迟时间的使能信号EN。
如图4所示，电路系统1包括选择信号生成电路(选择信号生成部的示例)16-1，其至少基于输入到占空比校正电路12-1的时钟信号CLK，生成用于选择多个使能信号EN中的任何一个的选择信号SEL1和SEL2。在此处，从分配部14a输出并且具有不同延迟时间的两个使能信号EN对应于多个使能信号EN的示例。虽然图4仅示出了生成要输入到可变延迟电路14-1的选择信号SEL1和SEL2的选择信号生成电路16-1，但是电路系统1包括选择信号生成电路，每个选择信号生成电路生成要输入到可变延迟电路14-2至14-n中的一个的选择信号。选择信号生成电路具有与选择信号生成电路16-1相同的配置，并且被配置为执行与选择信号生成电路16-1相同的功能。
如图4所示，选择信号生成电路16-1具有延迟时间检测电路161，其检测在占空比校正电路12-1中发生的延迟时间。此外，选择信号生成电路16-1具有解码器162，其基于由延迟时间检测电路161检测到的延迟时间，输出具有预定极性的选择信号SEL1和SEL2。
延迟时间检测电路161连接到占空比校正电路12-1的输入端子和输出端子。因此，延迟时间检测电路161被配置为基于占空比校正电路12-1的输入/输出信号来检测占空比校正电路12-1的延迟时间。延迟时间检测电路161使用时间-数字转换器将检测到的占空比校正电路12-1的延迟时间转换成数字信号。延迟时间检测电路161向解码器162输出通过转换获得的数字信号。解码器162存储延迟时间和选择信号SEL1和SEL2的极性之间的对应关系。例如，基于设计值、预先获取的实验值或其他值来获取对应关系。解码器162基于从延迟时间检测电路161输入的数字信号，向选择部14b输出具有预定极性的选择信号SEL1和SEL2。以这种方式，选择信号生成部16-1被配置为基于占空比校正电路12-1处的延迟时间生成选择信号SEL和SEL2。
当输入到占空比校正电路12-1的时钟信号CLK-O的占空比的误差量根据数据速率变化时，在一些情况下，占空比校正电路12-1的延迟时间的增加减小了D触发器电路的保持裕度。另一方面，占空比校正电路12-1的延迟时间的增加以低速率增加了D触发器电路的建立裕度。因此，选择信号生成电路16-1决定选择信号SEL1和SEL2的极性，从而选择可变延迟电路14-1中具有较大延迟量的路径(即，选择从反相器电路141a输出的使能信号EN)。因此，时钟选通电路13-1处的时钟信号CLK1+和CLK1-的保持裕度增加。以这种方式，电路系统1可以基于在选择信号生成电路16-1处获得的关于占空比校正电路12-1的延迟时间的信息来调整可变延迟电路14-1的延迟时间。以这种方式，选择信号生成电路16-1被配置为根据输入到占空比校正电路12-1的时钟信号CLK的数据速率生成不同的选择信号SEL1和SEL2(在本实现示例中，决定选择信号SEL1和SEL2的极性)。
接下来，通过使用图5来解释本实现示例中的时钟选通电路13-1至13-n的示意性配置。时钟选通电路13-1至13-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用时钟选通电路13-1作为示例来解释时钟选通电路13-1至13-n的示意性配置。图5是描绘时钟选通电路13-1的示意性配置示例的电路框图。为了便于理解，图5还描绘了连接到时钟选通电路13-1的占空比校正电路12-1和可变延迟电路14-1。
如图5所示，时钟选通电路13-1具有触发器电路134a，触发器电路134a具有电连接到占空比校正电路12-1的输出端子的时钟输入端子以及电连接到可变延迟电路14-1的输出端子的输入端子。此外，时钟选通电路13-1具有时钟反相器(第四逻辑电路的示例)132P和132N，其具有电连接到占空比校正电路12-1的输出端子的信号输入端子(第一输入端子的示例)以及电连接到触发器电路134a的输出端子的输出控制端子(第二输入端子的示例)。虽然时钟反相器132P和132N对应于本实现示例中的第四逻辑电路的示例，但是第四逻辑电路可以是传输门。
时钟选通电路13-1具有反相器131P，反相器131P具有与占空比校正电路12-1的输出端子连接的输入端子，并且接收时钟信号ICLK-O，作为输入。反相器131P的输出端子连接到时钟反相器132P的信号输入端子。时钟反相器132的信号输入端子经由反相器131电连接到占空比校正电路12-1的输出端子。
时钟选通电路13-1具有反相器133P，反相器133P的输入端子连接到时钟反相器132P的输出端子。反相器133P的输出端子用作时钟选通电路13-1的输出端子。反相器133P输出时钟信号CLK1+，该时钟信号CLK1+的极性是从占空比校正电路12-1输入的时钟信号ICLK-O的极性的反转。时钟信号CLK+是差分时钟信号的正时钟信号。
时钟选通电路13-1具有反相器131N，反相器131N的输入端子与占空比校正电路12-1的输出端子相连，并接收时钟信号CLK-O，作为输入。反相器131N的输出端子连接到时钟反相器132N的信号输入端子。时钟反相器132N的信号输入端子经由反相器131N电连接到占空比校正电路12-1的输出端子。
时钟选通电路13-1具有反相器133N，反相器133N的输入端子连接到时钟反相器132N的输出端子。反相器133N的输出端子用作时钟选通电路13-1的输出端子。反相器133N输出时钟信号CLK1-，其极性是从占空比校正电路12-1输入的时钟信号CLK1的极性的反转。时钟信号CLK-是差分时钟信号中的负时钟信号。
时钟选通电路13-1具有反相器电路134b，反相器电路134b具有与可变延迟电路14-1的输出端子连接的输入端子，并且接收使能信号EN，作为输入。反相器电路134b包括串联连接的多个反相器(在本实现示例中为两个反相器)。反相器电路134b的输出端子连接到触发器电路134a的输入端子。触发器电路134a的输入端子经由反相器电路134b电连接到可变延迟电路14-1。
时钟选通电路13-1具有连接到触发器电路134a的输出端子的反相器134c。反相器134c的输出端子连接到时钟反相器132P和时钟反相器132N的每一者的输出控制端子的负输入端子。时钟反相器132P和时钟反相器132N中的每一者的输出控制端子的正输入端子连接到触发器电路134a的输出端子。时钟反相器132P的一个输出控制端子直接电连接到触发器电路134a的输出端子，时钟反相器132P的另一个输出控制端子经由反相器134c电连接到触发器电路134a的输出端子。时钟反相器132的一个输出控制端子直接电连接到触发器电路134a的输出端子，时钟反相器132的另一输出控制端子经由反相器134c电连接到触发器电路134a的输出端子。
触发器电路134a包括例如D触发器电路。在与从占空比校正电路12-1输出的时钟信号CLK-O和ICLK-O同步中，触发器电路134a输出从可变延迟电路14-1输入的使能信号EN。因此，时钟反相器132P的两个输出控制端接收具有相互不同极性的使能信号EN，作为输入。类似地，时钟反相器132的两个输出控制端接收具有相互不同极性的使能信号EN，作为输入。在从触发器电路134a输入的使能信号EN是高电平信号的情况下，时钟反相器132P和132N输出具有与从反相器131P和131N输入的时钟信号极性相反的极性的时钟信号。另一方面，在从触发器电路134a输入的使能信号EN是低电平信号的情况下，时钟反相器132P和132N处于高阻抗状态。因此，时钟反相器132P和132N(即，时钟选通电路13-1)的时钟信号的输出由使能信号EN控制，并且当低电平使能信号EN变成高电平使能信号EN时，开始时钟信号的输出。即，当低电平使能信号EN变为高电平使能信号EN时的定时是时钟选通电路13-1开始输出时钟信号的定时。
(实现示例1-1中的操作)
接下来，通过使用图6来解释根据本实现示例的电路系统1的操作示例。图6是描绘用于解释根据本实现示例的电路系统1的操作的信号波形的示例的示图。图6中的顶部描绘了在输入到占空比校正电路12-1的时钟信号CLK的占空比为40％的情况下差分信号的正信号的波形的示例。图6中的中间部分描绘了输入到占空比校正电路12-2的时钟信号CLK的占空比为50％的情况下的信号波形的示例。图6中的底部描绘了输入到占空比校正电路12-n的时钟信号CLK的占空比为60％的情况下的信号波形的示例。图6中的顶部、中部和底部的“IN”表示输入到占空比校正电路12-1、12-2和12-n的时钟信号CLK。图6中的顶部、中部和底部的“X”表示设置在占空比校正电路12-1、12-2和12-n中的反相器电路121P的输出信号。图6中的顶部、中部和底部的“OUT”表示从时钟选通电路13-1、13-2和13-n输出的时钟信号CLK1+、CLK2+和CLKn+。图6中的顶部、中部和底部的“EN”表示输入到时钟选通电路13-1、13-2中提供的时钟反相器132P和132N的输出控制端子的使能信号EN，注意，差分信号的负信号的波形与正信号的波形的不同之处仅在于，其极性是图6中所示的信号波形的极性的反转，就工作原理而言与正信号相似，因此不再描述和解释。
如图6的顶部所示，在输入占空比为40％的时钟信号CLK的情况下，占空比校正电路12-1降低反相器电路121P(见图2)的驱动能力，以减缓反相器电路121P的输出信号(见图中的“X”)的上升(使信号波形不太陡峭)。因此，从时钟选通电路13-1输出的时钟信号CLK1+具有占空比为50％的信号波形。
如图6的中间部分所示，在输入占空比为50％的时钟信号CLK的情况下，占空比校正电路12-2保持反相器电路121P(见图2)的驱动能力不变，并且也保持反相器电路121P的输出信号(见图中的“X”)的上升不变。因此，从时钟选通电路13-2输出的时钟信号CLK2+具有占空比为50％的信号波形。
如图6的底部所示，在输入占空比为60％的时钟信号CLK的情况下，占空比校正电路12-n降低反相器电路121P(见图2)的驱动能力，以减缓反相器电路121P的输出信号(见图中的“X”)的下降(使信号波形不太陡峭)。因此，从时钟选通电路13-n输出的时钟信号CLKn+具有占空比为50％的信号波形。
以这种方式，占空比校正电路12-1、12-2和12-n可以调整时钟信号CLK的占空比。因此，无论输入到占空比校正电路12-1、12-2和1-n的时钟信号CLK的占空比是50％还是50％以外的任何比率，从时钟选通电路13-1、13-2和13-n输出的时钟信号CLK1+、CLK2+和CLKn+的占空比都是50％。然而，如图6所示，在时钟信号CLK在时间t1被输入到相应占空比校正电路12-1、12-2和12-n的情况下，从时钟选通电路13-1、13-2和13-n输出的时钟信号CLK1+、CLK2+和CLKn+的上升时间彼此不一致。具体地，如果时钟信号CLK2+用作参考信号，则时钟信号CLK1+的上升早于时钟信号CLK2+的上升，并且时钟信号CLKn+的上升晚于时钟信号CLK2+的上升。
例如，在传统电路系统中，为了防止从多个时钟选通电路输出的时钟信号中出现毛刺，有必要在从多个时钟选通电路输出的所有时钟信号都是低电平信号的时段(图6中的时段t1)中使使能信号上升。然而，占空比校正电路根据占空比误差改变时钟信号路径的延迟时间。因此，难以调整时钟信号和使能信号的定时，并且难以同时正确操作占空比校正电路和时钟选通电路。如果时钟信号和使能信号的定时不满足规定的要求，则在某些情况下可能发生毛刺或者触发器电路(相当于图5所示的触发器电路134a)进入亚稳态并且长时间不响应的故障。即使触发器电路没有进入亚稳态，也在多个通道中不同定时输出时钟信号，并且很可能在预定时段内没有保持多个时钟信号之间的偏斜失配。
与此相反，电路系统1包括可变延迟电路14-1至14-n。因此，电路系统1可以基于从时钟树电路11输出的时钟信号CLK的占空比，为时钟选通电路13-1至13-n中的每一者单独调整使能信号EN的上升定时。因此，电路系统1可以在时钟信号CLK1+、CLK2+和CLKn+是低电平信号的时段中使相应的使能信号EN上升。如图6所示，例如，电路系统1可以在时间t2使使能信号EN在时钟选通电路13-1中上升，可以在时间t3使使能信号EN在时钟选通电路13-2中上升，并且可以在时间t4使使能信号EN在时钟选通电路13-n中上升。从时间t2到时间t3的时段是比时钟信号CLK1+、CLK2+和CLKn+的一个周期(预定时段)短的时段。因此，即使时钟选通电路13-1至13-n中的使能信号EN的上升定时从时间t2到时间t3变化，也可以防止时钟信号CLK1+、CLK2+和CLKn中出现毛刺。此外，电路系统1可以防止触发器电路134a进入亚稳态。
触发器电路134a的定时限制得到缓解，并且即使使用占空比校正电路12-1至12-n，时钟选通电路13-1至13-n处的时钟选通也成为可能。虽然如果在时钟信号的发送路径上插入占空比电路，存在会增加电路系统1的功率的问题，但是因为数据路径的激活率低，所以可以抑制功率增加。
(选择信号生成电路的修改示例1)
通过使用图7来解释包括在根据本实施例的实现示例1-1的电路系统中的选择信号生成电路的修改示例1。图7是描绘根据本实现示例的电路系统1中包括的选择信号生成电路16a-n的修改示例1的示意性配置示例的框图。为了便于理解，图7也描绘了占空比校正电路12-n。虽然图7仅示出了生成要输入到可变延迟电路14-n(参见图1)的选择信号的选择信号生成电路16a-n，但是电路系统1包括选择信号生成电路，每个选择信号生成电路生成要输入到可变延迟电路14-1至14-(n-1)之一的选择信号。选择信号生成电路具有与选择信号生成电路16a-n相同的配置，并且被配置为执行与选择信号生成电路16a-n相同的功能。
如图7所示，本修改示例中的选择信号生成电路16a-n包括选择信号生成电路(选择信号生成部的示例)16a-n，其至少基于输入到占空比校正电路12-n的时钟信号CLK生成用于选择多个使能信号EN中的任一个的选择信号SEL。本修改示例中的选择信号生成电路16a-n被配置为基于占空比校正电路12-n中的占空比误差，生成选择信号。
选择信号生成电路16a-n具有连接到占空比校正电路12-n的输入端子的低通滤波器163。此外，选择信号生成电路16a-n具有模数转换器(以下简称为“ADC”)164，其将从低通滤波器163输出的DC电压(模拟信号)转换成数字信号。此外，选择信号生成电路16a-n具有解码器165，该解码器165基于从ADC 164输出的数字信号输出具有预定极性的选择信号SEL1和SEL2。
占空比校正电路12-n的延迟时间具有与输入到占空比校正电路12-n的时钟信号CLK的占空比误差相关的特性。因此，通过使用该特性，选择信号生成电路16a-n通过使用低通滤波器163和ADC 164来检测占空比校正电路12-n的占空比误差。因为低通滤波器163接收输入到占空比校正电路12-n的时钟信号CLK，作为输入，所以从低通滤波器163输出的DC电压的电压值是反映时钟信号CLK的占空比的值。时钟信号CLK的占空比越高，从低通滤波器163输出的DC电压的电压值越大。ADC 164将从低通滤波器163输出的DC电压转换成数字数据。因此，从ADC 164输出的数字数据包括关于输入到占空比校正电路12-n的时钟信号CLK的占空比的信息。
解码器165存储选择信号和包括关于延迟时间的信息的数字数据之间的对应关系。在可变延迟电路14-n具有图4所示的配置的情况下，解码器165存储选择信号SEL1和SEL2的极性与包括关于延迟时间的信息的数字数据之间的对应关系。例如，基于设计值、预先获取的实验值或其他值来获取对应关系。解码器162基于从ADC 164输入的数字信号，向选择部14b输出具有预定极性的选择信号SEL1和SEL2。基于关于输入到占空比校正电路的时钟信号的延迟时间的信息，选择信号生成电路16a-n向可变延迟电路14-n输出选择信号SEL1和SEL2，选择信号SEL1和SEL2允许可变延迟电路14-n执行与选择信号生成电路16-1对可变延迟电路14-1的延迟时间的调整类似的调整。
(选择信号生成电路的修改示例2)
通过使用图8来解释包括在根据本实施例的实现示例1-1的电路系统中的选择信号生成电路的修改示例2。图8是描绘根据本实现示例2的电路系统1中包括的选择信号生成电路16b-n的修改示例的示意性配置示例的框图。虽然图8仅描绘了生成要输入到可变延迟电路14-n(参见图1)的选择信号的选择信号生成电路16b-n，但是电路系统1包括选择信号生成电路，每个选择信号生成电路生成要输入到可变延迟电路14-1至14-(n-1)之一的选择信号。选择信号生成电路具有与选择信号生成电路16b-n相同的配置，并且被配置为执行与选择信号生成电路16b-n相同的功能。
如图8所示，选择信号生成部16-n被配置为基于从时钟树电路11(参见图1)输出的时钟信号CLK和从外部电路(未示出)输入的参考时钟信号RCLK(预定信号的示例)来生成选择信号。更具体地，本修改示例中的选择信号生成电路16b-n包括频率计数器。选择信号生成电路16b-n的一个输入端子连接到时钟树电路11中提供的缓冲器111(见图1)的输出端子。因此，选择信号生成电路16b-n的一个输入端子接收缓冲器111输出的时钟信号CLK，作为输入。此外，选择信号生成电路16b-n的另一输入端子从外部电路接收参考时钟信号RCLK，作为输入。选择信号生成电路16b-n的输出端子连接到可变延迟电路14-n。
选择信号生成电路16b-n比较输入时钟信号CLK和参考时钟信号RCLK的频率，并检测当前时间点的时钟信号CLK的频率。选择信号生成电路16b-n生成选择信号，该选择信号给予使能信号EN适合于时钟信号CLK(检测到的时钟信号)的当前频率的延迟时间，并将生成的选择信号输出到可变延迟电路14-n。
选择信号生成电路的配置不限于修改示例1和2中的配置，并且可以被配置为从上游电路(寄存器电路、相位同步电路(锁相环：PLL)等)获取预定控制信号(预定信号的示例)，使用获取的控制信号检测当前时间点的时钟信号CLK的频率，并生成选择信号。如上所述，在本修改示例中输入到选择信号生成电路16-n的预定信号(图8中的参考时钟信号RCLK)可以是从外部电路输入的，或者可以通过读出预先存储在未示出的非易失性存储器(外部电路的示例)等上的信息来生成。例如，非易失性存储器可以基于设计值、预先获取的实验值或其他值，在测试电路系统时预先存储预定信息。
(占空比校正电路的修改示例1)
通过使用图9来解释包括在根据本实施例的实现示例1-1的电路系统中的占空比校正电路的修改示例1。图9是描绘根据本实现示例的电路系统1中包括的占空比校正电路的修改示例1的示意性配置示例的框图。虽然图9仅描绘了连接到时钟选通电路13-n(参见图1)的占空比校正电路12a-n，但是电路系统1包括占空比校正电路，每个占空比校正电路连接到时钟选通电路13-1至13-(n-1)之一。占空比校正电路具有与占空比校正电路12a-n相同的配置，并且被配置为执行与占空比校正电路12a-n相同的功能。提供与上述本实现示例中的占空比校正电路12-1至12-n类似的效果和功能的组成元件被给予相同的附图标记，并且省略其说明。
如图9所示，本修改示例中的占空比校正电路12a-n的配置与占空比校正电路12-1的配置的不同之处在于，占空比校正电路12a-n具有连接到低通滤波器124P的ADC128aP和连接到ADC128aP的逻辑电路128bP。此外，占空比校正电路12a-n的配置与占空比校正电路12-1的配置的不同之处在于，占空比校正电路12a-n具有连接到低通滤波器124N的ADC128aN和连接到ADC 128aN的逻辑电路128bN。
ADC 128aP被配置为将从低通滤波器124输入的包括关于时钟信号CLK的占空比的信息的DC电压(模拟信号)转换为数字信号。ADC 128aP被配置为向逻辑电路128bP输出包括关于时钟信号CLK的占空比的信息的数字数据。
逻辑电路128bP例如具有用于读出从ADC 128aP输入的数字数据的解码器、用于积分数字数据的滤波器、用于防止杂散的δ∑调制器(DSM)等。设置在反相器电路121P中的可变电流源121bP和121cP被配置为基于从逻辑电路128bP输入的数字数据来控制。
ADC 128aN被配置为将从低通滤波器124N输入的包括关于时钟信号CLK的占空比的信息的DC电压(模拟信号)转换为数字信号。ADC 128aN被配置为向逻辑电路128bN输出包括关于时钟信号CLK的占空比的信息的数字数据。
逻辑电路128bN例如具有用于读出从ADC 128aN输入的数字数据的解码器、用于积分数字数据的滤波器、用于防止杂散的δ∑调制器等。设置在反相器电路121N中的可变电流源121bN和121cN被配置为基于从逻辑电路128bN输入的数字数据被控制。
本修改示例中的占空比校正电路12a-n可以通过使用数字信号来调整流向可变电流源121bP和121cP以及可变电流源121bN和121cN的电流。此外，在ADC 128aP和128bN的动态范围对于从低通滤波器124P和124N输出的DC电压不足的情况下，可以在ADC 128aP和128bN与低通滤波器124P和124N之间提供放大器。此外，ADC 128aP和128bN可以不分别设置在差分信号的正侧和负侧，而是可以作为一个集成ADC来提供。
(占空比校正电路的修改示例2)
通过使用图10来解释包括在根据本实施例的实现示例1-1的电路系统中的占空比校正电路的修改示例2。图10是描绘根据本实现示例的电路系统1中包括的占空比校正电路的修改示例2的示意性配置示例的框图。虽然图10仅描绘了连接到时钟选通电路13-n(参见图1)的占空比校正电路12b-n，但是电路系统1包括占空比校正电路，每个占空比校正电路连接到时钟选通电路13-1至13-(n-1)之一。占空比校正电路具有与占空比校正电路12b-n相同的配置，并且被配置为执行与占空比校正电路12b-n相同的功能。提供与上述本实现示例中的占空比校正电路12-1至12-n类似的效果和功能的组成元件被给予相同的附图标记，并且省略其说明。
如图10所示，本修改示例中的占空比校正电路12b-n的配置与占空比校正电路12-1的配置的不同之处在于，占空比校正电路12b-n具有时间-数字转换电路(Time-to-Digital Converter：TDC)129a和逻辑电路129b，时间-数字转换电路129a的输入端子与反相器电路123P和123N的输出端子相连，逻辑电路129b的输出端子与时间-数字转换电路(以下简称为“TDC”)129a的输出端子相连。
ADC 128aP被配置为将从低通滤波器124P输入的包括关于时钟信号CLK的占空比的信息的DC电压(模拟信号)转换为数字信号。ADC 128aP被配置为向逻辑电路128bP输出包括关于时钟信号CLK的占空比的信息的数字数据。本修改示例中的占空比校正电路12b-n还可以通过使用数字信号来调整流向可变电流源121bP和121cP以及可变电流源121bN和121cN的电流。
TDC 129a被配置为检测相应差分时钟信号(即，时钟信号CLK-O和时钟信号ICLK-O)的高电平区域，并将检测到的区域转换成数字数据。TDC 129a将改变的数字数据输出到逻辑电路129b。逻辑电路129b具有用于读出从TDC129a输入的数字数据的解码器、用于积分数字数据的滤波器、用于防止杂散的δ∑调制器等。逻辑电路129b被配置为计算时钟信号CLK-O和时钟信号ICLK-O之间的时间差，对其执行信号处理，然后将该时间差反馈给反相器电路121P和121N。
(实现示例1-2)
参考图1和图5，通过使用图11来解释根据本实施例的实现示例1-2的电路系统1。图11是描绘根据本实施例的实现示例1-2的电路系统1中包括的可变延迟电路14-n的示意性配置示例的电路框图。本实现示例中的可变延迟电路14-1至14-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路14-n作为示例来解释可变延迟电路14-1至14-n的示意性配置。为了便于理解，图11还描绘了连接到可变延迟电路14-n的选择信号生成电路16-n。注意，除了可变延迟电路之外，根据上述实现示例1-1的电路系统1中的构成元件可以被应用为本实现示例中的构成元件。
如图11所示，包括在根据本实现示例的电路系统1中的可变延迟电路14-n具有分配部14a和选择部14b。分配部14a具有反相器电路(第一逻辑电路的示例)141a，其接收由分配部14a分配的使能信号EN，作为输入。反相器电路141a用作延迟部分。反相器电路141a包括串联连接的多个反相器(在本实现示例中为两个反相器)。分配部14a被配置为将使能信号EN分配到四个路径。四个路径包括其上设置有反相器电路141a的第一路径、设置在第一路径旁边的第二路径、设置在第二路径旁边的第三路径以及设置在第三路径旁边的第四路径。
选择部14b具有NAND门(第二逻辑电路的示例)141b、142b和143b，其接收由分配部14a分配的使能信号EN，作为输入。NAND门141b的一个输入端子连接到分配部14a的第二路径。NAND门141b的另一输入端子连接到选择信号生成电路16-n。NAND门142b的一个输入端子连接到分配部14a的第二路径。此外，NAND门142b的一个输入端子连接到设置在分配部14a中的反相器电路141a的输出端子。NAND门142b的另一输入端子连接到选择信号生成电路16-n。NAND门143b的一个输入端子连接到NAND门142b的输出端子。NAND门143b的另一输入端子连接到NAND门141b的输出端子。
选择部14b具有NAND门(第二逻辑电路的示例)144b、145b和146b，其接收由分配部14a分配的使能信号EN，作为输入。NAND门144b的一个输入端子连接到NAND门143b的输出端子。NAND门144b的另一输入端子连接到选择信号生成电路16-n。NAND门145b的一个输入端子连接到分配部14a的第三路径。NAND门145b的另一输入端子连接到选择信号生成电路16-n。NAND门146b的一个输入端子连接到NAND门145b的输出端子。NAND门146b的另一输入端子连接到NAND门144b的输出端子。
选择部14b具有NAND门(第二逻辑电路的示例)147b、148b和149b，其接收由分配部14a分配的使能信号EN，作为输入。NAND门147b的一个输入端子连接到NAND门146b的输出端子。NAND门147b的另一输入端子连接到选择信号生成电路16-n。NAND门148b的一个输入端子连接到分配部14a的第四路径。NAND门148b的另一输入端子连接到选择信号生成电路16-n。NAND门149b的一个输入端子连接到NAND门148b的输出端子。NAND门149b的另一输入端子连接到NAND门147b的输出端子。NAND门149b的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
在本实现示例中，选择部14b还用作延迟部分。因此，使能信号EN在第一路径中总共通过八个元件，即，通过反相器电路141a和NAND门141b、143b、144b、146b、147b和149b，从而出现对应于八个元件的延迟。使能信号EN在第二路径中总共通过六个元件，即，通过NAND门142b、143b、144b、146b、147b和149b，从而出现对应于六个元件的延迟。使能信号EN在第三路径中总共通过四个元件，即，通过NAND门145b、146b、147b和149b，从而出现对应于四个元件的延迟。使能信号EN在第四路径中总共通过两个元件，即，通过NAND门148b和149b，从而出现对应于这两个元件的延迟。
选择信号生成电路16-n被配置为基于由延迟时间检测电路161检测到的占空比校正电路12-n处的延迟时间，向可变延迟电路14-n输出具有预定极性组合的选择信号SEL1至SEL6。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中最长的延迟时间。在这种情况下，解码器162向选择部14b输出选择信号SEL1、SEL3和SEL5(作为低电平信号)以及选择信号SEL2、SEL4和SEL6(作为高电平信号)。因此，NAND门142b、145b和148b输出高电平恒定信号，并且NAND门141b、143b、144b、146b、147b和149b中的每一者基于输入到一个输入端子的信号输出信号。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN被给予对应于第一路径中的八个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中的第二长延迟时间。在这种情况下，解码器162向选择部14b输出选择信号SEL2、SEL3和SEL5(作为低电平信号)以及选择信号SEL1、SEL4和SEL6(作为高电平信号)。因此，NAND门141b、145b和148b输出高电平恒定信号，并且NAND门142b、143b、144b、146b、147b和149b中的每一者基于输入到一个输入端子的信号输出信号。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号被给予对应于第二路径中的六个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中的第三长延迟时间。在这种情况下，解码器162向选择部14b输出选择信号SEL1、SEL2和SEL5(作为低电平信号)以及选择信号SEL3、SEL4和SEL6(作为高电平信号)。因此，NAND门141b、142b和148b输出高电平恒定信号，并且NAND门143b、144b、145b、146b、147b和149b中的每一者基于输入到一个输入端子的信号输出信号。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号被给予对应于第三路径中的四个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中的最短延迟时间。在这种情况下，解码器162向选择部14b输出选择信号SEL1、SEL2和SEL3(作为低电平信号)以及选择信号SEL4、SEL5和SEL6(作为高电平信号)。因此，NAND门141b、142b和145b输出高电平恒定信号，并且NAND门143b、144b、146b、147b、148b和149b中的每一者输出基于输入到一个输入端子的信号的信号。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN被给予对应于第四路径中的两个元件的延迟时间。
以这种方式，根据从选择信号生成电路16-n输入的选择信号SEL1至SEL6的信号电平，本实现示例中的可变延迟电路14-n可以向时钟选通电路13-n输出使能信号EN，该使能信号EN在反相器电路141a和NAND门141b至149b中的任何一个处被给予延迟时间。此外，本实现示例中的可变延迟电路14-n能够切换到许多电平(本示例中为四个电平)。如果给可变延迟电路14-n一个分辨率并实现校准功能，则可以进行调整，以应对电路系统1的过程变化中的延迟变化量。因此，时钟信号CLK的定时裕度增加，并且电路系统1可以实现高速处理。
(实现示例1-3)
参考图1和图5，通过使用图12来解释根据本实施例的实现示例1-3的电路系统1。图12是描绘根据本实施例的实现示例1-3的电路系统1中包括的可变延迟电路14-n的示意性配置示例的电路框图。本实施例中的可变延迟电路14-1至14-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路14-n作为示例来解释可变延迟电路14-1至14-n的示意性配置。为了便于理解，图13还描绘了连接到可变延迟电路14-n的选择信号生成电路16-n。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以被应用为本实现示例中的构成元件。
如图12所示，包括在根据本实现示例的电路系统1中的可变延迟电路14-n具有分配部14c和选择部14d。分配部14c具有反相器电路(第一逻辑电路的示例)141c、142c、143c和144c，其接收由分配部14c分配的使能信号EN，作为输入。反相器电路141c、142c、143c和144c用作延迟部分。反相器电路141c、142c、143c和144c包括串联连接的多个反相器。反相器电路141c包括串联连接的两个反相器。反相器电路142c包括串联连接的四个反相器。反相器电路143c包括串联连接的六个反相器。反相器电路144c包括串联连接的八个反相器。反相器电路141c、142c、143c和144c的输入端子连接到时钟使能器电路15的输出端子。
选择部14d具有传输门(第二逻辑电路的示例)141d、142d、143d和144d，其接收由分配部14c分配的使能信号EN，作为输入。传输门141d的输入端子连接到反相器电路141c的输出端子。传输门142d的输入端子连接到反相器电路142c的输出端子。传输门143d的输入端子连接到反相器电路143c的输出端子。传输门144d的输入端子连接到反相器电路144c的输出端子。传输门141d、142d、143d和144d的输出端子相互连接，并连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
传输门141d、142d、143d和144d的输出控制端连接到设置在选择信号生成电路16-n中的解码器162。传输门141d的输出控制端子接收解码器162输出的选择信号SEL1和ISEL1，作为输入。传输门142d的输出控制端子接收解码器162输出的选择信号SEL2和ISEL2，作为输入。传输门143d的输出控制端子接收解码器162输出的选择信号SEL3和ISEL3作为输入。传输门144d的输出控制端子接收解码器162输出的选择信号SEL4和ISEL4，作为输入。
选择信号生成电路16-n被配置为基于由延迟时间检测电路161检测到的占空比校正电路12-n处的延迟时间，向可变延迟电路14-n输出具有预定极性组合的选择信号SEL1至ISEL4。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中的最短延迟时间。在这种情况下，解码器162向传输门141d输出作为高电平信号的选择信号SEL1和作为低电平信号的选择信号ISEL1。另外，在这种情况下，解码器162向传输门142d、143d和144d输出选择信号SEL2、SEL3和SEL4(作为低电平信号)以及选择信号ISEL2、ISEL3和ISEL4(作为高电平信号)。因此，传输门141d进入导通状态，传输门142d、143d和144d进入高阻抗状态。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路141c输出，并被给予对应于两个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中的第二最短延迟时间。在这种情况下，解码器162向传输门142d输出作为高电平信号的选择信号SEL2和作为低电平信号的选择信号ISEL2。另外，在这种情况下，解码器162向传输门141d、143d和144d输出选择信号SEL1、SEL3和SEL4(作为低电平信号)以及选择信号ISEL1、ISEL3和ISEL4(作为高电平信号)。因此，传输门142d进入导通状态，传输门141d、143d和144d进入高阻抗状态。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路142c输出并被给予对应于四个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为四个延迟时间)中最长的延迟时间。在这种情况下，解码器162向传输门144d输出作为高电平信号的选择信号SEL4和作为低电平信号的选择信号ISEL4。另外，在这种情况下，解码器162向传输门141d、142d和143d输出选择信号SEL1、SEL2和SEL3(作为低电平信号)以及选择信号ISEL1、ISEL2和ISEL3(作为高电平信号)。因此，传输门144d进入导通状态，传输门141d、142d和143d进入高阻抗状态。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路144c输出，并被给予对应于八个元件的延迟时间。
以这种方式，根据从选择信号生成电路16-n输入的选择信号SEL1至ISEL4的信号电平，本实现示例中的可变延迟电路14-n可以向时钟选通电路13-n输出使能信号EN，该使能信号EN在反相器电路141c至144c中的任何一个处被给予延迟时间。此外，本实现示例中的可变延迟电路14-n能够切换到许多电平(本示例中为四个电平)。如果给可变延迟电路14-n分辨率并实现校准功能，可以进行调整，以应对电路系统1的过程变化中的延迟变化量。因此，时钟信号CLK的定时裕度增加，并且电路系统1可以实现高速处理。
(可变延迟电路的修改示例1)
参考图1、图5和图12，通过使用图13来解释包括在根据本实施例的实现示例1-2的电路系统中的可变延迟电路的修改示例1。图13是描绘根据本实现示例的电路系统1中包括的可变延迟电路14-n的修改示例1的示意性配置的主要部分的框图。虽然图13仅描绘了连接到时钟选通电路13-n的可变延迟电路14-n(参见图1)，但是电路系统1包括可变延迟电路，每个可变延迟电路连接到时钟选通电路13-1至13-(n-1)之一。可变延迟电路具有与本修改示例中的可变延迟电路14-n相同的配置，并且被配置为执行与可变延迟电路14-n相同的功能。
代替设置在分配部14a中的反相器电路141c的最后一级的反相器和设置在选择部14d中的传输门141，本修改示例中的可变延迟电路14-n包括如图13所示的时钟反相器(第二逻辑电路的示例)141e。时钟反相器141e的输入端子连接到反相器电路141c的输出端子(见图12)。时钟反相器141e的输出控制端子连接到选择信号生成电路16-n(见图12)的解码器162，并被配置为接收选择信号SEL1和ISEL1，作为输入。
尽管图中未示出，但是在本修改示例中，设置在分配部14a中的反相器电路142c、143c和144c的最后一级处的反相器和设置在选择部14d中的传输门142d、143d和144d类似地包括时钟反相器(第二逻辑电路的示例)。
时钟反相器141e和其它时钟反相器的输出端子相互连接，并连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
(可变延迟电路的修改示例2)
参考图1、图5和图12，通过使用图14来解释包括在根据本实施例的实现示例1-2的电路系统中的可变延迟电路的修改示例2。图14是描绘根据本实现示例的电路系统1中包括的可变延迟电路14-n的修改示例2的示意性配置的主要部分的框图。虽然图14仅描绘了连接到时钟选通电路13-n的可变延迟电路14-n(参见图1)，但是电路系统1包括可变延迟电路，每个可变延迟电路连接到时钟选通电路13-1至13-(n-1)之一。可变延迟电路具有与本修改示例中的可变延迟电路14-n相同的配置，并且被配置为执行与可变延迟电路14-n相同的功能。
本修改示例中的可变延迟电路14-n包括如图14所示的三态缓冲器(第二逻辑电路的示例)141f，代替设置在分配部14a中的反相器电路141c的最后一级的反相器和设置在选择部14d中的传输门141d。三态缓冲器141f的输入端子(OR门和NAND门中的每一者的一个输入端子)连接到反相器电路141c的输出端子(见图12)。三态缓冲器141f的输出控制端子(OR门和NAND门中的每一者的另一输入端子)连接到选择信号生成电路16-n(见图12)的解码器162，并且被配置为接收选择信号SEL1和ISEL1，作为输入。
尽管图中未示出，但是在本修改示例中，设置在分配部14a中的反相器电路142c、143c和144c的最后一级处的反相器和设置在选择部14d中的传输门142d、143d和144d类似地包括三态缓冲器(第二逻辑电路的示例)。
三态缓冲器141f和其它三态缓冲器的输出端子相互连接，并连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
(实现示例2-1)
参考图1和图5，通过使用图15和图16来解释根据本实施例的实现示例2-1的电路系统1。图15是描绘根据本实施例的实现示例2-1的电路系统1中包括的可变延迟电路14-n的示意性配置示例的电路框图。本实施例中的可变延迟电路14-1至14-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路14-n作为示例来解释可变延迟电路14-1至14-n的示意性配置。为了便于理解，图15还描绘了连接到可变延迟电路14-n和时钟树电路11的时钟选通电路13-n、时钟使能器电路15和选择信号生成电路16-n。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图15所示，包括在根据本实现示例的电路系统1中的可变延迟电路14-n具有分配部14g和选择部14h。分配部14g具有反相器电路(第一逻辑电路的示例)，该反相器电路接收由分配部14g分配的使能信号EN，作为输入。分配部14g具有类似于上述实现示例1-3中的分配部14c的配置。分配部14g中提供的反相器电路用作延迟部分。反相器电路包括多个串联连接的反相器。此外，每个反相器电路包括不同数量的反相器，这取决于反相器设置在哪个分支路径上。因此，分配部14g可以使提供给使能信号EN的延迟时间在分支路径之间不同。
选择部14h具有多路复用器电路141h，其接收多个使能信号(控制信号的示例)EN，作为输入。多路复用器电路141h的输入端子连接到分配部14g的输出端子。多路复用器电路141h的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。多路复用器电路141h的选择信号输入端子连接到设置在选择信号生成电路16-n中的解码器162。
选择信号生成电路16-n被配置为基于由延迟时间检测电路161检测到的占空比校正电路12-n处的延迟时间，向多路复用器电路141h输出具有预定极性组合的选择信号SEL1至SELn。
接下来，通过使用图16来解释本实现示例中的可变延迟电路14-n的具体配置示例。图16是描述根据本实现示例的电路系统1中包括的可变延迟电路14-n的具体配置示例的电路框图。
如图16所示，在本实现示例中的可变延迟电路14-n中提供的分配部14g具有反相器电路(第一逻辑电路的示例)142g、143g、144g和145g，其接收由分配部14g分配的使能信号EN，作为输入。反相器电路142g、143g、144g和145g用作延迟部分。反相器电路142g、143g、144g和145g中的每一者包括串联连接的多个反相器。反相器电路142g包括串联连接的两个反相器。反相器电路143g包括串联连接的四个反相器。反相器电路144g包括串联连接的六个反相器。反相器电路145g包括串联连接的八个反相器。反相器电路142g、143g、144g和145g的输入端子连接到时钟使能器电路15的输出端子(见图15)。
反相器电路142g、143g、144g和145g的输入端子相互连接。此外，反相器电路142g、143g、144g和145g中的每一者的输入端子连接到信号线141g，信号线141g放置在时钟使能器电路15的输出端子和多路复用器电路141h中提供的五个输入端子之一(将在下面提及细节)之间。
分配部15g被配置为将使能信号EN分配到五条路径。这五条路径包括设置信号线141g的第一路径、设置反相器电路142g的第二路径、设置反相器电路143g的第三路径、设置反相器电路144g的第四路径以及设置反相器电路145g的第五路径。
选择部14h具有多路复用器电路141h。多路复用器电路141h具有五个输入端子。多路复用器电路141的五个输入端子以一对一的关系与分配部14g的第一路径、第二路径、第三路径、第四路径和第五路径连接。多路复用器电路141h的五个输入端子中的第一端子与信号线141g连接。多路复用器电路141h的五个输入端子中的第二端子与反相器电路142g的输出端子连接。多路复用器电路141h的五个输入端子中的第三端子与反相器电路143的输出端子连接。多路复用器电路141h的五个输入端子中的第四端子与反相器电路144g的输出端子连接。多路复用器电路141h的五个输入端子中的第五端子与反相器电路145g的输出端子连接。
多路复用器电路141h的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。多路复用器电路141h具有三个选择信号输入端子。三个选择信号输入端子连接到设置在选择信号生成电路16-n中的解码器162。
选择信号生成电路16-n被配置为基于由延迟时间检测电路161检测到的占空比校正电路12-n处的延迟时间，向多路复用器电路141h输出具有预定信号电平组合的选择信号SEL1、SEL2和SEL3。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的最短延迟时间。在这种情况下，解码器162将选择信号SEL1、SEL2和SEL3作为低电平信号输出到多路复用器电路141h。例如，在接收到作为输入的信号时，多路复用器电路141h选择第一路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN没有被反相器给定延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第二最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL1和作为低电平信号的选择信号SEL2和SEL3。例如，在接收到作为输入的信号时，多路复用器电路141h选择第二路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路142g输出，并且被给予对应于两个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第三最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL2和作为低电平信号的选择信号SEL1和SEL3。例如，在接收到作为输入的信号时，多路复用器电路141h选择第三路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路143g输出并被给予对应于四个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第四最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为低电平信号的选择信号SEL3和作为高电平信号的选择信号SEL1和SEL2。例如，在接收到作为输入的信号时，多路复用器电路141h选择第四路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路144g输出并被给予对应于六个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中最长的延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL3和作为低电平信号的选择信号SEL1和SEL2。例如，在接收到作为输入的信号时，多路复用器电路141h选择第五路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路145g输出并被给予对应于八个元件的延迟时间。
以这种方式，根据从选择信号生成电路16-n输入的选择信号SEL1、SEL2和SEL3的信号电平的组合，本实现示例中的可变延迟电路14-n可以向时钟选通电路13-n输出使能信号EN，该使能信号EN在反相器电路142g至145g中的任何一个处没有被给予延迟时间或者被给予延迟时间。此外，本实现示例中的可变延迟电路14-n能够切换到许多电平(本示例中为五个电平)。如果给可变延迟电路14-n分辨率并实现校准功能，可以进行调整，以应对电路系统1的过程变化中的延迟变化量。因此，时钟信号CLK的定时裕度增加，并且电路系统1可以实现高速处理。
(实现示例2-2)
参考图1和图5，通过使用图17来解释根据本实施例的实现示例2-2的电路系统1。图17是描绘根据本实施例的实现示例2-2的电路系统1中包括的可变延迟电路14-n的示意性配置示例的电路框图。本实施例中的可变延迟电路14-1至14-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路14-n作为示例来解释可变延迟电路14-1至14-n的示意性配置。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图17所示，包括在根据本实现示例的电路系统1中的可变延迟电路14-n具有分配部14i和选择部14h。分配部14i具有反相器电路(第一逻辑电路的示例)142i、143i、144i和145i，其接收由分配部14i分配的使能信号EN，作为输入。反相器电路142i、143i、144i和145i中的每一者包括例如串联连接的两个反相器。分配部14i中设置的反相器电路用作延迟部分。
反相器电路142i、反相器电路143i、反相器电路144i和反相器电路145i串联连接。反相器电路142i的输入端子连接到信号线141i，信号线141i放置在时钟使能器电路15的输出端子和多路复用器电路141h中设置的五个输入端子(将在下面提及细节)中的第一端子之间。反相器电路142i的输出端子连接到反相器电路143i的输入端子。反相器电路143i的输出端子连接到反相器电路144i的输入端子。反相器电路144i的输出端子连接到反相器电路145i的输入端子。反相器电路145i的输出端子连接到多路复用器电路141h中设置的五个输入端子中的第五端子。
选择部14h具有多路复用器电路141h，其接收多个使能信号(控制信号的示例)，作为输入。多路复用器电路141h具有五个输入端子。多路复用器电路141h的五个输入端子中的第一端子连接到设置在分配部14i中的信号线141i。多路复用器电路141h的五个输入端子中的第二端子连接在反相器电路142i和反相器电路143i之间(例如，反相器电路142i和反相器电路143i之间的连接部分)。多路复用器电路141h的五个输入端子中的第三端子连接在反相器电路143i和反相器电路144i之间(例如，反相器电路143i和反相器电路144i之间的连接部分)。多路复用器电路141h的五个输入端子中的第四端子连接在反相器电路144i和反相器电路145i之间(例如，反相器电路144i和反相器电路145i之间的连接部分)。多路复用器电路141h的五个输入端子中的第五端子连接到反相器电路145i的输出端子。
在根据本实现示例的电路系统1中，第一路径包括从时钟使能器电路15的输出端子经由信号线141i到多路复用器电路141的第一端子的路径。在根据本实现示例的电路系统1中，第二路径包括从时钟使能器电路15的输出端子经由反相器电路142i到多路复用器电路141h的第二端子的路径。在根据本实现示例的电路系统1中，第三路径包括从时钟使能器电路15的输出端子经由反相器电路142i和反相器电路143i到多路复用器电路141h的第三端子的路径。在根据本实现示例的电路系统1中，第四路径包括从时钟使能器电路15的输出端子经由反相器电路142i、反相器电路143i和反相器电路144i到多路复用器电路141h的第四端子的路径。在根据本实现示例的电路系统1中，第五路径包括从时钟使能器电路15的输出端子经由反相器电路142i、反相器电路143i、反相器电路144i和反相器电路145i到多路复用器电路141h的第五端子的路径。
分配部15i被配置为将使能信号EN分配到五条路径。这五条路径包括设置信号线141i的第一路径、设置反相器电路142i的第二路径、设置反相器电路142i和143i的第三路径、设置反相器电路142i、143i和144g的第四路径、以及设置反相器电路142i、143i、144g和145g的第五路径。此外，在可变延迟电路14-n中形成的第一路径至第五路径上设置的反相器电路的数量彼此不同。因此，可变延迟电路14-n可以给出在第一路径到第五路径之间不同的使能信号EN延迟时间。
多路复用器电路141h的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。多路复用器电路141具有三个选择信号输入端子。三个选择信号输入端子连接到设置在选择信号生成电路16-n中的解码器162。
选择信号生成电路16-n被配置为基于由延迟时间检测电路161检测到的占空比校正电路12-n处的延迟时间，向多路复用器电路141h输出具有预定信号电平组合的选择信号SEL1、SEL2和SEL3。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的最短延迟时间。在这种情况下，解码器162将选择信号SEL1、SEL2和SEL3作为低电平信号输出到多路复用器电路141h。例如，在接收到作为输入的信号时，多路复用器电路141h选择第一路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN没有被反相器给定延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第二最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL1和作为低电平信号的选择信号SEL2和SEL3。例如，在接收到作为输入的信号时，多路复用器电路141h选择第二路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN从反相器电路142i输出并被给予对应于两个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第三最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL2和作为低电平信号的选择信号SEL1和SEL3。例如，在接收到作为输入的信号时，多路复用器电路141h选择第三路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN经由反相器电路142i从反相器电路143i输出，并且被给予对应于四个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中的第四最短延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为低电平信号的选择信号SEL3和作为高电平信号的选择信号SEL1和SEL2。例如，在接收到作为输入的信号时，多路复用器电路141h选择第四路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN经由反相器电路142i和143i从反相器电路144i输出，并且被给予对应于六个元件的延迟时间。
例如，假设由延迟时间检测电路161检测到的延迟时间是为解码器162设置的多个延迟时间(在本实现示例中为五个延迟时间)中最长的延迟时间。在这种情况下，解码器162向多路复用器电路141h输出作为高电平信号的选择信号SEL3和作为低电平信号的选择信号SEL1和SEL2。例如，在接收到作为输入的信号时，多路复用器电路141h选择第五路径。因此，可变延迟电路14-n向时钟选通电路13-n输出使能信号EN，该使能信号EN经由反相器电路142i、143i和144i从反相器电路145i输出，并且被给予对应于八个元件的延迟时间。
以这种方式，根据从选择信号生成电路16-n输入的选择信号SEL1、SEL2和SEL3的信号电平的组合，本实现示例中的可变延迟电路14-n可以向时钟选通电路13-n输出使能信号EN，该使能信号EN在反相器电路1421至1451中的任何一个处没有被给予延迟时间或者被给予延迟时间。此外，本实现示例中的可变延迟电路14-n能够切换到许多电平(本示例中为五个电平)。如果给可变延迟电路14-n分辨率并实现校准功能，可以进行调整，以应对电路系统1的过程变化中的延迟变化量。因此，时钟信号CLK的定时裕度增加，并且电路系统1可以实现高速处理。
(实现示例3-1)
参考图1、图2和图5，通过使用图18来解释根据本实施例的实现示例3-1的电路系统1。图18是描绘根据本实施例的实现示例3-1的电路系统1中包括的可变延迟电路的示意性配置示例的电路框图。在本实现示例中，设置在时钟树电路11的相应通道上的可变延迟电路17-1至17-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路17-n作为示例来解释可变延迟电路17-1至17-n的示意性配置。为了便于理解，图18还描绘了连接到可变延迟电路17-n和时钟树电路11的时钟选通电路13-n和时钟使能器电路15。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图18所示，本实现示例中的可变延迟电路17-n包括占空比校正复制电路。占空比校正复制电路的输入端子(即可变延迟电路17-n的输入端子)连接到时钟使能器电路15的输出端子。占空比校正复制电路的输出端子(即可变延迟电路17-n的输出端子)和反相器183的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
占空比校正复制电路具有根据占空比校正电路12-n处的占空比误差而产生的延迟时间以及再现延迟时间的复制电路。作为再现占空比校正电路12-n处的延迟时间的复制电路，占空比校正复制电路具有与设置在占空比校正电路12-n中的反相器电路121P和121N(见图2)的配置相同的反相器电路。因此，设置在反相器电路中的反相部分的输入端子用作占空比校正复制电路的输入端子(即，可变延迟电路17-n的输入端子)，反相部分的输出端子用作占空比校正复制电路的输出端子(即可变延迟电路17-n的输出端子)。
设置在占空比校正复制电路中的反相器电路接收使能信号EN，作为输入。如上所述，反相器电路121P和121N可以减慢从外部输入的信号的波形(可以使信号波形不太陡峭)。因此，设置在占空比校正复制电路中的反相器电路可以通过减慢从时钟使能器电路15输入的使能信号EN的信号波形(通过使信号波形不太陡峭)来改变延迟时间。
可变延迟电路17-n被配置为接收控制信号，作为输入，所述控制信号控制设置在反相器电路121P中的可变电流源121bP和121cP以及设置在反相器电路121N中的可变电流源121bN和121cN的电流量。因此，可变延迟电路17-n可以使电流量与可变电流源121bP和121cP以及可变电流源121bN和121cN的电流量相同的电流流过设置在占空比校正复制电路中的可变电流源。因此，可变延迟电路17-n可以在设置在占空比校正复制电路中的反相器电路中再现设置在占空比校正电路12-n中的反相器电路121P和121N的驱动状态。结果，可变延迟电路17-n可以给予使能信号EN与在占空比校正电路12-n中产生的延迟时间相同的延迟时间。
以这种方式，具有占空比校正复制电路的配置的可变延迟电路17-n具有占空比校正复制电路(延迟路径的示例)，其可以在不同的延迟时间输出输入使能信号(控制信号的示例)EN。占空比校正复制电路具有与设置在占空比校正电路12-n中的反相器电路121P和121N的配置相同的反相器电路(与占空比校正电路的一部分相同配置的示例)。因为在可变延迟电路17-n使用占空比校正复制电路的情况下可以再现占空比校正电路12-n处的延迟，所以不需要选择信号生成电路和由选择信号生成电路生成的选择信号的调整。
(实现示例3-2)
参考图1、图2、图4和图5，通过使用图19来解释根据本实施例的实现示例3-2的电路系统1。图19是描绘根据本实施例的实现示例3-2的电路系统1中包括的可变延迟电路18-n的示意性配置示例的电路框图。在本实现示例中，设置在时钟树电路11的相应通道上的可变延迟电路18-1至18-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路18-n作为示例来解释可变延迟电路18-1至18-n的示意性配置。为了便于理解，图19还描绘了连接到可变延迟电路18-n和时钟树电路11的时钟选通电路13-n和时钟使能器电路15。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图19所示，本实现示例中的可变延迟电路18-n具有可以在不同延迟时间输出输入使能信号(控制信号的示例)EN的延迟路径18a。延迟路径18a具有可变电容器(可变电容元件的示例)182和184，其设置在例如接地端子(参考电势供应部的示例)和信号线185之间，使能信号EN通过信号线185传输。另外，延迟路径18a具有反相器181，反相器181具有连接到时钟使能器电路15的输出端子的输入端子和连接到可变电容器182的输出端子。此外，延迟路径18a具有反相器183，反相器183具有连接到反相器181和可变电容器182的输出端子的输入端子以及连接到可变电容器184的输出端子。反相器183的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
通过切换可变电容器182和184的电容，可以改变对延迟路径18a产生的负载容量(即，对信号线185产生的负载容量)。因此，根据对延迟路径18a产生的负载容量的大小，发送到信号线185的使能信号EN的延迟时间改变。延迟路径18a的负载容量越大，使能信号EN的延迟时间越长。因此，本实现示例中的可变延迟电路18-n可以通过基于占空比校正电路12-n处的延迟时间改变可变电容器182和184的电容来再现占空比校正电路12-n处的延迟时间。
(实现示例3-3)
参考图5，通过使用图20来解释根据本实施例的实现示例3-3的电路系统1。图20是描绘根据本实施例的实现示例3-3的电路系统1中包括的可变延迟电路21-n的示意性配置示例的电路框图。在本实现示例中，设置在时钟树电路11的相应通道上的可变延迟电路21-1至21-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路21-n作为示例来解释可变延迟电路21-1至21-n的示意性配置。为了便于理解，图20还描绘了连接到可变延迟电路21-n和时钟树电路11的时钟选通电路13-n和时钟使能器电路15。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图20所示，本实现示例中的可变延迟电路21-n具有可以在不同延迟时间输出输入使能信号(控制信号的示例)EN的延迟路径21a。延迟路径21a具有连接到时钟使能器电路15的输出端子的反相器211以及具有一个输入端子与反相器211的输出端子连接的NAND门212。此外，延迟路径21a具有反相器213和NAND门214，反相器213的输入端子与NAND门212的输出端子相连，NAND门214的一个输入端子与反相器213的输出端子相连。因此，延迟路径21a具有接收使能信号EN作为输入的NAND门212和214(第三逻辑电路的示例)。反相器213的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
NAND门212的一个输入端子连接到时钟使能器电路15的输出端子，并被配置为接收使能信号EN，作为输入。NAND门212的另一输入端子被配置为接收控制信号CTL，作为输入。此外，NAND门214的一个输入端子连接到时钟使能器电路15的输出端子，并且被配置为接收使能信号EN，作为输入。NAND门214的另一输入端子被配置为接收控制信号CTL，作为输入。
在控制信号CTL是高电平信号的情况下，包括在NAND门212中的N型晶体管212a和包括在NAND门214中的N型晶体管214a处于导通状态。同时，因此，包括在NAND门212中的N型晶体管212a和N型晶体管212b形成沟道。因此，产生了N型晶体管212b的栅极沟道电容。此外，因为N型晶体管212a和212b工作，所以产生镜像电容。类似地，包括在NAND门214中的N型晶体管214a和N型晶体管214b形成沟道。因此，产生了N型晶体管214b的栅极沟道电容。此外，因为N型晶体管214a和214b工作，所以产生镜像电容。以这种方式，当控制信号CTL是高电平信号时，延迟路径21a的电容改变。
另一方面，在控制信号CTL是低电平信号的情况下，包括在NAND门212中的N型晶体管212a和包括在NAND门214中的N型晶体管214a处于关断状态。因此，包括在NAND门212中的N型晶体管212a和N型晶体管212b不形成沟道。因此，不产生N型晶体管212b的栅极沟道电容。此外，因为N型晶体管212a和212b不工作，所以不会产生镜像电容。类似地，包括在NAND门214中的N型晶体管214a和N型晶体管214b不形成沟道。因此，不产生N型晶体管214b的栅极沟道电容。此外，因为N型晶体管214a和214b不工作，所以不会产生镜像电容。以这种方式，当控制信号CTL是低电平信号时，延迟路径21a的电容不改变。
因为根据控制信号CTL的信号电平，不同的晶体管处于导通状态，所以延迟路径21a上的镜像电容和栅极沟道电容改变。因为延迟路径21a的电容因此改变，所以发送到延迟路径21a的使能信号EN的延迟时间改变。延迟路径21a的电容越大，使能信号EN的延迟时间越长。因此，本实现示例中的可变延迟电路21-n可以通过基于占空比校正电路12-n处的延迟时间控制NAND门211来再现占空比校正电路12-n处的延迟时间。此外，本实现示例中的可变延迟电路21-n被配置为在NAND门212和NAND门214处接收公共控制信号CTL，作为输入。然而，通过被配置为在NAND门212和NAND门214处接收不同的控制信号CTL，作为输入，可变延迟电路21-n可以逐步控制使能信号EN的延迟时间。此外，通过增加设置在延迟路径21a上的NAND门和反相器的组，并且通过被配置为接收对于每组不同的控制信号CTL，作为输入，可以高精度地在多个电平处再现占空比校正电路12-n处的延迟时间。作为控制NAND门212和214的控制信号CLT，例如，可以使用由上述相应实现示例中的任何选择信号生成电路生成的选择信号。
(实现示例3-4)
参考图5，通过使用图21来解释根据本实施例的实现示例3-4的电路系统1。图21是描绘根据本实施例的实现示例3-4的电路系统1中包括的可变延迟电路22-n的示意性配置示例的电路框图。在本实现示例中，设置在时钟树电路11的相应通道上的可变延迟电路22-1至22-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用可变延迟电路22-n作为示例来解释可变延迟电路22-1至22-n的示意性配置。为了便于理解，图21还描绘了连接到可变延迟电路22-n和时钟树电路11的时钟选通电路13-n和时钟使能器电路15。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图21所示，本实现示例中的可变延迟电路22-n具有可以在不同延迟时间输出输入使能信号(控制信号的示例)EN的延迟路径22a。延迟路径22a具有电容器222和连接到电容器222的电流镜电路(可变电流源的示例)221。更具体地，延迟路径22a具有连接到时钟使能器电路15的电流镜电路221、连接到电流镜电路221的电容器222以及连接到电容器的反相器223。反相器223的输出端子连接到时钟选通电路13-n(更具体地，反相器电路134b的输入端子(见图5))。
可变延迟电路22-n可以通过使电流镜电路221从充电到高电平的电容器222释放电荷来产生从时钟使能器电路15输入的使能信号EN的延迟。可变延迟电路22-n可以通过改变输入到设置在接地侧的N型晶体管的栅极的栅极电压(即，偏置电压Vb)来调整流过电流镜电路221的电流量。因此，可变延迟电路22-n可以改变电容器222中充电的电荷的放电程度，以调整使能信号EN的延迟时间。例如，流过电流镜电路221的电流量(即，偏置电压Vb的电压值)可以基于由上述相应实现示例中的任何选择信号生成电路生成的选择信号来决定。
本实现示例中的可变延迟电路22-n被配置为根据流过电流镜电路221的电流量生成使能信号EN的延迟。然而，可变延迟电路22-n可以具有可变电容器，来代替电容器222，并且可以被配置为调整可变电容器的电容，以生成使能信号EN的延迟。此外，可变延迟电路22-n可以调整流过电流镜电路221的电流量和可变电容器的电容，以生成使能信号EN的延迟。
因为可以以模拟方式调整流过电流镜电路221的电流量，所以可变延迟电路22-n可以执行与上述实现示例3-1中的可变延迟电路17-n的占空比校正复制电路类似的功能。此外，可变延迟电路22-n可以校正由于过程变化引起的延迟差。
(实现示例4)
参考图5，通过使用图22来解释根据本实施例的实现示例4的电路系统1。图22是描绘根据本实施例的实现示例4的电路系统1中包括的时钟选通电路23-n的示意性配置示例的电路框图。在本实现示例中，设置在时钟树电路11的相应通道上的时钟选通电路23-1至23-n具有相同的配置，并且被配置为执行相同的功能。鉴于此，通过使用时钟选通电路23-n作为示例来解释时钟选通电路23-1至23-n的示意性配置。为了便于理解，图22还描绘了连接到时钟选通电路23-n和时钟树电路11的占空比校正电路12-n、可变延迟电路14-n和时钟使能器电路15。注意，除了可变延迟电路之外，根据上述相应实现示例的电路系统1中的构成元件可以用作本实现示例中的构成元件。
如图22所示，时钟选通电路23-n具有触发器电路231，触发器电路231具有电连接到占空比校正电路12-n的输出端子的时钟输入端子和电连接到可变延迟电路14-n的输出端子的输入端子。触发器电路231包括例如D触发器电路。此外，时钟选通电路23-n具有AND门(第四逻辑电路的示例)232，该AND门具有电连接到占空比校正电路12-n的输出端子的第一输入端子和电连接到触发器电路231的输出端子的第二输入端子。虽然本实现示例中的时钟选通电路23-n具有AND门232，但是在不引起与电路系统1的整体逻辑的矛盾的前提下，可以具有OR门、ExOR门、NAND门、NOR门或ExNOR来代替AND门232。即，AND门、OR门、ExOR门、NAND门、NOR门或ExNOR对应于第四逻辑电路的示例。
如图22所示，时钟选通电路23-n输出的不是差分时钟信号，而是单端时钟信号CLKn。即，根据本实施例的电路系统1是传输单端时钟信号的系统。因此，尽管图中未示出，但是本实现示例中的占空比校正电路12-n不具有单差分转换部分120和用于输出时钟信号ICLK-O的配置。
AND门232的输出端子用作时钟选通电路23-n的输出端子。时钟选通电路23-n被配置为借助于从触发器电路231输出的使能信号EN来控制时钟信号CLKn的开始输出的定时。
(本实施例的优点)
通过使用图23至图28来解释根据本实施例的电路系统的优点。首先，通过使用图23和图24来解释可变延迟电路的有效性。图23和图24描绘了用于解释可变延迟电路的有效性的时钟信号和使能信号的时序图。在下面提到的图23和图24以及图25至图28中，“输入CK”表示输入到时钟树电路11的时钟信号，“占空比校正后的CK”表示从占空比校正电路输出的时钟信号。在图23至图28中，“EN@COM”表示输入到时钟使能器电路的使能信号，“EN@LANE”表示从时钟使能器电路输出的使能信号。图23至图28中描绘的“THRU”表示从时钟选通电路中设置的触发器电路输出的使能信号。图23至图28中描绘的“门IN”表示输入到时钟选通电路中设置的时钟反相器(或NAND门)的时钟信号。图23至图28中描绘的“输出CK”表示从时钟选通电路输出的时钟信号。
如图23所示，在时钟信号的占空比为50％的情况下，时钟信号的保持裕度被定义为“thold”。例如，在时钟信号的占空比高于50％的情况下，占空比校正电路的延迟增加Δt。因此，如图23所示，时钟信号的保持裕度是“Hold1”，并且可以由以下公式(1)表示。
Hold1＝thold-Δt...(1)
因此，当时钟信号的占空比变得高于50％时，时钟信号的保持裕度Hold1在占空比校正电路处减小延迟Δt，如公式(1)所示。
在此处，如果通过使用可变延迟电路使使能信号延迟时间“tvar”的情况下的保持裕度被定义为“Hold2”，则可以由以下公式(2)表示。
Hold2＝thold-Δt+tvar...(2)
如图24所示，通过使用可变延迟电路将使能信号延迟时间tvar，时钟信号的保持裕度hold恢复了时间tvar(见公式(2))。特别地，通过使时间tvar等于占空比校正电路处的延迟Δt，在时钟信号的占空比为50％的状态下，保持裕度Hold2被恢复为等于保持裕度thold。
虽然省略了附图，但是在时钟信号的占空比低于50％的情况下，占空比校正电路处的延迟减小。在这种情况下，可变延迟电路减少了使能信号延迟的时间tvar。因此，恢复了使能信号的设置裕度。虽然通过使用图23和图24提到了时钟信号的占空比，但是类似的原理也适用于过程变化，并且通过在使能信号中再现与时钟信号的延迟等同的延迟，减轻了时钟信号的定时限制。因此，可以加速电路系统1。
接下来，通过使用图25至图28来解释基于数据速率的延迟切换。
如图25所示，在时钟信号是高频信号的情况下，使能信号中的设置裕度tsetup很小。另一方面，如图26所示，在时钟信号是低频信号的情况下，使能信号中的设置裕度tsetup很大。
如果定义时钟信号的周期为T0，占空比校正电路处的延迟为Td,ck，并且从输入到设置在时钟选通电路中的触发器电路的低电平时钟信号变为高电平时钟信号的时间到DFF输出高电平信号的时间的延迟为Td,en的情况下，则在时钟信号是高频信号的情况下的设置裕度tsetup,high可以有以下公式(3)表示。注意，时钟信号的占空比是50％。
tsetup,high＝(T0/2)+td,ck—td,en...(3)
在时钟信号的频率变为一半的情况下，时钟信号的周期加倍。即使时钟信号的频率变为一半，占空比校正电路处的延迟也不会改变。因此，在时钟信号是低频信号的情况下，设置裕度tsetup,low可以由以下公式(4)表示。注意，公式(4)表示在频率相对于公式(3)中的时钟信号的频率变为一半的情况下的设置裕度tsetup,low，并且时钟信号的占空比为50％。
tsetup,high＝(T0/2)×2+td,ck—td,en
＝tsetup,high+(T0/2)...(4)
如公式(4)所示，如果时钟信号的频率变为一半，则设置裕度随着时钟信号周期的增加而增加。保持裕度仅取决于时钟信号的延迟，而不取决于时钟信号的频率。然而，应当注意，当时钟信号处于低速时，占空比误差的绝对值趋于增加。因此，即使在时钟信号是高频信号的情况下保持裕度不会成为问题，但是当时钟信号是低频信号时，保持裕度有可能成为问题。
如图27所示，假设在时钟信号是占空比高于50％的低频(低速模式)信号的情况下，使能信号中的保持裕度Hold较小，并且确保了足够的设置裕度Setup。在时钟信号是低频(低速模式)信号的情况下，如图28所示，通过均匀地增加使能信号的延迟，可以充分确保使能信号中的保持裕度Hold和设置裕度Setup。均匀增加使能信号延迟的方法在控制方面比校准更容易。
如上所述，根据本实施例的电路系统可以在预定时段(例如，时钟信号的一个周期)中开始在时钟树电路的每个通道中输出时钟信号。因此，根据本实施例的电路系统使得可以加快与连接到下游的电路的接合。根据本实施例的电路系统可以解决与占空比校正电路和时钟选通电路的适当同时操作相关的问题，该问题是当采用加速与外部电路的接合所必需的半速率架构时的障碍，并且可以加速接合。
以这种方式，根据本实施例的电路系统可以应用于使用时钟树电路的应用，例如，图像传感器和显示端口。
尽管到目前为止已经通过提及前提技术、实施例及其修改示例解释了本公开，但是本公开不限于上述实施例等，并且可以对其进行各种修改。注意，本说明书中描述的优点仅仅是为了说明的目的而呈现的。本公开的优点不限于本说明书中描述的优点。本公开可以设置除了本说明书中描述的优点以外的优点。
此外，例如，本公开可以采用以下配置。
(1)一种电路系统，包括：
时钟树电路，所述时钟树电路具有多个通道，时钟信号被分配到所述多个通道；
占空比校正电路，所述占空比校正电路设置在所述多个通道中的每一者上，并且所述占空比校正电路校正所述时钟信号的占空比；
时钟选通电路组，所述时钟选通电路组具有时钟选通电路，所述时钟选通电路设置在所述多个通道中的每一者上，并且所述时钟选通电路接收来自所述占空比校正电路的所述时钟信号作为输入，所述时钟选通电路组在预定时段内开始从多个所述时钟选通电路中的每一者输出所述时钟信号；以及
可变延迟电路，与多个所述占空比校正电路中的每一者相关联地设置所述可变延迟电路，并且所述可变延迟电路能够改变控制信号的延迟时间，其中，所述控制信号控制从所述时钟选通电路开始输出所述时钟信号的定时。
(2)根据(1)所述的电路系统，其中，
所述可变延迟电路包括
分配部，所述分配部分配所输入的所述控制信号，以及
选择部，所述选择部选择由所述分配部分配的多个所述控制信号中的任何一者，所述控制信号具有不同的延迟时间。
(3)根据(2)所述的电路系统，其中，所述分配部具有第一逻辑电路，所述第一逻辑电路接收由所述分配部分配的所述控制信号作为输入。
(4)根据(2)或(3)所述的电路系统，其中，所述选择部具有第二逻辑电路，所述第二逻辑电路接收由所述分配部分配的所述控制信号作为输入。
(5)根据(2)或(3)所述的电路系统，其中，所述选择部具有多路复用器电路，所述多路复用器电路接收多个所述控制信号作为输入。
(6)根据(2)至(5)中任一项所述的电路系统，还包括：
选择信号生成部，所述选择信号生成部至少基于输入到所述占空比校正电路的所述时钟信号，生成用于选择多个所述控制信号中的任何一者的选择信号。
(7)根据(6)所述的电路系统，其中，所述选择信号生成部生成根据输入到所述占空比校正电路的所述时钟信号的数据速率而不同的所述选择信号。
(8)根据(6)所述的电路系统，其中，所述选择信号生成部基于所述占空比校正电路处的延迟时间或所述占空比校正电路处的占空比误差来生成所述选择信号。
(9)根据(6)所述的电路系统，其中，所述选择信号生成部基于从所述时钟树电路输出的所述时钟信号和从外部电路输入的预定信号来生成所述选择信号。
(10)根据(1)所述的电路系统，其中，所述可变延迟电路具有能够以不同的延迟时间输出所输入的所述控制信号的延迟路径。
(11)根据(10)所述的电路系统，其中，所述延迟路径具有与所述占空比校正电路的一部分相同的配置。
(12)根据(10)所述的电路系统，其中，所述延迟路径具有可变电容元件，所述可变电容元件设置在参考电势供应部和发送所述控制信号的信号线之间。
(13)根据(10)所述的电路系统，其中，所述延迟路径具有电容器和连接到所述电容器的可变电流源。
(14)根据(10)所述的电路系统，其中，所述延迟路径具有接收所述控制信号作为输入的第三逻辑电路。
(15)根据(1)至(14)中任一项所述的电路系统，其中，所述占空比校正电路具有反相器电路，所述反相器电路的驱动能力基于所述时钟信号的占空比而改变。
(16)根据(1)至(15)中任一项所述的电路系统，其中，所述占空比校正电路具有接收所述时钟信号作为输入的低通滤波器。
(17)根据(1)至(16)中任一项所述的电路系统，其中，
所述时钟选通电路包括
触发器电路，所述触发器电路具有电连接到所述占空比校正电路的输出端子的时钟输入端子和电连接到所述可变延迟电路的输出端子的输入端子，以及
第四逻辑电路，所述第四逻辑电路具有电连接到所述占空比校正电路的输出端子的第一输入端子和电连接到所述触发器电路的输出端子的第二输入端子。
(18)根据(17)所述的电路系统，其中，所述第四逻辑电路包括时钟反相器或传输门。
(19)根据(17)所述的电路系统，其中，所述第四逻辑电路包括AND门、OR门、ExOR门、NAND门、NOR门、或ExNOR门。
(20)根据(1)至(19)中任一项所述的电路系统，其中，所述预定时段是与所述时钟信号的一个周期相同的时间。
本领域技术人员将理解，可以根据设计和其他因素方面的要求来构思各种修正、组合、子组合和修改，并且它们包括在所附权利要求和权利要求的等同物的范围内。
[附图标记列表]
1：电路系统
11：时钟树电路
12-1、12-2、12-n、12a-n、12b-n：占空比校正电路
12a：单差分转换部分
12b：占空比调整部分
13、13-1、13-2、13-n、23-1、23-n：时钟选通电路
14-1、14-2、14-n、17-1、17-n、18-1、18-n、21-1、21-n、22-1、22-n：可变延迟电路
14a、14b、14g、14i、15g、15i：分配部
14b、14d、14h：选择部
14z：延迟部分
15：时钟使能器电路
16-1、16a-n、16b-n、16-n：选择信号生成电路
18a、21a、22a：延迟路径
111、112-1、112-2、112-n：缓冲器
113-1、113-2、113-n：通道
120：单差分转换部分
121aN、121aP：反相部分
121bN、121bP、121cN、121cP：可变电流源
121N、121P、123N、134b、141a、141c、142c、142g、122N、122P、123N、123P、126、127、131N、131P、133N、133P、134c、181、183、211、213、223：反相器
142i、143c、143g、143i、144c、144g、144i、145g、145i：反相器电路
124N、124P、163：低通滤波器
125N、125P：放大器
129a：时间-数字转换电路(TDC)
129b：逻辑电路
132N、132P、141e：时钟反相器
134a：触发器电路
141b、142b、143b、144b、145b、146b、147b、148b、149b、212、214：NAND门
141d、142d、143d、144d：传输门
141f：三态缓冲器
141g、141i、185：信号线
141h：多路复用器电路
161：延迟时间检测电路
162、165：解码器
164：模数转换器(ADC)
182、184：可变电容器
221：电流镜电路
222、C+、C-：电容器
231：触发器电路
232：AND门
R+、R-：电阻器。

Claims (20)

1.一种电路系统，包括：
时钟树电路，所述时钟树电路具有多个通道，时钟信号被分配到所述多个通道；
占空比校正电路，所述占空比校正电路设置在所述多个通道中的每一者上，并且所述占空比校正电路校正所述时钟信号的占空比；
时钟选通电路组，所述时钟选通电路组具有时钟选通电路，所述时钟选通电路设置在所述多个通道中的每一者上，并且所述时钟选通电路接收来自所述占空比校正电路的所述时钟信号作为输入，所述时钟选通电路组在预定时段内开始从多个所述时钟选通电路中的每一者输出所述时钟信号；以及
可变延迟电路，与多个所述占空比校正电路中的每一者相关联地设置所述可变延迟电路，并且所述可变延迟电路能够改变控制信号的延迟时间，其中，所述控制信号控制从所述时钟选通电路开始输出所述时钟信号的定时。
2.根据权利要求1所述的电路系统，其中，
所述可变延迟电路包括
分配部，所述分配部分配所输入的所述控制信号，以及
选择部，所述选择部选择由所述分配部分配的多个所述控制信号中的任何一者，所述控制信号具有不同的延迟时间。
3.根据权利要求2所述的电路系统，其中，所述分配部具有第一逻辑电路，所述第一逻辑电路接收由所述分配部分配的所述控制信号作为输入。
4.根据权利要求2所述的电路系统，其中，所述选择部具有第二逻辑电路，所述第二逻辑电路接收由所述分配部分配的所述控制信号作为输入。
5.根据权利要求2所述的电路系统，其中，所述选择部具有多路复用器电路，所述多路复用器电路接收多个所述控制信号作为输入。
6.根据权利要求2所述的电路系统，还包括：
选择信号生成部，所述选择信号生成部至少基于输入到所述占空比校正电路的所述时钟信号，生成用于选择多个所述控制信号中的任何一者的选择信号。
7.根据权利要求6所述的电路系统，其中，所述选择信号生成部生成根据输入到所述占空比校正电路的所述时钟信号的数据速率而不同的所述选择信号。
8.根据权利要求6所述的电路系统，其中，所述选择信号生成部基于所述占空比校正电路处的延迟时间或所述占空比校正电路处的占空比误差来生成所述选择信号。
9.根据权利要求6所述的电路系统，其中，所述选择信号生成部基于从所述时钟树电路输出的所述时钟信号和从外部电路输入的预定信号来生成所述选择信号。
10.根据权利要求1所述的电路系统，其中，所述可变延迟电路具有能够以不同的延迟时间输出所输入的所述控制信号的延迟路径。
11.根据权利要求10所述的电路系统，其中，所述延迟路径具有与所述占空比校正电路的一部分相同的配置。
12.根据权利要求10所述的电路系统，其中，所述延迟路径具有可变电容元件，所述可变电容元件设置在参考电势供应部和发送所述控制信号的信号线之间。
13.根据权利要求10所述的电路系统，其中，所述延迟路径具有电容器和连接到所述电容器的可变电流源。
14.根据权利要求10所述的电路系统，其中，所述延迟路径具有接收所述控制信号作为输入的第三逻辑电路。
15.根据权利要求1所述的电路系统，其中，所述占空比校正电路具有反相器电路，所述反相器电路的驱动能力基于所述时钟信号的占空比而改变。
16.根据权利要求1所述的电路系统，其中，所述占空比校正电路具有接收所述时钟信号作为输入的低通滤波器。
17.根据权利要求1所述的电路系统，其中，
所述时钟选通电路包括
触发器电路，所述触发器电路具有电连接到所述占空比校正电路的输出端子的时钟输入端子和电连接到所述可变延迟电路的输出端子的输入端子，以及
第四逻辑电路，所述第四逻辑电路具有电连接到所述占空比校正电路的输出端子的第一输入端子和电连接到所述触发器电路的输出端子的第二输入端子。
18.根据权利要求17所述的电路系统，其中，所述第四逻辑电路包括时钟反相器或传输门。
19.根据权利要求17所述的电路系统，其中，所述第四逻辑电路包括AND门、OR门、ExOR门、NAND门、NOR门、或ExNOR门。
20.根据权利要求1所述的电路系统，其中，所述预定时段是与所述时钟信号的一个周期相同的时间。
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