JP7077298B2 - クロック位相生成のための方法および装置 - Google Patents

Description

本開示は、一般に、デジタル通信の分野に関し、より詳細には、位相補間回路によるクロック位相生成に関する。

高速デジタル通信に使用される数多くのシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）の実装は、位相補間回路を利用して任意のクロック位相を生成する。任意のクロック位相を生成するために、位相補間回路は通常、固定されたクロック位相のセットを入力として必要とする。固定されたクロック位相のセットは、中央で生成され、その後、グローバル分配によって複数の通信路の中で共有され得る。あるいは、クロック固定された位相のセットは、目的地近くの各通信路内で局所的に生成されてもよい。

固定されたクロック位相の中央で生成されたセットは、複数の通信路の中で電力コストを償却しているが、固定されたクロック位相のセットを分配するために必要な全体的なバッファリング電力および位相誤差の蓄積を増大させている。固定されたクロック位相の局所的に生成されたセットは、全体的なバッファリング電力の消費は少ないが、固定されたクロック位相のセットを生成する電力コストを償却することはできない。したがって、固定されたクロック位相のセットを中央でまたは局所的に生成することの決定は、電力およびパフォーマンスの考慮事項のバランスをとるものである。

クロック位相生成のための方法、非一過性コンピュータ可読媒体、および回路が、開示される。１つの例では、回路は、注入同期発振器と、ループコントローラと、位相補間回路とを含む。注入同期発振器は、注入されたクロック信号を受け取るための入力部と、固定されたクロック位相のセットを転送するための出力部とを含む。ループコントローラは、固定されたクロック位相の位相分離誤差を受け取るための入力部と、位相分離誤差から導出された電源電圧を転送するための出力部とを含む。電源電圧は、注入同期発振器の自走周波数を注入されたクロック信号の周波数に一致させる。位相補間回路は、固定されたクロック位相のセットを注入同期発振器から直接受け取るための入力部と、電源電圧をループコントローラから受け取るための入力部と、任意のクロック位相を転送するための出力部とを含む。

任意選択により、ループコントローラは、位相分離誤差をゼロに向かって駆動することによって電源電圧を見い出す。

任意選択により、回路は、固定されたクロック位相のセットを受け取るための位相分離誤差検出器と、固定されたクロック位相のセットの位相分離誤差を転送するための出力部とをさらに含むことができる。

任意選択により、注入同期発振器、位相分離誤差検出器、およびループコントローラは、位相分離誤差検出器によって駆動される周波数ロッキングループを形成することができる。

任意選択により、位相分離誤差検出器は、固定されたクロック位相のセットに対して、同相および直交位相の誤差検出を実行するようにプログラムされ得る。

任意選択により、回路は、さらに、任意のクロック位相を受け取るための入力部と、電源電圧を受け取るための入力部とを有するバッファのセットを含むことができる。

任意選択により、回路は、シリアライザ／デシリアライザの一部であってよい。

任意選択により、ループコントローラは、チャージポンプと、ループフィルタとを含むことができる。

任意選択により、ループコントローラは、アキュムレータを含むことができる。

任意選択により、注入同期発振器は、電圧制御された発振器を形成するように構成された複数の相補型金属酸化膜半導体インバータを含むことができ、複数の相補型金属酸化膜半導体インバータの各々は、固定されたクロック位相のセットのうち１つのクロック位相を転送するための出力部を含む。単一の相補型金属酸化膜半導体インバータは、注入されたクロック信号を受け取るための入力部を有することができる。

任意選択により、単一の相補型金属酸化膜半導体は、固定されたクロック位相のセットのうち１つのクロック位相に短絡された出力部をさらに含むことができる。

任意選択により、位相補間回路は、複数のマルチプレクサを含むことができ、複数のマルチプレクサの各マルチプレクサは、複数の入力部を含み、複数の入力部の各入力部は、固定されたクロック位相のセットのうち１つのクロック位相を受け取るように設定される。位相補間回路は、さらに、複数のインバータを含むことができ、複数のインバータの各インバータは、複数のマルチプレクサのうち１つのマルチプレクサの出力を受け取るための入力部を有する。

任意選択により、複数のマルチプレクサの各マルチプレクサは、複数の相補型金属酸化膜半導体トライステートインバータを使用して実装され得る。

任意選択により、複数のインバータの各インバータは、相補型金属酸化膜半導体トライステートインバータのアレイとして実装されてよく、固定されたクロック位相のセットの位相混合は、複数のインバータ内で異なる数の相補型金属酸化膜半導体トライステートインバータを作動させることによって達成される。

１つの例では、方法は、注入されたクロック信号を使用して、固定されたクロック位相のセットを注入同期発振器によって生成することを含む。注入同期発振器の自走周波数を注入されたクロック信号の周波数に一致させる、注入同期発振器のための電源電圧が見い出される。注入同期発振器の自走周波数は、電源電圧を使用して、注入されたクロック信号の周波数にロックされる。注入同期発振器は、次いで、自走周波数のロッキングに続いて、固定されたクロック位相の新しいセットを生成する。固定されたクロック位相の新しいセットは、直接注入同期発振器から位相補間回路に転送される。

任意選択により、方法は、固定されたクロック位相の新しいセットを使用して、任意のクロック位相を位相補間回路によって生成することをさらに含むことができる。

任意選択により、方法は、さらに、電源電圧を、任意のクロック位相を受け取るバッファのセットに転送することを含むことができる。

任意選択により、方法は、さらに、電源電圧を位相補間回路に転送することを含むことができる。

任意選択により、見い出すことは、固定されたクロック位相のセットの位相分離誤差を決定することと、位相分離誤差をゼロに向かって駆動することによって電源電圧を決定することとを含むことができる。

任意選択により、均一な位相分離が、クロック位相の新しいセット内の個々のクロック位相間に維持される。

他の特徴は、詳細な説明および特許請求の範囲の考慮から認識されるであろう。

添付の図は、本開示の１つまたは複数の態様による例となる実施形態を図示するが、この添付の図は、本開示を図示する実施形態に限定すると解釈されるべきではなく、説明および理解のためにすぎない。

上位レベルの、クロック位相生成のための例となる回路の図である。 図１の相補型金属酸化膜半導体ベースの注入同期発振器の２段階の例となる実装のより詳細な図である。 図１の相補型金属酸化膜半導体ベースの位相補間回路の例となる実装のより詳細な図である。 クロック位相生成のための方法４００の流れ図である。 本明細書に説明する機能を実行する際に使用するのに適した汎用コンピュータの上位レベルのブロック図である。

理解を容易にするために、可能なところでは、同一の参照番号を使用して図に共通する同一の要素を指定している。

これ以後、さまざまな特徴が図を参照して説明される。図は、原寸に比例するか、または比例しないことがあり、類似の構造または機能の要素は、図を通じて同じ参照番号によって表されることに留意されたい。図は、特徴の説明を容易にするよう意図されるにすぎないことに留意されたい。これらは、特許請求する本発明の網羅的な説明として、または特許請求する本発明の範囲の限定として意図されるものではない。加えて、示す実施形態は、図示する態様または利点をすべて有する必要はない。特定の実施形態と併用して説明する態様または利点は、必ずしもその実施形態に限定されるのではなく、任意の他の実施形態において、そのように示されなくても、またはそのように明示的に説明されなくても実践することができる。

本開示は、注入同期発振器を使用して周波数追跡電源電圧を導く、クロック位相発生のための方法、非一過性コンピュータ可読媒体、および回路を広く開示する。上記で論じたように、位相補間回路への入力として使用される固定されたクロック位相のセットは、中央でまたは局所的に生成されてよく、中央でまたは局所的に生成することの決定は、電力およびパフォーマンスの考慮事項のバランスをとるものである。たとえば、固定されたクロック位相のセットを局所的に生成することは、より多くの電力を消費するが、局所的に生成されたクロック位相のその後の分配の電力の消費は、少ない。

本開示の１つの例は、周波数ロッキングループ内に相補型金属酸化膜半導体（ＣＭＯＳ）ベースの注入同期発振器（ＩＬＯ）およびＣＭＯＳベースの位相補間回路を提供する。周波数ロッキングループによって見い出された周波数追跡電源電圧は、類似のＣＭＯＳ回路構造を含むＩＬＯおよび位相補間回路の両方に使用することができる。したがって、ＩＬＯに入来するクロック周波数を追跡する電源電圧が見い出されると、同じ電源電圧を位相補間回路に適用してその回路帯域が周波数を追跡することを確実にすることもできる。別の例では、この同じ周波数追跡電源電圧はまた、ＣＭＯＳバッファのセットにも使用することができる。ＩＬＯは、位相補間回路によって使用するための固定されたクロック位相のセットを生成する。周波数追跡電源電圧は、固定されたクロック位相の位相分離誤差から見い出され、位相分離誤差をゼロに駆動するように設定され、それにより、均一な位相分離が、固定されたクロック位相間に維持される。均一な位相分離は、さらに、位相補間回路によって生成されたクロック位相の線形性を向上させる。

図１は、クロック位相生成のための、（たとえば、ＳＥＲＤＥＳなどのデジタル通信デバイス内に部分的にまたは全体的に実装される）例となる回路１００を上位レベルで示す。１つの例では、回路１００は、ＣＭＯＳベースの注入同期発振器（ＩＬＯ）１０２と、位相分離誤差検出器１０４と、電圧レギュレーター１０６と、ＣＭＯＳベースの位相補間回路（ＰＩ）１０８と、他のＣＭＯＳ回路網１１０と、ループコントローラ１１６とを含む。

ＣＭＯＳベースのＩＬＯ １０２は、注入されたグローバルクロック信号ｃｋ＿ｉｎｊ １１２を受け取るための入力部を含む。ＣＭＯＳベースのＩＬＯは、グローバルクロック信号１１２を使用して、固定されたクロック位相のセットを出力として生成する。ＣＭＯＳベースのＩＬＯ １０２として配備され得るＣＭＯＳベースのＩＬＯの１つの例が、図２にさらに詳細に示される。

位相分離誤差検出器１０４は、ＣＭＯＳベースのＩＬＯ １０２の出力部に結合された少なくとも１つの入力部を含む。位相分離誤差検出器１０４は、ＣＭＯＳベースのＩＬＯ １０２によって生成された固定されたクロック位相のセットを受け取り、これらの位相分離誤差を決定するために固定されたクロック位相を処理する。本開示の内容において、「位相分離誤差」は、固定されたクロック位相間の間隔が（たとえば、４つの固定されたクロック位相のセットの場合は９０度の）均一間隔から逸出する量を指す。たとえば、位相分離誤差は、同相（Ｉ）クロック（たとえばゼロ度）と直交位相（Ｑ）クロック（たとえば９０度）との間の分離、ならびにＱクロックと逆転させたＩクロック（たとえば１８０度）との間の分離を測定することができる。これら分離のどちらが大きいかに応じて、位相誤差を導くことができる。したがって、１つの例では、位相分離誤差検出器１０４は、ＣＭＯＳベースのＩＬＯ １０２の出力上で同相および直交位相（ＩＱ）の誤差検出を実行するが、クロック位相間の９０度分離をとらない、位相分離誤差検出のための他の技術を実装することもできる。

ループコントローラ１１６は、位相分離誤差検出器１０４の出力部に結合された少なくとも１つの入力部を含む。ループコントローラ１１６は、ＣＭＯＳベースのＩＬＯ １０２によって生成された、固定されたクロック位相の位相分離誤差を受け取り、この位相分離誤差から、ＣＭＯＳベースのＩＬＯ １０２の自走周波数を入来するグローバルクロック１１２の周波数に一致させる電源電圧を決定する。１つの例では、電源電圧は、位相分離誤差をゼロに向かって直接駆動することによって見い出される。位相分離誤差をゼロに向かって駆動することによって電源電圧を見い出すための１つの方法は、Ｒａｊらの「Ａ４－ｔｏ－１１ ＧＨｚ Ｉｎｊｅｃｔｉｏｎ－Ｌｏｃｋｅｄ Ｑｕａｒｔｅｒ－Ｒａｔｅ Ｃｌｏｃｋｉｎｇ ｆｏｒ ａｎ Ａｄａｐｔｉｖｅ １５３ｆＪ／ｂ Ｏｐｔｉｃａｌ Ｒｅｃｅｉｖｅｒ ｉｎ ２８ｎｍ ＦＤＳＯＩ ＣＭＯＳ」、２０１５年、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅによって詳細に説明されている。ループコントローラ１１６は、アナログまたはデジタル回路網内に実装され得る。たとえば、アナログベースのループコントローラ１１６は、一部のアナログ位相同期ループに使用されるものなどのチャージポンプおよびループフィルタの組み合わせを備えてもよい。デジタルベースのループコントローラ１１６は、一部のデジタルフィルタに使用されるものなどの簡単なアキュムレータを備えてもよい。この場合、位相分離誤差が正である場合、ループコントローラ１１６の出力（すなわち電源電圧）は増大する。位相分離誤差が負である場合、ループコントローラ１１６の出力は低下する。ループコントローラ１１６の出力は、入力電圧として電圧レギュレーター１０６に提供される。

電圧レギュレーター１０６は、ループコントローラ１１６の出力部に結合された少なくとも１つの入力部を含む。電圧レギュレーター１０６は、ループコントローラ１１６によって生成された入力電圧を受け取り、この入力電圧を使用して、固定された電源電圧（ａｖｃｃ＿ｒｅｇ）を出力として維持する。電圧レギュレーター１０６は、電力供給ノイズなどの他の外乱に拘わらず、この固定された電源電圧を維持する。１つの例では、ループコントローラ１１６から受け取られた入力電圧は、電圧レギュレーター１０６によって出力された、固定された電源電圧ａｖｃｃ＿ｒｅｇと同じである。

電圧レギュレーターの出力（すなわち電源電圧ａｖｃｃ＿ｒｅｇ）は、ＣＭＯＳベースのＩＬＯ １０２、ＣＭＯＳベースのＰＩ １０８、および他のＣＭＯＳ回路網１１０を含むサブ回路１１４に直接送られる。１つの例では、電源電圧ａｖｃｃ＿ｒｅｇは、ＣＭＯＳベースのＩＬＯ １０２に直接、ＣＭＯＳベースのＰＩ １０８に直接、および他のＣＭＯＳ回路網１１０に直接送られる。しかし、別の例では、電源電圧ａｖｃｃ＿ｒｅｇは、ＣＭＯＳベースのＰＩ １０８および他のＣＭＯＳ回路網１１０に、電源電圧ａｖｃｃ＿ｒｅｇを用いて追跡する別個の電源電圧として送られる。たとえば、電源電圧間にいくらかのずれが存在することがあり（たとえば、ＣＭＯＳベースのＰＩ １０８への電源電圧は、電源電圧ａｖｃｃ＿ｒｅｇより１０ミリボルト高い）、または電源電圧の比が存在することがある（たとえば、ＣＭＯＳベースのＰＩ １０８への電源電圧は、電源電圧ａｖｃｃ＿ｒｅｇより１０％高い）。しかし、いずれの場合も、電源電圧は一緒に動く。したがって、電源電圧ａｖｃｃ＿ｒｅｇが上がる場合、ＣＭＯＳベースのＰＩ １０８への電源電圧もまた上がる。

ＣＭＯＳベースのＩＬＯ １０２では、電源電圧を使用してＣＭＯＳベースのＩＬＯ １０２の自走周波数（すなわち固有振動数）を、注入されたグローバルクロック信号１１２の周波数に周波数ロックし、これは、図２に関連してさらに詳細に説明する。

ＣＭＯＳベースのＰＩ １０８は、ＣＭＯＳベースのＩＬＯ １０２の出力部および電圧レギュレーター１０６の出力部の両方に結合された入力部を含む。追加的に、ＣＭＯＳベースのＰＩ １０８は、制御入力１１８（たとえば、クロックおよびデータ再生（ＣＤＲ）回路からのデジタルビットのセット）を受け取るための入力部を含む。ＣＭＯＳベースのＰＩ １０８は、ＣＭＯＳベースのＩＬＯ １０２の出力を受け取り、制御入力１１８を使用して、これらの出力のうちどちらを任意のクロック位相として出力するかを決定する。ＣＭＯＳベースのＰＩ １０８として配備され得るＣＭＯＳベースのＰＩの１つの例が、図３にさらに詳細に示される。

他のＣＭＯＳ回路網１１０は、ＣＭＯＳバッファまたはＣＭＯＳベースのＰＩ １０８の出力部に連結された、固定されたクロック位相のセットを受け取るための入力部を有する他の回路網を含むことができる。他のＣＭＯＳ回路網１１０の少なくとも一部は、追加的に、電圧レギュレーター１０６の出力部に連結された、電源電圧ａｖｃｃ－ｒｅｇを受け取るための入力部を含む。

したがって、ＣＭＯＳベースのＩＬＯ １０２の出力から導出された電源電圧ａｖｃｃ＿ｒｅｇは、ＣＭＯＳベースのＰＩ １０８および他の回路網１１０を含む、回路帯域が作動周波数を追跡することが望ましくなり得るその後のＣＭＯＳブロックに使用される。特に、周波数追跡電源電圧ａｖｃｃ＿ｒｅｇを、類似のＣＭＯＳ回路構造を含むＣＭＯＳベースのＩＬＯ １０２およびＣＭＯＳベースのＰＩ １０８の両方に使用することができる。ＩＬＯおよびＰＩの両方がＣＭＯＳゲートを使用するとき、共通電源電圧を使用することは、回路帯域を制御するための簡単で効果的な方法である。特に、ＣＭＯＳベースのＩＬＯ １０２に入来するクロック周波数を追跡する電源電圧が見い出されたとき、同じ電源電圧をＣＭＯＳベースのＰＩ １０８にも適用して、回路帯域が周波数を追跡することを確実にすることができる。

回路帯域が周波数を追跡すると、ＣＭＯＳベースのＰＩの出力の線形性が向上する。良好な線形性のために、クロック上昇時間は、クロック位相分離に類似するものでなければならない。たとえば、９０度離れた２つのクロック位相を混合する場合、クロック上昇時間は、クロック期間の２５パーセントより長くなければならず、４５度離れた２つのクロック位相を混合する場合、クロック上昇時間は、クロック期間の１２．５％より長くなければならないなどとなる。周波数追跡電源電圧ａｖｃｃ＿ｒｅｇ以外の固定された電圧を使用してＣＭＯＳベースのＰＩ １０８に電力を供給した場合、クロック上昇時間は、遅いクロックには早すぎる場合があり、その結果、線形でないＰＩ出力が生じる場合がある。

回路１００は、こうして、ＣＭＯＳベースのＩＬＯ １０２を、位相分離誤差検出器１０４によって駆動される周波数ロッキングループ設定内に置く。この設定は、ＣＭＯＳベースのＩＬＯ １０２のロッキング範囲を増大させ、位相誤差を最少にする。周波数ロッキングループは、ＣＭＯＳベースのＩＬＯ １０２の電源電圧ａｖｃｃ＿ｒｅｇを調整して、位相分離誤差がゼロであるところでロックする。こうして、電圧レギュレーター１０６によって見い出された電源電圧は、クロック注入周波数と共に追跡する。

さらに、ＣＭＯＳベースのＰＩ １０８を、ＣＭＯＳベースのＩＬＯ １０２の後、かつ（電圧レギュレーター１０６によって見い出された）ＣＭＯＳベースのＩＬＯ １０２と同じ電源電圧下に置くことにより、ＣＭＯＳベースのＰＩ １０８の線形性を、ＣＭＯＳベースのＰＩ １０８の前に別個の位相分離誤差補正ブロックを使用することなく向上させることができる（ＣＭＯＳベースのＩＬＯの出力の位相分離誤差は、出力がＣＭＯＳベースのＰＩ １０８に転送される前にループによってすでに最小にされているため）。

したがって、ＣＭＯＳベースのＰＩ １０８によって使用するための固定されたクロック位相のセットを、局所的に生成することができ、グローバル分配は、単一の位相または位相の対を利用して周波数情報を運ぶことになる。これは、クロック位相生成段階および分配段階の両方の電力消費を最小にする。

図２は、図１のＣＭＯＳベースのＩＬＯ １０２の２つの段階の例となる実装をより詳細に示す。図２は、ＣＭＯＳベースのＩＬＯ １０２のための例となる設定を１つだけ提示しており、他の異なる設定もまた可能になり得ることに留意されたい。たとえば、ＣＭＯＳベースのＩＬＯ １０２は、任意の数の段階を含むことができる。さらに、シングルエンド式出力が示されているが、別の例では、ＣＭＯＳベースのＩＬＯ １０２は、差動出力の対を生み出すことができる。上記で論じたように、ＣＭＯＳベースのＩＬＯ １０２は、ＣＭＯＳベースのＰＩ １０８のための固定されたクロック位相のセットを生成するように設定され、示す例では、９０度で分離される４つのクロック位相ｃｋ０～ｃｋ３が生成される。

１つの例では、ＣＭＯＳベースのＩＬＯ １０２は、複数のインバータ２００ａ～２００ｅを備える（これ以後、集合的に「インバータ２００」と称する）。図２は、５つのインバータ２００（これに加えて２つのたすきがけの設定に構成されたさらに４つの非標識のインバータ）を示すが、任意の数のインバータを使用することもできる。インバータ２００ａ～２００ｄは、電圧制御された発振器に類似する方法で設定され、その一方でインバータ２００ｅは、クロック信号ｃｋ＿ｉｎｊの注入のために含まれる。示す例では、クロック注入は、インバータ２００ｅの出力部をクロック位相ｃｋ３に短絡することによって達成される。しかし、他の例では、クロック注入は、異なる方法で達成され得る。

インバータ２００ｅからのクロック注入が無い場合、ＣＭＯＳベースのＩＬＯ １０２はその自走周波数で発振し、この自走周波数は、電源電圧ａｖｃｃ＿ｒｅｇを調整することによって制御される。しかし、クロック信号ｃｋ＿ｉｎｊがインバータ２００ｅにおいて注入され、注入されたクロック信号の周波数がロッキング範囲内（すなわち、ＣＭＯＳベースのＩＬＯ １０２の自走周波数近くの特定の周波数範囲内）にあるとき、ＣＭＯＳベースのＩＬＯ １０２の出力周波数は、注入されたクロック信号ｃｋ＿ｉｎｊの周波数と同じになる。図１に示す例では、ＣＭＯＳベースのＩＬＯの出力（たとえばクロック位相ｃｋ０～ｃｋ３）の位相分離誤差を使用して、ＣＭＯＳベースのＩＬＯの自走周波数を注入されたクロック信号ｃｋ＿ｉｎｊの周波数に一致させる電源電圧ａｖｃｃ＿ｒｅｇを見い出し、この電源電圧ａｖｃｃ＿ｒｅｇは、ＣＭＯＳベースのＩＬＯ １０２に送り返されて自走周波数を制御する。

加えて、位相ノイズ、位相誤差（すなわち固定されたクロック位相の出力セット間の分離がどれだけ均一であるか）およびＣＭＯＳベースのＩＬＯ １０２の他のパフォーマンス対策が、自走周波数が注入されたクロック信号の周波数と一致したときに向上し得る。

図３は、図１のＣＭＯＳベースのＰＩ １０８の例となる実装をより詳細に示す。図３は、ＣＭＯＳベースのＰＩ １０８の例となる設定を１つ提示するだけであり、他の異なる設定も可能になり得ることに留意されたい。上記で論じたように、ＣＭＯＳベースのＰＩ １０８は、ＣＭＯＳベースのＩＬＯ １０２から受け取られた、固定されたクロック位相のセットを使用して任意のクロック位相を生成するように設定される。示す例では、９０度で分離された４つの固定されたクロック位相ｃｋ０～ｃｋ３を使用して、任意のクロック位相ＰＩ＿ｏｕｔを生成する。

１つの例では、ＣＭＯＳベースのＰＩ １０８は、２つのマルチプレクサ３００_１および３００_２（これ以後集合的に、「マルチプレクサ３００」と称する）と、２つのインバータ３０２_１および３０２_２（これ以後集合的に「インバータ３０２」と称する）とを備える。

各マルチプレクサ３００は、ＣＭＯＳベースのＩＬＯ １０２によって生成された、固定されたクロック位相の少なくとも一部を受け取るための複数の入力部と、単一の出力部であって、固定されたクロック位相の１つが位相混合のためにそれを介して転送される、出力部とを備える。たとえば、示す例では，各マルチプレクサ３００は、２入力１出力のマルチプレクサである。各マルチプレクサ３００は、複数のＣＭＯＳトライステートインバータを使用して実装され得る。

各マルチプレクサ３００の出力部は、インバータ３０２の１つの入力部に結合される。１つの例では、各インバータ３０２は、ＣＭＯＳトライステートインバータのアレイとして実装される。たとえば、ＣＭＯＳトライステートインバータの合計が３２個ある場合、各インバータ３０２は、１６個のＣＭＯＳトライステートインバータを備えることができる。任意の所与の時間において、ＣＭＯＳトライステートインバータの半分が、作動される。次いで、位相混合が、２つのインバータ３０２内で異なる数のＣＭＯＳトライステートインバータを作動させることによって達成される。上記の例にしたがい、インバータ３０２の対間に、１６個の異なる任意のクロック位相を生成することができる（６４個のクロック位相を各クロック期間内で生成することができる）。

ＣＭＯＳベースのＰＩ １０８によって出力された任意のクロック位相ＰＩ＿ｏｕｔの良好な線形性は、ＣＭＯＳベースのＩＬＯ １０２によって生成された、固定されたクロック位相間に均一な位相分離（たとえば、示す例では９０度）を維持することによって達成することができる。開示する例では、これは、位相分離誤差検出器１０４をＣＭＯＳベースのＩＬＯ １０２とＣＭＯＳベースのＰＩ １０８との間に位置決めすることによって達成され、それにより、位相分離誤差検出および固定されたクロック位相のセットの補正が、固定されたクロック位相のセットをＣＭＯＳベースのＰＩ １０８が受け取る前に行われる。

図４は、クロック位相生成のための方法４００の流れ図を示す。１つの実施形態では、方法４００は、図１に示すように回路１００の構成要素によって、または図５に示す以下で論じるコンピューティングデバイスのプロセッサによって実行され得る。説明のために、方法４００の論議において、図１に示す回路１００のさまざまな要素に参照がなされるが、方法４００は、図１に示す設定とは異なる設定を有する回路またはデバイスによって実行することもできる。

方法４００はステップ４０２で開始する。ステップ４０４では、ＣＭＯＳベースのＩＬＯ １０２は、注入されたクロック信号（たとえばｃｋ＿ｉｎｊ）を受け取る。ステップ４０６では、ＣＭＯＳベースのＩＬＯ １０２は、注入されたクロック信号を使用して、固定されたクロック信号のセットを生成する。

ステップ４０８では、位相分離誤差検出器１０４は、固定されたクロック信号のセットの位相分離誤差を決定する。

ステップ４１０では、ループコントローラ１１６は、ＣＭＯＳベースのＩＬＯ １０２の自走周波数を注入されたクロック信号の周波数に一致させる電源電圧（たとえばａｖｃｃ＿ｒｅｇ）を見い出す。１つの例では、ループコントローラ１１６は、この電源電圧を、ステップ４０８において位相分離誤差検出器１０４によって決定された位相分離誤差から見い出す。たとえば、ループコントローラ１１６は、固定されたクロック信号の位相分離誤差をゼロに向かって駆動することによって電源電圧を見い出すことができる。

ステップ４１２では、ＣＭＯＳベースのＩＬＯ １０２は、ステップ４１０においてループコントローラ１１６によって見い出された電源電圧を使用して、ＣＭＯＳベースのＩＬＯ １０２の自走周波数を注入されたクロック信号の周波数にロックする。

ステップ４１４では、ＣＭＯＳベースのＩＬＯ １０２は、固定されたクロック位相の新しいセットを生成し、このときＣＭＯＳベースのＩＬＯの自走周波数は、注入されたクロック信号の周波数にロックされている。ステップ４１０～４１４は、ステップの別個のセットではなく連続プロセスとして実行され得ることが留意される。たとえば、１つの例では、ＣＭＯＳベースのＩＬＯ １０２は、常にその現在の電源電圧に基づいて固定されたクロック位相のセットを出力する。しかし、ＣＭＯＳベースのＩＬＯ １０２の自走周波数が注入されたクロックの周波数に一致する場合、固定されたクロック位相のセットの位相は、均一に離間されることになる。

上記で論じたように、任意のクロック位相は、ステップ４１４においてＣＭＯＳベースのＩＬＯ １０２によって生成された、固定されたクロック信号の新しいセットから（たとえばＣＭＯＳベースのＰＩ １０８によって）生成され得る。加えて、ＣＭＯＳベースのＩＬＯ １０２によって生成された、固定されたクロック信号の新しいセットは、位相分離誤差検出器１０４に送り返される。こうして、方法４００は、ステップ４０８に戻り、固定されたクロック信号の新しいセットを使用して上記で説明したように進んで、位相分離誤差、その後に電源電圧を導く。

明示的に明記していないが、上記で説明した方法４００の１つまたは複数のステップ、ブロックまたは機能は、特定の用途の必要に応じて、記憶するステップ、表示するステップおよび／または出力するステップを含むことができることに留意されたい。換言すれば、この方法において論じる任意のデータ、記録、フィールド、および／または中間結果を、特定の用途の必要に応じて、記憶し、表示し、および／または別の装置に出力することができる。さらに、決定作動を列挙し、または決定を伴う図４のステップ、ブロック、または機能は、決定作動の両方の分岐を実践することを必ずしも必要としない。換言すれば、決定作動の分岐の１つは、任意選択のステップとみなすことができる。

図５は、本明細書に説明する機能を実行するに使用するのに適した汎用コンピュータまたはシステムの上位レベルのブロック図を示す。図５に示すように、システム５００は、ハードウェアプロセッサ要素（たとえばＣＰＵ）またはハードウェアメモリ制御装置５０２、メモリ５０４、たとえばランダムアクセスメモリ（ＲＡＭ）および／または読み取り専用メモリ（ＲＯＭ）、クロック位相を生成するためのモジュール５０５、およびさまざまな入力／出力装置５０６、たとえば任意のタイプの記憶装置、出力ポート、入力ポート、および任意の数のインターフェースを備える。

本開示を、たとえば特定用途向け集積回路（ＡＳＩＣ）、汎用コンピュータ、または任意の他のハードウェア等価物、たとえば、上記で開示した方法のステップまたは機能を実行するようにハードウェアプロセッサを設定するために使用することができる、上記で論じた方法に関係するコンピュータ可読命令を使用して、ソフトウェアおよび／またはソフトウェアおよびハードウェアの組み合わせに実装できることに留意されたい。１つの例では、クロック位相を生成するための本発明のモジュールまたはプロセス５０５をメモリ５０４にロードし、ハードウェアプロセッサ／コントローラ５０２によって遂行して上記で論じたような機能を実装することができる。したがって、本開示の（関連するデータ構造を含む）方法４００において上記で論じたような、クロック位相を生成するための本発明のプロセス５０５を、非一過性（たとえばタンジブルまたは物理型）コンピュータ可読記憶媒体、たとえばＲＡＭメモリ、磁気もしくは光学ドライブ、またはディスケットなど上に記憶することができる。

前述は、本開示の１つまたは複数の態様による例となる実施形態を説明してきたが、本開示の１つまたは複数の態様による他のおよびさらなる実施形態を、後続の特許請求の範囲およびその等価物によって決定される本開示の範囲から逸出することなく考案することができる。ステップを挙げる特許請求の範囲は、ステップの順番を示唆するものではない。商標は、そのそれぞれの所有者の所有権である。

Claims (14)

1. クロック位相生成のための回路であって、
   注入されたクロック信号を受け取るための第１の入力部と、電源電圧を受け取るための第２の入力部と、固定されたクロック位相のセットを出力するための出力部とを含む注入同期発振器と、
   固定されたクロック位相の前記セットの位相分離誤差を受け取るための入力部と、前記位相分離誤差から導出された第１の電圧を出力するための出力部とを含むループコントローラであって、前記第１の電圧は、電圧レギュレーターに入力されて、該電圧レギュレーターにより前記電源電圧が出力され、前記電源電圧は、前記注入同期発振器の自走周波数を前記注入されたクロック信号の周波数に一致させる、ループコントローラと、
   固定されたクロック位相の前記セットを前記注入同期発振器から直接に受け取るための入力部と、前記電圧レギュレーターからの前記電源電圧を受け取るための入力部と、任意のクロック位相を出力するための出力部とを含む位相補間回路と
   を備え、
   前記電圧レギュレーターは、前記位相補間回路及び前記注入同期発振器に前記電源電圧を出力する、回路。
2. 前記ループコントローラが、前記位相分離誤差をゼロに近付けることによって前記第１の電圧を見い出す、請求項１に記載の回路。
3. 固定されたクロック位相の前記セットを受け取るための入力部と、固定されたクロック位相の前記セットの前記位相分離誤差を出力するための出力部とを含む位相分離誤差検出器をさらに備える、請求項１に記載の回路。
4. 前記注入同期発振器、前記位相分離誤差検出器、および前記ループコントローラが、前記位相分離誤差検出器によって駆動される周波数ロッキングループを含み、前記位相分離誤差検出器は、固定されたクロック位相の前記セットに対して、同相および直交位相の誤差検出を実行するようにプログラムされている、請求項３に記載の回路。
5. 前記任意のクロック位相を受け取るための入力部と、前記電源電圧を受け取るための入力部とを有するバッファのセットをさらに備える、請求項１に記載の回路。
6. 前記ループコントローラが、チャージポンプおよびループフィルタ、またはアキュムレータを備える、請求項１に記載の回路。
7. 前記注入同期発振器が、
   電圧制御された発振器を形成するように構成された複数の相補型金属酸化膜半導体インバータであって、各々が、固定されたクロック位相の前記セットのうち１つのクロック位相を出力するための出力部を含む、複数の相補型金属酸化膜半導体インバータと、
   前記注入されたクロック信号を受け取るための入力部を有する単一の相補型金属酸化膜半導体インバータとを備える、請求項１に記載の回路。
8. 前記単一の相補型金属酸化膜半導体インバータが、固定されたクロック位相の前記セットのうちの１つのクロック位相に短絡された出力部をさらに含む、請求項７に記載の回路。
9. 前記位相補間回路が、
   複数のマルチプレクサであって、各マルチプレクサが、複数の入力部を含み、前記複数の入力部の各入力部は、固定されたクロック位相の前記セットのうち１つのクロック位相を受け取るように設定されている、複数のマルチプレクサと、
   複数のインバータであって、各インバータが、前記複数のマルチプレクサのうち１つのマルチプレクサの出力を受け取るための入力部を有する、複数のインバータとを備える、請求項１に記載の回路。
10. 前記複数のマルチプレクサの各マルチプレクサが、複数の相補型金属酸化膜半導体トライステートインバータを使用して実装されている、請求項９に記載の回路。
11. 前記複数のインバータの各インバータが、相補型金属酸化膜半導体トライステートインバータのアレイとして実装され、固定されたクロック位相の前記セットの位相混合が、前記複数のインバータ内で、異なる数の相補型金属酸化膜半導体トライステートインバータを作動させることによって達成される、請求項９に記載の回路。
12. クロック位相生成のための方法であって、
    第１の入力部において受け取られた、注入されたクロック信号、および第２の入力部において受け取られた電源電圧を使用して、固定されたクロック位相のセットを注入同期発振器によって生成することと、
    前記注入同期発振器の自走周波数を前記注入されたクロック信号の周波数に一致させる、前記注入同期発振器のための前記電源電圧を見い出すことであって、ループコントローラの入力部において、固定されたクロック位相の前記セットの位相分離誤差を受け取り、前記ループコントローラによって前記位相分離誤差から第１の電圧を導出して電圧レギュレーターへと出力し、前記電圧レギュレーターにより前記電源電圧が出力される、前記電源電圧を見い出すことと、
    前記電源電圧を使用して、前記注入同期発振器の前記自走周波数を前記注入されたクロック信号の前記周波数にロックすることと、
    前記ロックすることに続いて、前記注入同期発振器によって、固定されたクロック位相の新しいセットを生成することと、
    固定されたクロック位相の前記新しいセットを前記注入同期発振器から直接に位相補間回路に出力することと
    を含み、
    前記電源電圧は、前記電圧レギュレーターにより前記位相補間回路及び前記注入同期発振器に出力される、方法。
13. 固定されたクロック位相の前記新しいセットを使用して、任意のクロック位相を前記位相補間回路によって生成することと、前記電源電圧を、前記任意のクロック位相を受け取るバッファのセットに出力することとをさらに含む、請求項１２に記載の方法。
14. 前記見い出すことが、
    固定されたクロック位相の前記セットの位相分離誤差を決定することと、
    前記位相分離誤差をゼロに近付けることによって前記第１の電圧を決定することとを含む、請求項１２に記載の方法。

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