CN113364433B - 一种高线性度的相位插值电路、方法及电子设备 - Google Patents

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Abstract

本发明适用于集成电路领域，提供了一种高线性度的相位插值电路、方法及电子设备，所述电路包括：两个相位插值器、两个相位选择器、缓冲器和外环参考时钟；外环参考时钟输出4个相位相差90°的参考时钟信号；两个相位选择器分别接收4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，对两对正交差分时钟信号进行插值，得到不同的恢复时钟信号；缓冲器接收恢复时钟信号，生成输出时钟信号；解决了现有技术中相位插值器线性度低和功耗高等问题。

Description

一种高线性度的相位插值电路、方法及电子设备
技术领域
本发明涉及集成电路领域，特别是涉及一种高线性度的相位插值电路、方法及电子设备。
背景技术
相位插值电路广泛用于高速通信链路系统中，随着数据传输的速度不断提高，时钟数据恢复电路需要更加精确的采样时钟保证恢复数据的准确率。相位插值器是时钟数据恢复电路中的关键模块，它产生时钟的精度将影响整个系统的抖动容忍度和误码率。
但是，普通的相位插值器往往产生的相位线性度不高，不能支持较宽范围的数据速率，而且多采用电流模式逻辑结构。电流模式逻辑结构的相位插值器对噪声和电源电压变化较敏感；这种相位插值器中电流模式逻辑结构电平转CMOS电平电路，增加了功耗；这种相位插值器需要额外偏置电路，给尾电流源供电；此外，电流模式逻辑结构的相位插值器需要电阻，精确电阻的制作增大了芯片面积。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高线性度的相位插值电路、方法及电子设备，用于解决现有技术中相位插值器线性度低、功耗高和芯片面积大等问题。
为实现上述目的及其他相关目的，本发明提供一种高线性度的相位插值电路，包括：
两个相位插值器、两个相位选择器、缓冲器和外环参考时钟；
所述外环参考时钟输出4个相位相差90°的参考时钟信号；
所述两个相位选择器分别接收所述4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
所述两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对所述两对正交差分时钟信号进行插值，得到不同的恢复时钟信号；
所述两个相位插值器结构相同，所述相位插值器包括n个结构相同的相位组合器，所述相位组合器包括两个结构相同的三态反相器，所述相位控制信号均包括n个相位相差
Figure BDA0003133588370000021
的相位控制子信号，所述相位组合器接收一对正交差分时钟信号和一对反相相位控制子信号，所述相位组合器的输出端与所述相位插值器的输出端连接，所述三态反相器接收一个差分时钟信号，n为大于等于2的正整数；
所述缓冲器接收经过负载后的所述恢复时钟信号，生成输出时钟信号。
优选地，所述三态反相器包括PMOS管M1、PMOS管M2、NMOS管M3和NMOS管M4，MOS管M1的栅极和MOS管M4的栅极连接所述相位插值器的输入端，MOS管M2的漏极和MOS管M3的漏极连接所述相位插值器的输出端，MOS管M2的栅极和MOS管M3的栅极分别接收一对反相相位控制子信号。
优选地，所述两个相位选择器结构相同，所述相位选择器包括相位选择单元和延时调节电路，所述相位选择单元分别接收一对反相参考时钟信号，在第一选择控制信号和第二选择控制信号的控制下，得到两对反相选择时钟信号；
所述延时调节电路分别接收各自选择单元输出的一对反相选择时钟信号，在调节控制信号的控制下，生成两对正交差分时钟信号。
优选地，所述延时调节电路包括两个结构相同的延时单元，所述延时单元包括m个结构相同的延时子单元，所述调节控制信号包括一对反相调节控制子信号，所述调节控制子信号包括m个延时信号，m为大于等于1的正整数；
所述延时子单元接收一对反相延时信号和所述相位选择单元输出的一个选择时钟信号，对所述延时子单元接收的选择时钟信号进行延时控制，生成正交差分时钟子信号。
优选地，所述延时子单元包括PMOS管M5、PMOS管M7、NMOS管M6和NMOS管M8，MOS管M5的栅极和MOS管M8的栅极分别接收一对反相延时信号，MOS管M6的栅极和MOS管M7的栅极连接相位选择单元的输出端，MOS管M6的漏极和MOS管M7的漏极连接相位选择器的输出端。
优选地，所述负载为二极管负载，所述二极管负载包括2个PMOS管和2个NMOS管，所述二极管负载中4个MOS管的漏极和栅极短接。
优选地，所述缓冲器包括i个缓冲单元，所述缓冲单元包括不同的反相器，缓冲单元接收经过负载后的所述恢复时钟信号并实现缓冲功能，i为大于等于1的正整数。
为实现上述目的及其他相关目的，本发明提供一种高线性度的相位插值方法，包括：
外环参考时钟输出4个相位相差90°的参考时钟信号；
两个相位选择器分别接收所述4个参考时钟信号中的一对反相参考时钟信号在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对所述两对正交差分时钟信号进行插值，得到不同的恢复时钟信号，其中，所述相位插值器均包括n个结构相同的相位组合器，所述相位组合器包括两个结构相同的三态反相器，所述三态反相器包括2个PMOS管和2个NMOS管，n为大于等于2的正整数；
缓冲器接收经过负载后的所述恢复时钟信号，生成输出时钟信号。
优选地，三态反相器中MOS管尺寸的获取方法包括：
根据相位插值器的实际工作状态获取相位插值器的输出端电流；
根据所述输出端电流获取PMOS管和NMOS管的总尺寸；
根据总尺寸和n值确定平均尺寸；
根据相位插值器的理想工作状态获取管径增长量；
根据所述平均尺寸和所述管径增长量确定三态反相器中每个MOS管的尺寸。
为实现上述目的及其他相关目的，本发明提供一种电子设备，所述电子设备至少包括：上述高线性度的相位插值电路。
本发明的有益效果：本发明中的高线性度的相位插值电路采用数字cmos结构的电路，降低了功耗，提高抗噪声和PVT(工艺-电压-温度)干扰的能力；通过采用二极管负载，不需要额外的电阻，降低了芯片面积；通过加入调节控制信号，从而引入上升沿调节电路，使该相位插值器支持宽频率范围的信号插值。此外，高线性度的相位插值方法通过采用非线性补偿的方式获取三态反相器中MOS管的尺寸，即降低了相位插值电路的实现难度，又最大化的保证了相位的线性度。
附图说明
图1显示为本发明中高线性度的相位插值电路的结构示意图；
图2显示为本发明中二极管负载的结构示意图；
图3显示为本发明中相位选择器的结构示意图；
图4显示为本发明中延时单元的结构示意图；
图5显示为本发明中相位插值器的结构示意图；
图6显示为本发明中第0个相位组合器的结构示意图；
图7显示为本发明中高线性度的相位插值方法的流程示意图；
图8显示为本发明中三态反相器中MOS管尺寸的获取方法的流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种高线性度的相位插值电路，包括两个相位插值器、两个相位选择器、缓冲器和外环参考时钟；
外环参考时钟输出4个相位相差90°的参考时钟信号；
两个相位选择器分别接收上述4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对两对正交差分时钟信号进行插值，得到不同的恢复时钟信号；
缓冲器接收经过负载后的恢复时钟信号，生成输出时钟信号。
在一个具体的实施例中，两个相位插值器结构相同，相位插值器包括n个结构相同的相位组合器，相位组合器包括两个结构相同的三态反相器，上述相位控制信号均包括n个相位相差
Figure BDA0003133588370000051
的相位控制子信号，相位组合器接收一对正交差分时钟信号和一对反相相位控制子信号，相位组合器的输出端与相位插值器的输出端连接，三态反相器接收一个差分时钟信号，n为大于等于2的正整数，例如n可以为8、16、20、32等。
在一个具体的实施例中，缓冲器包括i个缓冲单元，缓冲单元包括不同的反相器，缓冲单元接收经过负载后的所述恢复时钟信号并实现缓冲功能，i为大于等于1的正整数，i可以为2、3、4、5等。
请参阅1，图1是高线性度的相位插值电路的结构示意图，高线性度的相位插值电路包括第一相位选择器MUX1、第二相位选择器MUX1、第一相位插值器Tri-Inv1和第二相位插值器Tri-Inv2、二极管负载、第一缓冲器buffer1和第二缓冲器buffer2。
在一个具体的实施例中，锁相环电路或者延迟锁相环电路提供四个参考时钟信号CLKI、CLKQ、
Figure BDA0003133588370000052
和
Figure BDA0003133588370000053
CLKI、CLK、
Figure BDA0003133588370000054
和
Figure BDA0003133588370000055
相邻两个参考时钟信号之间相位差为90°。第一相位选择器MUX1接收CLKI和
Figure BDA0003133588370000056
这一对反相参考时钟信号，在第一选择控制信号SEL_I和调节控制信号slew的控制下，生成一对正交差分时钟信号clkI+和clkI-。第二相位选择器MUX1接收CLKQ和
Figure BDA0003133588370000057
这一对反相参考时钟信号，在第二选择控制信号SEL_Q和调节控制信号slew的控制下，生成一对正交差分时钟信号clkQ+和clkQ-。第一相位插值器Tri-Inv1接收一对正交差分时钟信号clkI+和clkI-，在一对反相相位控制信号EN[0:15]和EN_n[0:15]的控制下，对正交差分时钟信号clkI+和clkI-进行插值得到不同的恢复时钟信号；第二相位插值器Tri-Inv2接收一对正交差分时钟信号clkQ+和clkQ-，在一对反相相位控制信号EN[0:15]和EN_n[0:15]的控制下，对正交差分时钟信号clkQ+和clkQ-进行插值得到不同的恢复时钟信号。EN[0:15]和EN_n[0:15]为16bit的控制信号，用于控制三态反相器是否导通来调节被插值时钟的权重，通过改变权重从而得到不同的恢复时钟信号。第一缓冲器buffer1和第二缓冲器buffer2接收经过二极管负载后的恢复时钟信号，最终就得到了90°相位差之间的17组不同相位的输出信号CLKout和
Figure BDA0003133588370000061
具体地，在图1中二极管负载的电路图为等效电路图，请参阅图2，图2是二极管负载的结构示意图，在一个具体的实施列中，二极管负载包括2个PMOS管和2个NMOS管，二极管负载包括NMOS管MN1、NMOS管MN2、PMOS管MP1和PMOS管MP2，二极管负载中4个MOS管的漏极和栅极短接。相位插值电路通过采用二极管负载，不需要额外的电阻，从而降低了芯片面积。
请参阅3，图3是相位选择器的结构示意图，第一相位选择器和第二相位选择器结构相同，因此以第一相位选择器为例对相位插值电路进行说明。相位选择器包括相位选择单元、延时调节电路和两个反相器，相位选择单元接收一对反相参考时钟信号CLKI和
Figure BDA0003133588370000062
在第一选择控制信号SEL_I的控制下，得到两对反相选择时钟信号；具体地，相位选择单元包括4个传输门和两个反相器，第一选择控制信号SEL_I包括一对反相选择信号Psel和
Figure BDA0003133588370000063
来控制传输门选择的输出时钟。
为了提高插值时钟的上升时间，在相位选择单元输出端增加了延时调节电路，从而构成时钟上升时间调节电路。延时调节电路分别接收各自选择单元输出的一对反相选择时钟信号，在调节控制信号slew的控制下，生成两对正交差分时钟信号。延时调节电路包括两个结构相同的延时单元s1和s2，延时单元包括m个结构相同的延时子单元，调节控制信号包括m对反相调节控制子信号，m为大于等于1的正整数，例如m可以为3、4、5、6等。通过调节信号slew选择接入延时子单元个数，接入个数越多，输出信号的上升更快，接入个数越少，上升就越慢；通过加入调节控制信号，从而引入上升沿调节电路，使该相位插值器支持宽频率范围的信号插值。
请参阅4，图4是延时单元的结构示意图，m为3，延时单元包括3层结构相同的延时子单元，在图4中以第0个延时子单元unit[0]为例对相位选择器进行说明，延时单元的输入信号in为相位选择单元的输出信号，通过调节信号slew选择接入延时子单元个数；具体地，调节信号slew包括一对反相调节子信号slew[0:2]和
Figure BDA0003133588370000064
slew[0:2]和
Figure BDA0003133588370000065
均包括3个延时信号，延时信号控制延时子单元接入或不接入相位插值电路，从而实现对延时子单元接收的选择时钟信号进行延时控制。以第0个延时子单元unit[0]为例对相位选择器进行说明，第0个延时子单元unit[0]包括PMOS管M5、PMOS管M7、NMOS管M6和NMOS管M8，MOS管M5的栅极和MOS管M8的栅极分别接收一对反相延时信号，MOS管M6的栅极和MOS管M7的栅极连接相位选择单元的输出端，MOS管M6的漏极和MOS管M7的漏极连接相位选择器的输出端。
请参阅5，图5是相位插值器的结构示意图，第一相位插值器和第二相位插值器的结构相同，因此以第一相位插值器Tri-Inv1为例进行说明。第一相位插值器接收相位选择器输出的一对正交差分时钟信号CLKI和CLKQ，在一对反相相位控制信号EN[0:15]和EN_n[0:15]的控制下，分别对一对正交差分时钟信号CLKI和CLKQ进行插值，得到不同的恢复时钟信号。相位插值器包括16个结构相同的相位组合器，相位组合器包括两个结构相同的三态反相器，相位组合器的输出端与相位插值器的输出端连接，相位控制信号EN[0:15]和EN_n[0:15]包括16个相位相差27.5°的相位控制子信号EN[0]、EN_n[0]、EN[1]、EN_n[1].....EN[15]和EN_n[15]，相位组合器接收一对正交差分时钟信号CLKI和CLKQ以及一对反相相位控制子信号，通过控制反相相位控制子信号EN[0:15]和EN_n[0:15]来控制输入时钟的权重从而实现对正交差分时钟信号CLKI和CLKQ的插值。相位组合器包括两个结构相同的三态反相器，三态反相器接收一个差分时钟信号。三态反相器包括PMOS管M1、PMOS管M2、NMOS管M3和NMOS管M4，MOS管M1的栅极和MOS管M4的栅极连接相位插值器的输入端，MOS管M2的漏极和MOS管M3的漏极连接所述相位插值器的输出端，MOS管M4的源极接地，MOS管M2的栅极和MOS管M3的栅极分别接收一对反相相位控制子信号。
请参阅6，图6是第0个相位组合器的结构示意图，第0个相位组合器包括2个三态反相器，其中一个三态反相器包括PMOS管MPI[0]、PMOS管SPI[0]、NMOS管SNI[0]和NMOS管MNI[0]，SPI[0]和SNI[0]分别接收一对反相相位控制子信号EN和EN_n，MPI[0]和MNI[0]接收相位选择器输出的其中一个差分时钟信号CLKI，MPI[0]的栅极和MNI[0]的栅极连接相位插值器的输入端，SPI[0]的漏极和SNI[0]的漏极连接所述相位插值器的输出端，MNI[0]的源极接地，MPI[0]的漏极与SPI[0]的源极连接，SPI[0]的漏极与SNI[0]的漏极连接，SNI[0]的源极与MNI[0]的漏极连接；另一个三态反相器包括PMOS管MPQ[0]、PMOS管SPQ[0]、NMOS管SNQ[0]和NMOS管MNQ[0]，SPQ[0]和SNQ[0]分别接收一对反相相位控制子信号EN和EN_n，MPQ[0]和MNQ[0]接收相位选择器输出的其中一个差分时钟信号CLKQ，MPQ[0]的栅极和MNQ[0]的栅极连接相位插值器的输入端，SPQ[0]的漏极和SNQ[0]的漏极连接所述相位插值器的输出端，MNQ[0]的源极接地，MPQ[0]的漏极与SPQ[0]的源极连接，SPQ[0]的漏极与SNQ[0]的漏极连接，SNQ[0]的源极与MNQ[0]的漏极连接。相位插值器通过采用数字cmos结构的电路，降低了相位插值电路的功耗，提高抗噪声和PVT(工艺-电压-温度)干扰的能力。
请参阅7，图7是高线性度的相位插值方法的流程示意图，高线性度的相位插值方法包括：
S110，外环参考时钟输出4个相位相差90°的参考时钟信号；
S120，两个相位选择器分别接收4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
S130，两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对两对正交差分时钟信号进行插值，得到不同的恢复时钟信号；
S140，缓冲器接收经过负载后的恢复时钟信号，生成输出时钟信号。
在一个具体的实施例中，相位插值器均包括n个结构相同的相位组合器，相位组合器包括两个结构相同的三态反相器，三态反相器包括2个PMOS管和2个NMOS管，n为大于等于2的正整数。
请参阅8，图8是三态反相器中MOS管尺寸的获取方法的流程示意图，三态反相器中MOS管尺寸的获取方法包括：
S210，根据相位插值器的实际工作状态获取相位插值器的输出端电流；
S220，根据输出端电流获取PMOS管和NMOS管的总尺寸；
S230，根据总尺寸和n值确定平均尺寸；
S240，根据相位插值器的理想工作状态获取管径增长量；
S250，根据所述平均尺寸和所述管径增长量确定三态反相器中每个MOS管的尺寸。
在一个具体的实施例中，相位插值器均包括16个结构相同的相位组合器，相位组合器包括两个结构相同的三态反相器，三态反相器包括PMOS管M1、PMOS管M2、NMOS管M3和NMOS管M4，MOS管M1的栅极和MOS管M4的栅极连接相位插值器的输入端，MOS管M2的漏极和MOS管M3的漏极连接所述相位插值器的输出端，MOS管M4的源极接地。
具体地，同一输出电流所对应的PMOS管的总尺寸和NMOS管的总尺寸有差异，因此根据输出端电流分别获取PMOS管的总尺寸和NMOS管的总尺寸。
具体地，在步骤S240可以对相位插值器进行仿真，根据相位相位插值器的仿真获取管径增长量；管径增长量大于实际工艺中MOS管的最小尺寸，管径增长量小于MOS管的总尺寸r与2n的比值，即当n取值为16时，管径增长量小于
Figure BDA0003133588370000091
在一个具体的实施例中，△为管径增长量，则MOS管的具体尺寸请参阅表1。
表1 MOS管的具体尺寸
管子编号 0 1 2 3 4 5 6 7
W/L r+2△ r+2△ r+△ r r r-△ r-2△ r-2△
管子编号 15 14 13 12 11 10 9 8
W/L r+2△ r+2△ r+△ r r r-△ r-2△ r-2△
具体地，高线性度的相位插值方法通过采用非线性补偿的方式获取三态反相器中MOS管的尺寸，即降低了相位插值电路的实现难度，又最大化的保证了相位的线性度。
本发明还提供一种电子设备，电子设备包括上述高线性度的相位插值电路。
综上所述，本发明的高线性度的相位插值电路通过采用数字cmos结构的电路，降低了相位插值电路的功耗，提高抗噪声和PVT(工艺-电压-温度)干扰的能力；通过采用二极管负载，不需要额外的电阻，从而降低了芯片面积；通过加入调节控制信号，从而引入上升沿调节电路，使该相位插值器支持宽频率范围的信号插值。此外，高线性度的相位插值方法通过采用非线性补偿的方式获取三态反相器中MOS管的尺寸，即降低了相位插值电路的实现难度，又最大化的保证了相位的线性度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种高线性度的相位插值电路，其特征在于，所述电路包括两个相位插值器、两个相位选择器、缓冲器和外环参考时钟；
所述外环参考时钟输出4个相位相差90°的参考时钟信号；
所述两个相位选择器分别接收所述4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
所述两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对所述两对正交差分时钟信号进行插值，得到不同的恢复时钟信号；
所述两个相位插值器结构相同，所述相位插值器包括n个结构相同的相位组合器，所述相位组合器包括两个结构相同的三态反相器，所述相位控制信号均包括n个相位相差
Figure FDA0003133588360000011
的相位控制子信号，所述相位组合器接收一对正交差分时钟信号和一对反相相位控制子信号，所述相位组合器的输出端与所述相位插值器的输出端连接，所述三态反相器接收一个差分时钟信号，n为大于等于2的正整数；
所述缓冲器接收经过负载后的所述恢复时钟信号，生成输出时钟信号。
2.根据权利要求1所述的高线性度的相位插值电路，其特征在于，所述三态反相器包括PMOS管M1、PMOS管M2、NMOS管M3和NMOS管M4，MOS管M1的栅极和MOS管M4的栅极连接所述相位插值器的输入端，MOS管M2的漏极和MOS管M3的漏极连接所述相位插值器的输出端，MOS管M2的栅极和MOS管M3的栅极分别接收一对反相相位控制子信号。
3.根据权利要求1所述的高线性度的相位插值电路，其特征在于，所述两个相位选择器结构相同，所述相位选择器包括相位选择单元和延时调节电路，所述相位选择单元分别接收一对反相参考时钟信号，在第一选择控制信号和第二选择控制信号的控制下，得到两对反相选择时钟信号；
所述延时调节电路分别接收各自选择单元输出的一对反相选择时钟信号，在调节控制信号的控制下，生成两对正交差分时钟信号。
4.根据权利要求3所述的高线性度的相位插值电路，其特征在于，所述延时调节电路包括两个结构相同的延时单元，所述延时单元包括m个结构相同的延时子单元，所述调节控制信号包括一对反相调节控制子信号，所述调节控制子信号包括m个延时信号，m为大于等于1的正整数；
所述延时子单元接收一对反相延时信号和所述相位选择单元输出的一个选择时钟信号，对所述延时子单元接收的选择时钟信号进行延时控制，生成正交差分时钟子信号。
5.根据权利要求4所述的高线性度的相位插值电路，其特征在于，所述延时子单元包括PMOS管M5、PMOS管M7、NMOS管M6和NMOS管M8，MOS管M5的栅极和MOS管M8的栅极分别接收一对反相延时信号，MOS管M6的栅极和MOS管M7的栅极连接相位选择单元的输出端，MOS管M6的漏极和MOS管M7的漏极连接相位选择器的输出端。
6.根据权利要求1所述的高线性度的相位插值电路，其特征在于，所述负载为二极管负载，所述二极管负载包括2个PMOS管和2个NMOS管，所述二极管负载中4个MOS管的漏极和栅极短接。
7.根据权利要求1所述的高线性度的相位插值电路，其特征在于，所述缓冲器包括i个缓冲单元，所述缓冲单元包括不同的反相器，缓冲单元接收经过负载后的所述恢复时钟信号并实现缓冲功能，i为大于等于1的正整数。
8.一种高线性度的相位插值方法，其特征在于，所述方法包括：
外环参考时钟输出4个相位相差90°的参考时钟信号；
两个相位选择器分别接收所述4个参考时钟信号中的一对反相参考时钟信号，在第一选择控制信号、第二选择控制信号和调节控制信号的控制下，生成两对正交差分时钟信号；
两个相位插值器分别接收一对正交差分时钟信号，在一对反相相位控制信号的控制下，分别对所述两对正交差分时钟信号进行插值，得到不同的恢复时钟信号，其中，所述相位插值器均包括n个结构相同的相位组合器，所述相位组合器包括两个结构相同的三态反相器，所述三态反相器包括2个PMOS管和2个NMOS管，n为大于等于2的正整数；
缓冲器接收经过负载后的所述恢复时钟信号，生成输出时钟信号。
9.根据权利要求8所述的高线性度的相位插值方法，其特征在于，三态反相器中MOS管尺寸的获取方法包括：
根据相位插值器的实际工作状态获取相位插值器的输出端电流；
根据所述输出端电流获取PMOS管和NMOS管的总尺寸；
根据总尺寸和n值确定平均尺寸；
根据相位插值器的理想工作状态获取管径增长量；
根据所述平均尺寸和所述管径增长量确定三态反相器中每个MOS管的尺寸。
10.一种电子设备，其特征在于，所述电子设备包括如权利要求1-7中任一项所述的高线性度的相位插值电路。
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