CN114556784A - 正交时钟偏斜校准电路 - Google Patents

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Abstract

一种正交时钟偏斜校准电路(100)，其包括具有被耦合以接收第一时钟信号的输入的I‑Q时钟发生器(104)。I‑Q时钟发生器生成同相(I)时钟信号和正交(Q)时钟信号。正交时钟偏斜校准电路(100)包括I‑Q偏斜传感器(112)，其具有被耦合以接收I时钟信号的第一输入和被耦合以接收Q时钟信号的第二输入。I‑Q偏斜传感器(112)响应于I和Q时钟信号之间的偏斜而生成I‑Q偏斜信号。正交时钟偏斜校准电路(100)包括控制电路(124)，其具有被耦合以接收I‑Q偏斜信号的第一输入和被耦合以接收第二时钟信号的第二输入。控制电路(124)响应于I‑Q偏斜信号和第二时钟信号而改变第一时钟信号的占空比。

Description

正交时钟偏斜校准电路
技术领域
本公开总体上涉及正交时钟偏斜校准电路。
背景技术
在高速异步串行数据链路中，时钟和数据信号之间的相位差通常在传播过程中变得突出。这对于要求时钟和数据信号同相以进行正确操作的许多应用来说是不希望的。时钟和数据恢复(CDR)系统可用于从高速串行传输中准确恢复信息。在半速率CDR系统中，CDR锁定需要输出同相(I)时钟信号和正交(Q)时钟信号的精确正交时钟。如果I时钟信号和Q时钟信号之间的相位不正交，CDR系统将无法锁定接近输入数据的中心，导致最终CDR锁定点出现错误，从而导致位错误。因此，需要校准I时钟信号和Q时钟信号之间的偏斜。一种校准I时钟信号和Q时钟信号之间的偏斜的方法是结合可调延迟级，该延迟级可被调整以改变I时钟信号和Q时钟信号的相位关系。然而，可调延迟级在电路中增加了延迟单元，这会消耗额外的功率并导致抖动。此外，校准分辨率受到每个延迟级延迟的限制。
发明内容
本公开的各个方面针对一种正交时钟偏斜校准电路。在一方面，正交时钟偏斜校准电路包括I-Q时钟发生器，其具有被耦合以接收第一时钟信号的输入。I-Q时钟发生器以输入时钟频率的一半生成同相(I)时钟信号和正交(Q)时钟信号。正交时钟偏斜校准电路还包括I-Q偏斜传感器，其具有被耦合以接收I时钟信号的第一输入和被耦合以接收Q时钟信号的第二输入。I-Q偏斜传感器响应于I和Q时钟信号之间的偏斜而生成I-Q偏斜信号。正交时钟偏斜校准电路还包括控制电路，该控制电路具有被耦合以接收I-Q偏斜信号的第一输入和被耦合以接收第二时钟信号的第二输入。控制电路响应于I-Q偏斜信号和第二时钟信号而改变第一时钟信号的占空比。通过改变第一时钟信号的占空比来校准I和Q时钟信号之间的偏斜。
在本公开的另一方面，控制电路包括第一PMOS晶体管和第一NMOS晶体管，每个晶体管具有漏极端子、源极端子和栅极端子。第一PMOS晶体管的源极端子耦合到电压源，第一PMOS晶体管的漏极端子耦合到第一NMOS晶体管的漏极端子，第一NMOS晶体管的源极端子耦合到地，并且第一PMOS晶体管和第一NMOS晶体管的栅极端子被耦合以接收第二时钟信号。控制电路还包括第二PMOS晶体管和第二NMOS晶体管，每个晶体管具有漏极端子、源极端子和栅极端子。第二PMOS晶体管的源极端子耦合到电压源，第二PMOS晶体管的漏极端子耦合到第一PMOS晶体管的漏极端子，并且第二PMOS晶体管的栅极端子被耦合以接收第一栅极信号。第二NMOS晶体管的漏极端子耦合到第一NMOS晶体管的漏极端子，第二NMOS晶体管的源极端子耦合到地，并且第二NMOS晶体管的栅极端子被耦合以接收第二栅极信号。控制电路还包括反相缓冲器，其具有耦合到第一PMOS晶体管的漏极端子和第一NMOS晶体管的漏极端子的输入。
在本公开的另一方面，第一PMOS晶体管和第一NMOS晶体管以逆变器配置耦合。响应于第二时钟信号，第一PMOS晶体管和第一NMOS晶体管通过将第二时钟信号反相来生成第三时钟信号。第二时钟信号与第三时钟信号具有反相关系。反相缓冲器被耦合以接收第三时钟信号。反相缓冲器通过将施加到I-Q发生器的第三时钟信号反相来生成第一时钟信号。第一时钟信号与第三时钟信号具有反相关系。
在本公开的另一方面，控制电路包括处理器，该处理器具有被耦合以接收I-Q偏斜信号的输入。处理器生成数字占空比控制信号、选择上行信号和选择下行信号。控制电路还包括数模转换器(DAC)，其具有被耦合以接收数字占空比控制信号的输入。DAC输出模拟占空比控制信号。控制电路还包括第一和第二多路复用器，其具有被耦合以接收模拟占空比控制信号的相应的输入。响应于选择下行信号的第一多路复用器将模拟占空比控制信号作为第一栅极信号施加到第二PMOS晶体管的栅极端子。响应于选择上行信号的第二多路复用器将模拟占空比控制信号作为第二栅极信号施加到第二NMOS晶体管的栅极端子。
在本公开的另一方面，响应于第一栅极信号，第二PMOS晶体管将电流提供给逆变器的输出以降低第一时钟信号的占空比，并且响应于第二栅极信号，第二NMOS晶体管从逆变器的输出吸收电流以增加第一时钟信号的占空比。
在本公开的另一方面，I-Q发生器包括第一锁存器，其具有输入、输出和被耦合以接收第一时钟信号的上升沿触发时钟输入。I-Q发生器还包括第二锁存器，其具有输入、输出、反相输出和被耦合以接收第一时钟信号的下降沿触发时钟输入。第一锁存器的输出耦合到第二锁存器的输入，并且第二锁存器的反相输出耦合到第一锁存器的输入。第一锁存器响应于第一时钟信号的上升沿生成I时钟信号。第二锁存器响应于第一时钟信号的下降沿生成Q时钟信号。
在本公开的另一方面，I-Q偏斜传感器包括与非门，其具有被耦合以接收I时钟信号的第一输入和被耦合以接收反相Q时钟信号的第二输入。与非门输出I-Q偏斜信号。
在本公开的另一方面，一种正交时钟偏斜校准电路包括I-Q时钟发生器，其具有被耦合以接收第一时钟信号的输入。I-Q时钟发生器生成I时钟信号和Q时钟信号。正交时钟偏斜校准电路还包括I-Q偏斜传感器，其具有被耦合以接收I时钟信号的第一输入和被耦合以接收Q时钟信号的第二输入。I-Q偏斜传感器响应于I和Q时钟信号之间的偏斜生成I-Q偏斜信号。正交时钟偏斜校准电路还包括处理器，其具有被耦合以接收I-Q偏斜信号的输入。处理器生成数字占空比控制信号、选择上行信号和选择下行信号。正交时钟偏斜校准电路还包括占空比调整电路，其具有被耦合以接收数字占空比控制信号的第一输入、被耦合以接收选择上行信号的第二输入以及被耦合以接收选择下行信号的第三输入。占空比调整电路改变第一时钟信号的占空比。通过改变第一时钟信号的占空比来校准I和Q时钟信号之间的偏斜。
在本公开的另一方面，占空比调整电路包括数模转换器(DAC)，其具有被耦合以接收数字占空比控制信号的输入。DAC输出模拟占空比控制信号。占空比调整电路还包括第一和第二多路复用器，其具有被耦合以接收模拟占空比控制信号的相应的输入。响应于选择下行信号的第一多路复用器生成第一栅极信号。响应于选择上行信号的第二多路复用器生成第二栅极信号。
在本公开的另一方面，占空比调整还包括具有相应的漏极、源极和栅极端子的第一和第二PMOS晶体管。第一和第二PMOS晶体管的源极端子耦合到电压源，第一和第二PMOS晶体管的漏极端子耦合在一起，第一PMOS晶体管的栅极被耦合以接收第二时钟信号，并且第二PMOS晶体管的栅极端子被耦合以接收第一栅极信号。占空比调整电路还包括具有相应的漏极、源极和栅极端子的第一和第二NMOS晶体管。第一和第二NMOS晶体管的漏极端子耦合到第一和第二PMOS晶体管的漏极端子，第一和第二NMOS晶体管的源极端子耦合到地，第一NMOS晶体管的栅极端子被耦合以接收第二时钟信号，并且第二NMOS端子的栅极端子被耦合以接收第二栅极信号。占空比调整电路还包括反相缓冲器，其具有耦合到第一PMOS晶体管的漏极端子并耦合到第一NMOS晶体管的漏极端子的输入。第一PMOS晶体管和第一NMOS晶体管以逆变器配置耦合。响应于第二时钟信号，第一PMOS晶体管和第一NMOS晶体管通过将第二时钟信号反相来生成第三时钟信号。第三时钟信号与第二时钟信号具有反相关系。反相缓冲器被耦合以接收第三时钟信号。反相缓冲器通过将第三时钟信号反相来生成第一时钟信号，并将第一时钟信号施加到I-Q发生器。第一时钟信号与第三时钟信号具有反相关系。响应于第一栅极信号，第二PMOS晶体管提供电流以降低第一时钟信号的占空比，并且响应于第二栅极信号，第二NMOS晶体管吸收电流以增加第一时钟信号的占空比。
附图说明
图1是根据示例性实施例的正交时钟偏斜校准电路的框图。
图2示出了根据示例性实施例的I-Q时钟发生器。
图3是示出第一时钟信号、I时钟信号和Q时钟信号的时序图。
图4示出了根据示例性实施例的I-Q偏斜传感器。
图5示出了I-Q偏斜信号。
图6示出了根据示例性实施例的控制电路。
图7示出了根据示例性实施例的占空比调整电路。
具体实施方式
现在将详细参考实施例，其示例在附图中示出，其中示出了一些但不是所有实施例。实际上，这些概念可按许多不同的形式体现并且不应解释为在此进行限制。相反，提供的这些描述是为了使本公开满足适用的要求。
图1是根据示例性实施例的正交时钟偏斜校准电路100的框图。正交时钟偏斜校准电路100被配置为校准或调整同相(I)和正交(Q)时钟信号之间的偏斜。电路100包括I-Q时钟发生器104，其具有被耦合以接收第一时钟信号的输入108。I-Q时钟发生器104响应于第一时钟信号而生成I时钟信号和Q时钟信号。电路100还包括I-Q偏斜传感器112，其具有被耦合以接收I时钟信号的第一输入116和被耦合以接收Q时钟信号的第二输入120。I-Q偏斜传感器112响应于I时钟信号和Q时钟信号之间的偏斜而生成I-Q偏斜信号。电路100还包括控制电路124，其具有被耦合以接收I-Q偏斜信号的第一输入128和被耦合以接收第二时钟信号的第二输入132。控制电路124被配置为响应于I-Q偏斜信号和第二时钟信号而改变第一时钟信号的占空比。通过改变驱动I-Q时钟发生器104的第一时钟信号的占空比，校准I和Q时钟信号之间的偏斜。
图2示出了根据示例性实施例的I-Q时钟发生器104。正交电路104可用输出I时钟信号和Q时钟信号的2分频电路(divide by 2circuit)来实现。
参考图2，I-Q时钟发生器104包括第一锁存器204(例如，主锁存器)，其具有输入208(例如，D输入)、输出212(例如，Q输出)和被耦合以接收第一时钟信号的上升沿触发时钟输入216。I-Q时钟发生器104还包括第二锁存器220(例如，从锁存器)，其具有输入224(例如，D输入)、输出228(例如，Q输出)、反相输出232和被耦合以接收第一时钟信号的下降沿触发时钟输入236。第一锁存器204的输出212(Q输出)被馈送到第二锁存器220的输入224(D输入)，并且第二锁存器220的反相输出232被馈送到第一锁存器204的输入208(D输入)。I-Q时钟发生器104在输出212处产生I时钟信号并在输出228处产生Q时钟信号。
图3是示出第一时钟信号、I时钟信号和Q时钟信号的时序图。在第一时钟信号的每个上升沿，I时钟信号翻转状态，并且在第一时钟信号的每个下降沿，Q时钟信号翻转状态。因此，I-Q时钟发生器104产生I和Q时钟信号，每个信号具有比第一时钟信号低2倍的频率。
图4示出了根据示例性实施例的I-Q偏斜传感器112。I-Q偏斜传感器112可使用与非门404的组合逻辑来实现，该与非门404具有向其应用I时钟信号的第一输入408和向其应用反相Q时钟信号的第二输入412。如图5的时序图所示，I时钟信号和反相Q时钟信号之间的NAND运算产生低脉冲，其宽度与I和Q时钟信号之间的偏斜成比例。
如前所述，控制电路124被配置为改变第一时钟信号的占空比以便校准I和Q时钟信号之间的偏斜。图6示出了根据示例性实施例的控制电路124。控制电路124包括处理器604，该处理器604从I-Q传感器112接收I-Q偏斜信号。响应于I-Q偏斜信号，处理器604输出数字占空比控制信号。此外，取决于第一时钟的占空比是需要向下校准(即降低)还是向上校准(即增加)，处理器604输出选择上行信号或选择下行信号。例如，如果需要降低第一时钟信号的占空比，则选择下行信号可处于HIGH状态，而选择下行信号可处于LOW状态。另一方面，如果需要增加第一时钟信号的占空比，则选择上行信号可处于HIGH状态，而选择下行信号可处于LOW状态。
在本公开的范围内，控制电路124的变化是可能的。例如，可使用有限状态机来代替处理器604。有限状态机可用硬件或软件来实现。有限状态机可由初始状态和每次转换的条件来定义。响应于I-Q偏斜信号的变化，有限状态机将从一个状态转换到下一个状态，从而改变三个输出：数字占空比控制信号、选择上行信号(HIGH或LOW)和选择下行信号(HIGH或LOW)。
控制电路124还包括占空比调整电路608。占空比调整电路608具有被耦合以接收数字占空比控制信号的第一输入612、被耦合以接收选择上行信号的第二输入616、被耦合以接收选择下行信号的第三输入620，以及被耦合以接收第二时钟信号的第四输入624，并且响应于输入信号，占空比调整电路608改变第一时钟信号的占空比。
图7示出了根据示例性实施例的占空比调整电路608。占空比调整电路608包括第一PMOS晶体管704，其具有源极端子708、漏极端子712和栅极端子716。电路608还包括第一NMOS晶体管720，其具有漏极端子724、源极端子728和栅极端子732。第一PMOS晶体管704的源极端子708耦合到电压源，第一PMOS晶体管704的漏极端子712耦合到第一NMOS晶体管720的漏极端子724，第一NMOS晶体管720的源极端子728耦合到地，并且第一PMOS晶体管704和第一NMOS晶体管的栅极端子716、732被耦合以接收第二时钟信号。
继续参考图7，当第二时钟信号转换为HIGH状态时，NMOS晶体管720导通并且PMOS晶体管704截止。当第二时钟信号转换为LOW状态时，PMOS晶体管704导通并且NMOS晶体管720截止。因此，第一PMOS晶体管704和第一NMOS晶体管720可被认为耦合在逆变器配置中，该逆变器配置具有在漏极端子712和724处的输出。结果，出现在漏极端子712和724处的第三时钟信号与第二时钟信号具有反相关系。反相缓冲器780具有被耦合以接收第三时钟信号的输入784。反相缓冲器780通过将第三时钟信号反相来输出第一时钟信号，并且第一时钟信号被施加到I-Q发生器。
继续参考图7，电路608还包括第二PMOS晶体管740，其具有源极端子744、漏极端子748和栅极端子752。第二PMOS晶体管740的源极端子744耦合到电压源，第二PMOS晶体管740的漏极端子748耦合到第一PMOS晶体管704的漏极端子712，并且第二PMOS晶体管740的栅极端子752被耦合以接收第一栅极信号。电路608还包括第二NMOS晶体管760，其具有漏极端子764、源极端子768和栅极端子772。第二NMOS晶体管760的漏极端子764耦合到第一NMOS晶体管720的漏极端子724，第二NMOS晶体管760的源极端子768耦合到地，并且第二NMOS晶体管760的栅极端子772被耦合以接收第二栅极信号。
继续参考图7，第一时钟信号的占空比通过向由第一PMOS晶体管704和第一NMOS晶体管720形成的逆变器的输出提供泄漏电流和从其吸收泄漏电流而改变。更具体地说，第二PMOS晶体管740提供电流以降低第一时钟信号的占空比，而第二NMOS晶体管760吸收电流以增加第一时钟信号的占空比。
继续参考图7，电路608还包括数模转换器(DAC)786，其具有被耦合以接收数字占空比控制信号的输入788。DAC 786生成模拟占空比控制信号，其在PMOS晶体管740和NMOS晶体管760之间多路复用。如果处理器604确定需要降低占空比，处理器604输出具有HIGH状态的选择下行信号。响应于选择下行信号的HIGH状态，第一多路复用器790将模拟占空比控制信号(作为第一栅极信号)施加到第二PMOS晶体管740的栅极端子752，从而降低第一时钟信号的占空比。如果处理器604确定需要增加占空比，则处理器604输出具有HIGH状态的选择上行信号。响应于选择上行信号的HIGH状态，第二多路复用器792将模拟占空比控制信号(作为第二栅极信号)施加到第二NMOS晶体管760的栅极端子772，从而增加第一时钟信号的占空比。因此，取决于是否需要降低或增加占空比，DAC 786在PMOS晶体管740和NMOS晶体管760之间多路复用。
在本公开的范围内，处理器604的变化是可能的。例如，如果处理器604确定需要降低占空比，则处理器604可启用选择下行信号并禁用选择上行信号，并且如果处理器604确定需要增加占空比，则处理器604可启用选择上行信号并且禁用选择下行信号。
各种说明性组件、块、模块、电路和步骤已在上面概括地描述了它们的功能。此种功能是作为硬件还是软件实现取决于特定应用程序和施加在整个系统上的设计约束。所描述的功能可针对每个特定应用以不同的方式实现，但是此种实现决定不应解释为使偏离本公开的范围。
为了简单和清楚起见，适合与本公开一起使用的所有系统的完整结构和操作在本文中没有描绘或描述。相反，仅描绘和描述了本公开所独有的或理解本公开所必需的系统。

Claims (20)

1.一种正交时钟偏斜校准电路，其包括：
I-Q时钟发生器，其具有被耦合以接收第一时钟信号的输入，并被配置为生成同相时钟信号即I时钟信号和正交时钟信号即Q时钟信号；
I-Q偏斜传感器，其具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收所述Q时钟信号的第二输入，所述I-Q偏斜传感器被配置为响应于所述I时钟信号和所述Q时钟信号之间的偏斜而生成I-Q偏斜信号；以及
控制电路，具有被耦合以接收所述I-Q偏斜信号的第一输入和被耦合以接收第二时钟信号的第二输入，所述控制电路被配置为改变所述第一时钟信号的占空比，
其中所述I时钟信号和所述Q时钟信号之间的所述偏斜通过改变所述第一时钟信号的所述占空比来校准。
2.根据权利要求1所述正交时钟偏斜校准电路，其中所述控制电路包括：
第一PMOS晶体管和第一NMOS晶体管，其各自具有漏极端子、源极端子和栅极端子，所述第一PMOS晶体管的所述源极端子耦合到电压源，所述第一PMOS晶体管的所述漏极端子耦合到所述第一NMOS晶体管的所述漏极端子，所述第一NMOS晶体管的所述源极端子耦合到地，并且所述第一PMOS晶体管和所述第一NMOS晶体管的所述栅极端子被耦合以接收所述第二时钟信号。
第二PMOS晶体管和第二NMOS晶体管，其各自具有漏极端子、源极端子和栅极端子，所述第二PMOS晶体管的所述源极端子耦合到所述电压源，所述第二PMOS晶体管的所述漏极端子耦合到所述第一PMOS晶体管的所述漏极端子，所述第二PMOS晶体管的所述栅极端子被耦合以接收第一栅极信号，所述第二NMOS晶体管的所述漏极端子耦合到所述第一NMOS晶体管的所述漏极端子，所述第二NMOS晶体管的所述源极端子耦合接地，并且所述第二NMOS晶体管的所述栅极端子被耦合以接收第二栅极信号；以及
反相缓冲器，其具有耦合到所述第一PMOS晶体管的所述漏极端子和所述第一NMOS晶体管的所述漏极端子的输入。
3.根据权利要求2所述的正交时钟偏斜校准电路，其中所述第一PMOS晶体管和所述第一NMOS晶体管以逆变器配置耦合，并且其中所述第一PMOS晶体管和所述第一NMOS晶体管被配置为通过将所述第二时钟信号反相来生成第三时钟信号，其中所述第二时钟信号与所述第三时钟信号具有反相关系。
4.根据权利要求3所述的正交时钟偏斜校准电路，其中所述反相缓冲器被耦合以接收所述第三时钟信号，并被配置为通过将所述第三时钟信号反相来生成所述第一时钟信号并将所述第一时钟信号施加到所述I-Q发生器，并且其中所述第一时钟信号与所述第三时钟信号具有反相关系。
5.根据权利要求1所述的正交时钟偏斜校准电路，其中所述控制电路还包括：
处理器，其具有被耦合以接收所述I-Q偏斜信号的输入，并被配置为生成数字占空比控制信号、选择上行信号和选择下行信号；
数模转换器，其具有被耦合以接收所述数字占空比控制信号的输入，并被配置为生成模拟占空比控制信号；
第一多路复用器和第二多路复用器，其具有被耦合以接收所述模拟占空比控制信号的相应的输入，
响应于所述选择上行信号的所述第一多路复用器被配置为将所述模拟占空比控制信号作为所述第一栅极信号施加到所述第二PMOS晶体管的所述栅极端子，
响应于所述选择上行信号的所述第二多路复用器被配置为将所述模拟占空比控制信号作为所述第二栅极信号施加到所述第二NMOS晶体管的所述栅极端子。
6.根据权利要求5所述的正交时钟偏斜校准电路，其中响应于所述第一栅极信号，所述第二PMOS晶体管提供电流以降低所述第一时钟信号的所述占空比，并且其中响应于所述第二栅极信号，所述第二NMOS晶体管吸收电流以增加所述第一时钟信号的所述占空比。
7.根据权利要求1所述的正交时钟偏斜校准电路，其中所述I-Q发生器包括：
第一锁存器，其具有输入、输出和被耦合以接收所述第一时钟信号的上升沿触发时钟输入；
第二锁存器，其具有输入、输出、反相输出和被耦合以接收所述第一时钟信号的下降沿触发时钟输入，所述第一锁存器的所述输出耦合到所述第二锁存器的所述输入，并且所述第二锁存器的所述反相输出耦合到所述第一锁存器的所述输入，
所述第一锁存器被配置为响应于所述第一时钟信号的上升沿而输出所述I时钟信号，
所述第二锁存器被配置为响应于所述第一时钟信号的所述下降沿而输出所述Q时钟信号。
8.根据权利要求1所述的正交时钟偏斜校准电路，其中所述I-Q偏斜传感器包括与非门，所述与非门具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收反相Q时钟信号的第二输入，所述与非门被配置为生成所述I-Q偏斜信号。
9.一种正交时钟偏斜校准电路，其包括：
I-Q时钟发生器，其具有被耦合以接收第一时钟信号的输入，并被配置为生成同相时钟信号即I时钟信号和正交时钟信号即Q时钟信号；
I-Q偏斜传感器，其具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收所述Q时钟信号的第二输入，所述I-Q偏斜传感器被配置为响应于所述I时钟信号和所述Q时钟信号之间的偏斜而生成I-Q偏斜信号；
处理器，其具有被耦合以接收所述I-Q偏斜信号的输入，并被配置为生成数字占空比控制信号、选择上行信号和选择下行信号；以及
占空比调整电路，其具有被耦合以接收所述数字占空比控制信号的第一输入、被耦合以接收所述选择上行信号的第二输入和被耦合以接收所述选择下行信号的第三输入，所述占空比调整电路被配置为改变所述第一时钟信号的所述占空比，
其中通过改变所述第一时钟信号的所述占空比来校准所述I时钟信号和所述Q时钟信号之间的所述偏斜。
10.根据权利要求9所述的正交时钟偏斜校准电路，其中所述占空比调整电路包括：
数模转换器，其具有被耦合以接收所述数字占空比控制信号的输入，并被配置为生成模拟占空比控制信号；以及
第一多路复用器和第二多路复用器，其具有被耦合以接收所述模拟占空比控制信号的相应的输入，响应于所述选择下行信号的所述第一多路复用器被配置为生成第一栅极信号，响应于所述选择上行信号的所述第二多路复用器被配置为生成第二栅极信号。
11.根据权利要求10所述的正交时钟偏斜校准电路，其中所述占空比调整电路包括：
第一PMOS晶体管和第二PMOS晶体管，其具有相应的漏极、源极和栅极端子，所述第一PMOS晶体管和所述第二PMOS晶体管的所述源极端子耦合到电压源，所述第一PMOS晶体管和所述第二PMOS晶体管的所述漏极端子耦合在一起，所述第一PMOS晶体管的所述栅极端子被耦合以接收第二时钟信号，所述第二PMOS晶体管的所述栅极端子被耦合以接收所述第一栅极信号；
第一NMOS晶体管和第二NMOS晶体管，其具有相应的漏极、源极和栅极端子，所述第一NMOS晶体管和所述第二NMOS晶体管的所述漏极端子耦合到所述第一PMOS晶体管和所述第二PMOS晶体管的所述漏极端子，所述第一NMOS晶体管和所述第二NMOS晶体管的所述源极端子耦合到地接地，所述第一NMOS端子的所述栅极端子被耦合以接收所述第二时钟信号，所述第二NMOS端子的所述栅极端子被耦合以接收所述第二栅极信号；以及
反相缓冲器，其具有耦合到所述第一PMOS晶体管的所述漏极端子并且耦合到所述第一NMOS晶体管的所述漏极端子的输入。
12.根据权利要求10所述的正交时钟偏斜校准电路，其中所述第一PMOS晶体管和所述第一NMOS晶体管以逆变器配置耦合，并且其中响应于所述第二时钟信号，所述第一PMOS晶体管和所述第一NMOS晶体管被配置为通过将所述第二时钟信号反相来生成第三时钟信号，其中所述第三时钟信号与所述第二时钟信号具有反相关系。
13.根据权利要求12所述的正交时钟偏斜校准电路，其中所述反相缓冲器被耦合以接收所述第三时钟信号，并被配置为通过将所述第三时钟信号反相来生成所述第一时钟信号并将所述第一时钟信号施加到所述I-Q发生器，并且其中所述第一时钟信号与所述第三时钟信号具有反相关系。
14.根据权利要求11所述的正交时钟偏斜校准电路，其中响应于所述第一栅极信号，所述第二PMOS晶体管提供电流以降低所述第一时钟信号的所述占空比，并且其中响应于所述第二栅极信号，所述第二NMOS晶体管吸收电流以增加所述第一时钟信号的所述占空比。
15.根据权利要求10所述的正交时钟偏斜校准电路，其中所述I-Q发生器包括：
第一锁存器，其具有输入、输出和被耦合以接收所述第一时钟信号的上升沿触发时钟输入；
第二锁存器，其具有输入、输出、反相输出和被耦合以接收所述第一时钟信号的下降沿触发时钟输入，所述第一锁存器的所述输出耦合到所述第二锁存器的所述输入，并且所述第二锁存器的所述反相输出耦合到所述第一锁存器的所述输入，
所述第一锁存器被配置为响应于所述第一时钟信号的上升沿而输出所述I时钟信号，
所述第二锁存器被配置为响应于所述第一时钟信号的所述下降沿而输出所述Q时钟信号。
16.根据权利要求9所述的正交时钟偏斜校准电路，其中所述I-Q偏斜传感器包括与非门，所述与非门具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收反相Q时钟信号的第二输入，所述与非门被配置为生成所述I-Q偏斜信号。
17.一种正交时钟偏斜校准电路，其包括：
I-Q时钟发生器，其具有被耦合以接收第一时钟信号的输入，并被配置为生成同相时钟信号即I时钟信号和正交时钟信号即Q时钟信号；
I-Q偏斜传感器，其具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收所述Q时钟信号的第二输入，所述I-Q偏斜传感器被配置为响应于所述I时钟信号和所述Q时钟信号之间的偏斜而生成I-Q偏斜信号；
处理器，其具有被耦合以接收所述I-Q偏斜信号的输入，并被配置为生成数字占空比控制信号、选择上行信号和选择下行信号；
数模转换器，其具有被耦合以接收所述数字占空比控制信号的输入，并被配置为生成模拟占空比控制信号；
第一多路复用器和第二多路复用器，其具有被耦合以接收所述模拟占空比控制信号的相应的输入，响应于所述选择下行信号的所述第一多路复用器被配置为生成第一栅极信号，响应于所述选择上行信号的所述第二多路复用器被配置为生成第二栅极信号；
第一晶体管和第二晶体管，其以逆变器配置耦合并且具有被耦合以接收第二时钟信号的相应的栅极端子，所述第一晶体管和所述第二晶体管被配置为通过将所述第二时钟信号反相来生成第三时钟信号；
反相缓冲器，其具有被耦合以接收所述第三时钟信号的输入，所述反相缓冲器被配置为通过将所述第三时钟信号反相来生成所述第一时钟信号；
第三晶体管，其耦合到所述第一晶体管，并具有被耦合以接收所述第一栅极信号的栅极端子；以及
第四晶体管，其耦合到所述第二晶体管并具有被耦合以接收所述第二栅极信号的栅极端子，
其中响应于所述第一栅极信号的所述第三晶体管提供电流以降低所述第一时钟信号的所述占空比，并且其中响应于所述第二栅极信号的所述第四晶体管吸收电流以增加所述第一时钟信号的所述占空比。
18.根据权利要求17所述的正交时钟偏斜校准电路，其中所述第一晶体管和所述第三晶体管是PMOS晶体管，并且其中所述第二晶体管和所述第四晶体管是NMOS晶体管。
19.根据权利要求17所述的正交时钟偏斜校准电路，其中所述I-Q发生器包括：
第一锁存器，其具有输入、输出和被耦合以接收所述第一时钟信号的上升沿触发时钟输入；
第二锁存器，其具有输入、输出、反相输出和被耦合以接收所述第一时钟信号的下降沿触发时钟输入，所述第一锁存器的所述输出耦合到所述第二锁存器的所述输入，并且所述第二锁存器的所述反相输出耦合到所述第一锁存器的所述输入，
所述第一锁存器被配置为响应于所述第一时钟信号的上升沿而输出所述I时钟信号，
所述第二锁存器被配置为响应于所述第一时钟信号的所述下降沿而输出所述Q时钟信号。
20.根据权利要求17所述的正交时钟偏斜校准电路，其中所述I-Q偏斜传感器包括与非门，所述与非门具有被耦合以接收所述I时钟信号的第一输入和被耦合以接收反相Q时钟信号的第二输入，所述与非门被配置为生成所述I-Q偏斜信号。
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