KR20010090518A - 클럭 제어회로 및 클럭 제어방법 - Google Patents

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Abstract

본 발명은 PLL회로를 이용하는 경우에 발생하는 중심 주파수 변동 및 귀환 루프에 의한 지터 등을 없애고 위상 오차를 특별히 감소시키는 클럭 제어회로를 제공한다.
본 발명은 입력 클럭(1)을 체배하여 위상 클럭을 발생시켜 출력하는 체배용 인터폴레이터(10)와, 체배용 인터폴레이터(10)로부터 출력되는 위상 클럭을 입력으로하고 그중에서 둘을 출력하는 스위치(20)와, 상기 스위치의 둘의 출력을 입력으로하여 그것들중 둘의 출력의 위상차를 내분하여 신호를 출력하는 미세조정용 인터폴레이터(30)와, 스위치(20)를 절환 및 상기 미세조정용 인터폴레이터(30)의 내분비율을 가역제어하는 제어 회로(40)를 구비한다.

Description

클럭 제어회로 및 클럭 제어방법{Clock Control Circuit and Clock Control Method}
본 발명은 클럭 제어 기술에 관한 것으로서 특히, 체배용 인터폴레이터를 구비한 클럭 제어회로 및 방법에 관한 것이다.
요즈음, 1칩에 집적화 가능한 회로 규모의 증대 및 동작 주파수의 상승에 따라 클럭의 공급을 받아 동작하는 동기회로를 포함하는 반도체집적회로에 있어서, 칩 외부와 칩 내부의 클럭의 위상 및 주파수를 제어하기 위한 클럭 제어회로가 마련되어 있다.
이러한 종류의 클럭 제어회로로서는 종래부터, PLL(Phase Locked Loop: 위상동기루프)회로나 DLL(Delay Locked Loop: 지연동기루프)회로가 이용되고 있다. 또한, 시스템 LSI(「시스템-온 1실리콘」이라고도 한다) 등의 시스템 규모의 회로를 1칩에 탑재한 반도체집적회로에 있어서는, 예컨대, 칩 내의 매크로 블록마다, 위상 및 주파수 제어용의 클럭 제어회로를 배치하는 것도 필요하여 지게 되었다.
이와같이, 종래의 클럭 제어회로에서는 PLL(위상동기루프)회로 또는 DLL(지연동기루프)회로가 이용되고 있는 외에 또한, PLL, DLL과, 인터폴레이터(내분회로)를 조합시킨 것도 알려져 있다.
도 25는 문헌(ISSCC 1993 p.p 160-161 Mark Horowitz 등, "PLL Design for 500MB/S Interface")에 기재되어 있는 PLL과 인터폴레이터와의 조합으로 이루어지는 클럭 제어회로의 구성을 도시한 도면이다. 도 25를 참조하면, PLL회로(50)에 있어서, 입력클럭에 각각 위상동기된 다상클럭신호(P0 내지 Pn)를 출력하고, 다상클럭신호(P0 내지 Pn)는 스위치(셀렉터)(20A)에 입력되고, 스위치(20A)에서 선택된 이웃이 되는 두개의 신호(우위상(even phase)과 기위상(odd phase))이 인터폴레이터(phase interpolator)(30A)에 입력되고, 인터폴레이터(30A)에서 두개의 입력신호의 위상차를 내분(內分)한 출력신호가 출력된다. 인터폴레이터(30A)에 입력하는 신호 쌍을 선택하는 스위치(20A)는 우위상(even phase) 셀렉터와, 위상 셀렉터에 선택 제어신호를 공급하는 시프트 레지스터와, 기위상(odd phase) 셀렉터와 위상 셀렉터에 선택 제어신호를 공급하는 시프트 레지스터로 구성되어 있다.
상기 문헌 1에 기재되어 있는 구성에 있어서, 인터폴레이터(30A)는 두개의 입력을 받는 차동회로로 이루어지는 아날로그 구성으로 되고, 제어회로(40A)는, 어느쪽의 입력의 위상이 빠른가를 감시하고, 업다운 카운터(미도시)에 카운트 신호를 출력하는 FSM(유한 상태 머신)회로와, 업다운 카운터의 출력을 아날로그 신호로 변환하는 DA변환기(미도시)를 구비하고, DA변환기로부터 인터폴레이터(30A)에 우수(even)/기수(odd)위상에 대한 전류를 공급하는 구성으로 되어 있다. PLL회로(50)는 위상 비교회로, 루프필터, 루프필터의 전압을 제어 전압으로서 입력하는 전압 제어 발진기, 전압 제어 발진기의 출력을 분주(分周)하여 위상 비교회로에 귀환 입력하는 분주기로 이루어진다.
도 26은, 문헌 2 (ISSCC 1997 p.p 332-333 S.Sidiropoulos and Mark Horowitz 등, "A semi-digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range")에 기재되어 있는 DLL(지연동기루프)와 인터폴레이터와의 조합으로 이루어지는 클럭 제어회로의 구성의 한예를 도시한 도면이다. 도 26을 참조하면, DLL회로(60)에 있어서, 입력클럭에 동기한 다상클럭신호(P0 내지 Pn)를 출력하고, 다상클럭신호(P0 내지 Pn)는 스위치(20B)에 입력되고, 이웃이 되는 두개의 신호가 인터폴레이터(30B)에 입력되고, 위상을 내분한 신호가 출력(OUT)에서 출력된다. 제어회로(40B)는, 출력(OUT)과 기준클럭과의 위상차 검출 결과에 의거하여, 인터폴레이터(30B)의 내분비를 가변 제어함과 동시에 스위치(20B)의 전환을 제어한다. 이 인터폴레이터(30B)도 아날로그 회로로 구성되어 있다.
도 27은 문헌 3(ISSCC 1997 p.p 238-239 Alan Fiedler, "A 1. 0625Gb/s Tranceiver with 2x-Oversampling and Transmit Signal Pre-Emphasis")에 기재된 구성을 도시한 도면이다. 클럭을 입력으로 하는 다상클럭위상 조정용의 전압 제어 발진기(VCO)(70)와 제어회로(40C)을 구비하고, VCO(70)의 출력으로부터 다상클럭(Q0 내지 Qn)을 출력하고 있다.
그렇지만, 상기한 종래의 클럭 제어회로는 하기 기재의 문제점을 갖고 있다.
도 25 등에 도시한 PLL회로를 이용한 구성에 있어서는, 위상 조정에 장시간을 요함과 동시에, 귀환계의 루프에 의한 지터가 존재하고, 당해 지터에 의해 및 록이 빠졌을 때 등에 위상이 크게 어긋난다 라는 문제점을 갖고 있다. 또한 도 25및 도 27 등에 도시한 구성에 있어서는 VCO의 중심 주파수 변동 등에 의해 위상 오차 등이 생긴다.
그리고, 도 26 등에 도시한 DLL회로를 이용한 구성에 있어서는 다상클럭의 최종 위상의 신호에 있어서 위상이 크게 어긋나는 경우가 있는 외에 루프 지터도 존재한다 라는 문제점을 갖고 있다.
도 13(b)에 도시한 바와 같이, DLL 등에서는 입력클럭의 지터(지터(-dt)에 의해 클럭의 주기는 T-dt)는 출력클럭(도 13에서는 4체배클럭)의 최후의 클럭에 나타나(4체배 클럭의 4발번째의 클럭의 사이클은 T/4-dt로 된다), 이 때문에, 지터의 영향이 크게 된다.
따라서, 본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 PLL회로를 이용한 경우에 생기는 중심 주파수 변동 및 귀환루프에 의한 지터 등을 없애고 위상 오차를 각별히 저감하는 클럭 제어회로 및 방법 및 반도체 집적회로 장치를 제공하는데 있다.
본 발명의 다른 목적은 즉시 다상클럭을 생성 가능하게 하는 클럭 제어회로 및 방법을 제공하는데 있다. 이 이외의 본 발명의 목적, 특징, 이점 등은 이하의 실시 형태의 기재 등으로부터 당업자에게 바로시 명백하게 될 것이다.
상기 목적을 달성하는 본 발명은 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하고, 입력클럭을 입력하여 당해 입력클럭을 체배하여 이루어지는 위상이 다른 복수의 클럭을 출력하는 체배용 인터폴레이터와, 상기 체배용 인터폴레이터의 복수의 클럭 출력을 입력으로 하여 두개를 전환하여 출력하는 스위치와, 상기 스위치의 두개의 출력을 입력으로 하여 이들의 위상차를 내분한 신호를 출력하는 위상 조정용 인터폴레이터와, 상기 스위치의 전환 및 상기 위상 조정용 인터폴레이터의 내분비를 가변 제어하는 제어회로를 구비한다.
본 발명은 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하고, 입력클럭을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 체배용 인터폴레이터와, 상기 체배용 인터폴레이터로부터 출력되는 다상클럭을 입력으로 하여 그 중의 두개를 출력하는 스위치와, 상기 스위치의 두개의 출력을 입력으로 하여 이들 두개의 출력의 위상을 내분한 신호를 출력하는 위상 조정용 인터폴레이터와, 상기 스위치의 전환 및 상기 위상 조정용 인터폴레이터의 내분비를 가변 제어하는 제어회로를 구비한다.
본 발명의 클럭 제어방법은 입력클럭을 체배하여 이루어지는 다상클럭을 체배용 인터폴레이터로 생성함으로써, 체배클럭당의 지터를 저감하고, 상기 체배용 인터폴레이터로부터 출력되는 다상클럭중의 2개를 스위치로 선택하고, 위상 조정용 인터폴레이터에 공급하고, 소정의 기준클럭과 상기 위상 조정용 인터폴레이터의 출력클럭과의 위상 비교 결과에 의거하여, 상기 위상 조정용의 인터폴레이터의 내분비를 가변 제어하도록 한 것이다.
도 1은 본 발명의 일실시예의 구성을 도시한 도면.
도 2는 본 발명의 다른 실시예의 구성을 도시한 도면.
도 3은 본 발명의 다른 실시예의 구성을 도시한 도면.
도 4는 본 발명의 일실시예에 있어서의 체배용 인터폴레이터의 구성을 도시한 도면.
도 5는 본 발명의 일실시예에 있어서의 체배용 인터폴레이터의 구성을 도시한 도면.
도 6은 본 발명의 일실시예에 있어서의 4상 클럭 체배회로의 구성을 도시한 도면.
도 7은 도 6에 도시한 본 발명의 일실시예에 있어서의 4상 클럭 체배회로의 타이밍 파형을 도시한 도면.
도 8은 도 6에 도시한 본 발명의 일실시예에 있어서의 4상 클럭 체배회로의 타이밍차 분할회로의 구성을 도시한 도면.
도 9는 도 8에 도시한 타이밍차 분할회로의 타이밍 파형을 도시한 도면.
도 10은 도 6에 도시한 본 발명의 일실시예에 있어서의 4상 클럭 체배회로의타이밍차 분할회로의 다른 구성예를 도시한 도면.
도 11은 본 발명의 일실시예에 있어서의 위상 조정용 인터폴레이터의 구성의 한예를 도시한 도면.
도 12는 본 발명의 일실시예에 있어서의 위상 조정용 인터폴레이터의 구성의 한예를 도시한 도면.
도 13은 본 발명의 실시예의 작용 효과를 설명하기 위한 도면으로서, 체배용 인터폴레이터를 이용한 경우와 종래 기술의 구성에서의 지터가 나타나는 방식을 모식적으로 도시한 도면.
도 14는 본 발명의 일실시예에 있어서의 인터폴레이터의 출력 타이밍 파형의 시뮬레이션 결과의 한예를 도시한 도면.
도 15는 본 발명의 제 3 실시예의 구성을 도시한 도면.
도 16은 본 발명의 제 3 실시예에 있어서의 스위치와 인터폴레이터의 구성을 도시한 도면.
도 17은 본 발명의 일실시예에 있어서의 16분할 인터폴레이터의 레이아웃의 한예를 도시한 도면.
도 18은 본 발명의 제 4 실시예의 구성을 도시한 도면.
도 19는 본 발명의 제 5 실시예의 구성을 도시한 도면.
도 20은 본 발명의 제 6 실시예의 구성을 도시한 도면.
도 21은 본 발명의 제 6 실시예의 타이밍 동작을 도시한 도면.
도 22는 본 발명의 제 7 실시예를 설명하기 위한 도면.
도 23은 본 발명의 제 8 실시예를 설명하기 위한 도면.
도 24는 본 발명의 제 8 실시예의 구성을 도시한 도면.
도 25는 종래의 클럭 제어회로의 구성의 한예를 도시한 도면.
도 26은 종래의 클럭 제어회로의 구성의 다른 예를 도시한 도면.
도 27은 종래의 클럭 제어회로의 구성의 또 다른 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 클럭 2 : 분주기
3 : 다상 클럭 4a : 타이밍차 분할회로
4b : 다중화 회로 4c : 펄스폭 보정회로
5 : 다상클럭 체배회로 7 : 제어신호
10 : 체배용 인터폴레이터 14 : NOR회로
15, 16 : 인버터 17, 18 NAND회로
20, 20', 20A, 20B : 스위치 30 : 인터폴레이터
40, 40', 40A, 40B : 제어회로 50 : PLL(위상동기루프)
60 : DLL(딜레이 록 루프) 70 : VCO(전압 제어 발진기)
80 : 위상 비교회로(PD) 110 : 다상 체배회로
120, 121, 122, 123 : 스위치 130, 131, 132, 133 : 인터폴레이터
140, 141, 142, 143 : 다중화회로 150, 151 : 위상 비교회로
16O, 161 : 디지털 필터 170, 171 : 카운터
180 : 가산회로 190, 191, 192, 193 : 디코더
200 : CTS 더미회로 201 : CTS(클럭 트리 신세시스)
210 : 평균화회로 300 : 칩
301, 302 : 매크로(매크로 블록)
본 발명의 실시 형태에 관하여 설명한다. 본 발명의 클럭 제어회로는, 그 바람직한 한실시 형태에 있어서, 도 1을 참조하면, 두개의 신호간의 위상차를 내분한신호를 출력하는 회로를 복수 포함하고, 입력클럭(1)을 체배하여 이루어진 다상클럭(P0 내지 Pn)을 생성 출력하는 체배용 인터폴레이터(10)와, 체배용 인터폴레이터(l0)로부터 출력되는 다상클럭(Po 내지 Pn)을 입력으로 하고, 이들의 서로 이웃하는 두개를 출력하는 스위치(20)와, 스위치(20)의 두개의 출력을 입력으로 하고, 이들 두개의 입력의 위상차를 내분한 신호를 출력단자(OUT)로부터 출력하는 위상 조정용의 인터폴레이터(30;「미세조정용 인터폴레이터」라고도 한다)와, 스위치(20)의 전환과 인터폴레이터(30)의 내분비를 가변 제어하는 제어회로(40)를 구비한다.
본 발명의 클럭 제어회로는 다른 실시 형태로서, 체배용 인터폴레이터로부터 출력되는 다상클럭(P0 내지 Pn)에서부터 복수의 인터폴레이터를 이용하여 다상클럭을 출력하는 구성으로 하여도 좋다. 보다 상세하게는, 도 2를 참조하면, 입력클럭을 체배하여 이루어지는 다상클럭(P0 내지 Pn)을 출력하는 체배용 인터폴레이터(10)와, 체배용 인터폴레이터(10)의 다상클럭 출력을 입력으로 하여 두개의 조합을 출력하는 스위치(20')와, 스위치(20')의 복수의 출력 중에서 두개의 출력을 각각 입력으로 하고, 이들 두개의 출력의 위상차를 내분한 출력신호(Q0 내지 Qn)를 출력하는 미세조정용(위상 조정용)의 인터폴레이터(300내지 30n)와, 스위치(20')의 전환과 위상 조정용의 인터폴레이터(300내지 30n)와의 내분비를 가변 제어하는 제어회로(40')를 구비한다.
본 발명의 한실시 형태에 있어서, 체배용 인터폴레이터는, 도 4를 참조하면,입력클럭을 분주하여 다상클럭을 생성하는 분주기(2)와, 입력클럭의 주기를 검지하는 주기 검지회로(6)와, 분주기(2)의 클럭 출력을 입력으로 하여 상기 클럭을 체배한 다상클럭을 생성하는 다상클럭 체배회로(5)를 구비하고, 상기 다상클럭 체배회로가, 두개의 입력의 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할회로(4a)와, 두개의 타이밍차 분할회로의 출력을 다중하는 복수의 다중화회로(4b)를 구비하고, 상기 복수의 타이밍차 분할회로는, 동일한 상의 클럭을 입력으로 하는 타이밍차 분할회로와, 서로 이웃하는 상의 두개의 클럭을 입력으로 하는 타이밍차 분할회로를 구비하고 있다.
본 발명의 한실시 형태에 있어서, 상기 다상클럭 체배회로는 도 6을 참조하면, n상의 클럭(제1 내지 제n 클럭)을 입력하고, 두개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할회로를 구비하고, 2I-1번째(단, 1≤I≤n)의 타이밍차 분할회로(4a1, 4a3, 4a5, 4a7)는, 상기 두개의 입력으로서 I번째의 동일 클럭을 입력으로 하고, 2I번째(단, 1≤I≤n)의 타이밍차 분할회로(4a2, 4a4, 4a6, 4a8)는, I번째의 클럭과, (I+1 mod n)번째(단, I+1 mod n은, I+1을 n으로 나눈 나머지(mod n은 n을 제수로하여 잉여연산))의 클럭을 입력으로 하고, J번째(단, 1≤J≤2n)의 타이밍차 분할회로의 출력과 (J+2 mod n)번째(단, J+2 mod n은, J+2을 n으로 나눈 나머지)의 타이밍차 분할회로의 출력을 입력으로 하는 2n개의 펄스폭 보정회로(4c1 내지 4c8)와, K번째(단, 1≤K≤n)의 펄스폭 보정회로의 출력과 (K+n)번째의 펄스폭 보정회로의 출력을 입력으로 하는 n개의 다중화회로(4b1 내지 4b4)를 구비한다.
본 발명의 한실시 형태에 있어서, 타이밍차 분할회로는, 도 8을 참조하면, 제1, 제2 입력신호를 입력으로 하는 부정논리합회로(14)와, 상기 부정논리합회로의 출력(내부노드)을 반전 출력하는 인버터(15)를 구비하고, 상기 내부 노드와 접지 사이에 직렬 접속된 스위치 소자와 용량이 복수개 서로 병렬 접속되어 있고, 상기 스위치 소자의 제어단자에는, 주기 검지회로(6)로부터부터 출력되는 주기 제어신호(7)가 접속되고, 주기 제어신호(7)의 논리치에 의해 상기 내부노드에 부가하는 용량이 결정되는 구성으로 되어 있다.
본 발명의 한실시 형태에 있어서, 타이밍차 분할회로는, 도 10을 참조하면, 상기 타이밍차 분할회로가, 제1, 제2 입력신호를 입력으로 하는 논리회로와, 제1 전원과 내부노드(N1) 사이에 접속되고, 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 도전형의 트랜지스터로 이루어지는 제1 스위치소자(MP01)와, 상기 내부노드에 입력단이 접속되고, 상기 내부노드의 전압과 임계값 전압과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로(INV03)와, 내부노드와 제2 전원과의 사이에 접속되고, 제1 정전류원으로 구동되고, 제1 입력신호(IN1)에 의해 온-오프 제어되는 제2 도전형의 트랜지스터로 이루어지는 제2 스위치소자(MN02)와, 내부노드와 상기 제2 전원과의 사이에 배치되고, 제2 정전류원으로 구동되고, 제2 입력신호(IN2)에 의해 온-오프 제어되는 제2 도전형의 트랜지스터로 이루어지는 제3 스위치소자(MN01)를 구비하고, 또한 상기 내부노드와 상기 제2 전원 사이에는, 직렬 접속된 스위치소자와 용량, 복수개 서로 병렬 접속되고(스위치소자(MN11 내지 MN15), 용량(CAP11 내지 CAP15)), 상기 스위치소자의 제어단자에 공급되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정된다.
본 발명의 한실시 형태에 있어서, 위상 조정용 인터폴레이터(30)는, 도 11 또는 도 12를 참조하면, 제1, 제2 입력신호를 입력으로 하는 논리회로(OR01, NAND01)와, 제1 전원과 내부노드(N31)사이에 접속되고, 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자(MP01)와, 상기 내부노드에 입력단이 접속되고, 상기 내부노드의 전압과 임계값 전압과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 정전(正轉) 또는 반전형의 버퍼회로(BUF, INV03)와, 상기 내부노드와 제2 전원 사이에, 상기 제1 입력신호로 온-오프 제어되고, 정전류원으로 구동되는 제2 스위치소자와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 제3 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되어 (MN22와 MN21, MN24와 MN23, MN26와 MN25), 상기 내부노드와 제2 전원 사이에, 상기 제2 입력신호로 온-오프 제어되고, 정전류원으로 구동되는 제4 스위치소자와, 제어회로로부터의 제어신호로 온-오프 제어되는 제5 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고 (MN28와 MN27, MN30와 MN29, MN32와 MN31), 또한 상기 내부노드와 제2 전원 사이에는, 제6 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수개, 병렬 접속되어 (제6 스위치소자군 MN11 내지 MN15, 용량군 CAP11 내지 CAP15), 제6 스위치소자의 제어단자에 접속되는 주기 제어신호로써, 제6 스위치소자를 온-오프 하는 것으로, 상기 내부노드에 부가하는 용량치가 결정된다.
위상 조정용 인터폴레이터(30)에 있어서, 상기 제2 스위치소자, 상기 제3 스위치소자, 상기 제4 스위치소자, 및, 상기 제5 스위치소자가 어느 것이나 소정 개수(N개)로서 이루어지고, 상기 제3 스위치소자군에 공급하는 제어신호에 의해, K개(단, K는 0 내지 N)의 상기 제3 스위치소자를 온으로 하고, 상기 제5 스위치소자군에 공급하는 제어신호에 의해, N-K개의 상기 제5 스위치소자를 온으로 하고, 상기 제1 입력신호와 상기 제2 입력신호의 타이밍차(T)를, 상기 타이밍차의 n분의1를 단위로 하여 상기 K에 의거하여 내분한 위상에 대응하는 신호를 출력하고, K의 값을 가변함으로써 내분비를 가변하는 구성으로 하여도 좋다.
본 발명의 한실시 형태에 있어서, 스위치(20)는 로터리 스위치로 이루어지고, 상기 체배용 인터폴레이터로부터 출력되는 n상의 클럭을 입력으로 하고, 상기 제어회로로부터의 전환 제어신호에 의거하여, 상기 인터폴레이터의 제1 입력에는 I번째의 클럭을 공급하고, 제2 입력에는 이웃의 I+1번째의 클럭을 공급하고 있는 경우에, 출력의 위상 지연 또는 진행 상태에 따라서, 신호를 전환하는 때에는, 상기 인터폴레이터의 제1 입력을 I+2번째로 하고, 제2 입력을 I+1번째 그대로로 하든지, 제1 입력을 I번째 그대로로 하고, 제2 입력을 I-1번째(단, I+1, I-1, I+2는, 1 내지 n의 값을 취하고, n으로 나눈 잉여로 정해진다)로 전환 제어한다.
도 13은, 본 발명에 관한 체배용 인터폴레이터를 이용한 경우와, DLL 등을 이용한 경우의 지터의 효과를 비교하여 나타낸 설명도이다. 인터폴레이터를 이용하여 체배클럭을 생성하는 경우, 도 13(a)에 도시한 바와 같이, 입력클럭의 지터는, 출력 체배클럭의 전체에 평균화 되어 나타나, 예컨대, 입력클럭의 지터(-dt)에 의해, 클럭 주기가 T-dt로 변동한 경우에, 예컨대 4체배 출력 클럭의 경우, 각 체배클럭 주기마다, 평균화된, 지터(-dt/4)가 나타난다. 즉, 인터폴레이터를 이용한 경우, 4체배클럭(T/4)당의 지터는 -dt/4인 데 대하여, 종래의 기술과 같이 DLL을 이용한 경우, 도 13(b)에 도시한 바와 같이 체배클럭의 최종 위상에 dt분의 지터로 되어 나타난다.
이와 같이, 본 발명에 의하면, 체배용 인터폴레이터를 이용함으로써, 지터의 평균화에 의해, 체배클럭당의 지터를 대폭 감축하고 특히, 다상클럭의 위상차를 균일하게 유지하는 것을 가능하게 한다.
다음에, 본 발명은, 또 한실시 형태에 있어서, 도 15 내지 도 20을 참조하면, 입력클럭으로부터, 다상클럭을 생성하여 출력하든지, 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로를 이루는 다상 체배회로(110)와, 다상 체배회로(110)로부터 출력되는 다상클럭을 입력으로 하여 두개의 클럭 출력을 쌍으로 하는 조합을 선택 출력하는 복수의 스위치(120, 121)와, 상기 각 스위치로부터 출력되는 클럭 출력 쌍을 각각 입력으로 하고, 당해 클럭 출력 쌍의 위상차를 내분한 신호를 각각 출력하는 복수의 위상 조정용의 인터폴레이터(130, 131)와, 상기 각 스위치에 있어서의 클럭 출력의 전환, 및 상기 각 위상 조정용 인터폴레이터의 내분비를 가변 제어하는 제어회로(예컨대 도 15의 카운터(170, 171), 또는 도 18의 카운터(170)와 디코더(191, 192))를 구비하고, 하나의 상기 인터폴레이터(130)로부터 출력되는 클럭이 상기 입력클럭과의 사이에서 소정의 위상차(예컨대, 0도)가 되도록 위상 조정되고, 다른 상기 인터폴레이터(131)로부터 출력되는 클럭이, 입력클럭(1)에 대하여 소정의 위상을 갖도록 위상 조정된다. 또는, 도 19를 참조하면, 본 발명의 실시 형태에 있어서는, 다른 인터폴레이터(131)로부터 출력되는 클럭이 입력클럭(1)에 대하여 소정의 위상을 갖는도록 위상 조정되고, 또다른 인터폴레이터(132)로부터 출력되는 클럭이 다른 인터폴레이터(131)로부터 출력되는 클럭에 대하여 소정의 위상을 갖도록 위상 조정된다.
(실시예)
상기한 본 발명의 실시 형태에 관하여 더욱 구체적으로 설명하고자, 본 발명의 실시예에 관하여 도면을 참조하여 설명한다. 본 발명의 기본 구성은, 상기 종래의 기술로 설명한 클럭 제어회로에 있어서의, PLL회로 또는 DLL회로를, 체배용의 인터폴레이터로 구성한 것이다.
도 1은, 본 발명의 일실시예의 구성을 도시한 도면이다. 도 1을 참조하면, 본 발명의 일실시예에 있어서는, 체배용 인터폴레이터(10)에서 생성된 중심 주파수 변동이 없는 클럭을, 로터리 스위치(20)와, 미조용의 인터폴레이터(30)로 임의의 위상으로 조정한다.
로터리 스위치(20)는, 도 25에 도시한 구성과 같이, 다상클럭(P0 내지 Pn) 중에서, 서로 이웃하는, 기위상 신호와 우위상 신호를 쌍으로 하여, 인터폴레이터(30)에 공급하고, 인터폴레이터(30)는, 제어회로(40)로부터 출력되는 제어신호에 의거하여, 두개의 입력의 위상차(타이밍차)를 내분한 위상의 신호를 출력한다.
제어회로(40)은 미도시의 기준클럭과 인터폴레이터(30)의 출력클럭과의 위상을 비교하는 위상 비교회로로부터의 출력신호를 받아, 인터폴레이터(30)의 출력의 기준클럭에 대한 위상의 진행/지연 상태에 따라서, 위상의 진행/지연을 보상하도록, 인터폴레이터(30)에 있어서의 타이밍차 분할치(내분비)를 가변시키기 위한 제어신호(C)를 출력한다.
제어회로(40)는 인터폴레이터(30)의 내분비의 설정이 상한 또는 하한에 달한 것을 검출한 상태에서, 여전히, 인터폴레이터(30)의 출력클럭의 기준클럭에 대한 위상의 진행/지연을 조정하여야 하는 경우에는, 위상의 진행 또는 지연에 따라서, 로터리 스위치(20)에 대하여, 선택 제어신호(S)를 출력하고, 로터리 스위치(20)에 있어서는, 선택 제어신호(S)를 받아, 인터폴레이터(30)에 출력하는 클럭 쌍의 조합을 전환한다.
예컨대, 인터폴레이터(30)의 출력클럭과 기준클럭과의 위상차로부터, 인터폴레이터(30)의 출력클럭의 위상을 더욱 진행시킬 필요가 있는 경우에는, 제어회로(40)로부터의 선택 제어신호(S)를 받아, 로터리 스위치(20)는 예컨대, 현재 선택하고 있는 위상 신호 보다도 하나 앞(진행된)의 위상 신호(단, P-1 (= Pn), P-2 (= Pn-1), …로 되고, mod n의 연산치로 한다)와 원래의 위상 신호간의 위상차(타이밍차)를 내분하도록 클럭 출력을 전환하여, 인터폴레이터(30)에 공급한다. 한편,인터폴레이터(30)의 출력의 위상을 더욱 지연시킬 필요가 있는 경우에는, 제어회로(40)로부터의 제어신호를 받아, 로터리 스위치(20)는 현재 선택하고 있는 위상 신호 보다도 하나 지연된 위상 신호(단, Pn+1 (= P0), Pn+2 (= P1), …로 되고, mod n의 연산으로 한다)와 원래의 위상 신호간의 위상차(타이밍차)를 내분하도록 클럭 출력을 전환하고, 인터폴레이터(30)에 공급하는 제어를 행한다.
체배용 인터폴레이터(10)로부터 출력되는 다상클럭(P0 내지 Pn)의 첨자 n을2m-1(다상클럭의 상수는 2m)으로 하면, 로터리 스위치(20)는 기위상클럭(P0, P2, P4, …, P2m-2) 중의 하나를, 제어회로(40)로부터의 제어신호로서 선택하는 제1 셀렉터와, 우위상클럭(P1, P3, P5, …, P2m-1) 중의 하나를, 제어회로(40)로부터의 제어신호로서 선택하는 제2 셀렉터를 구비하고(후술하는 도 3참조), 위상차를 내분하는 인터폴레이터(30)에 공급되는 기위상, 우위상의 클럭 출력 쌍의 조합으로서는, (P0, P1), (P2, P1), (P2, P3), … 등, 위상이 서로 이웃맞는 클럭 쌍이 되도록, 제어회로(40)가, 클럭 출력의 전환 제어를 행한다. 이러한 기능을 실현하는 것이라면, 제어회로(40)는, 임의의 회로 구성으로 실현할 수 있다.
한예로서, 인터폴레이터(30)의 출력과 기준클럭과의 위상을 비교하는 미도시의 위상 비교회로로부터의 UP/DOWN신호를 입력으로 하는 카운터를 구비하고, 카운터의 소정의 하위비트 출력이 인터폴레이터(30)의 내분비를 제어하는 제어신호(C)로서 출력되고, 인터폴레이터(30)의 내분비의 상한을 넘든지, 하한 미만으로 설정하는 경우에는, 카운터의 소정의 상위비트 출력, 또는 카운터의 출력을 디코드하는 디코더로부터, 로터리 스위치(20)의 셀렉터에 제어신호가 출력되고, 로터리 스위치(20)는, 선택 출력하는 클럭을 전환한다.
다음에, 본 발명에 관한 체배용 인터폴레이터의 구성의 상세에 관하여 설명한다. 도 4는 본 발명의 일실시예의 체배용 인터폴레이터(10)의 기본 구성의 한예를 도시한 도면이다.
도 4를 참조하면, 체배용 인터폴레이터(10)는 클럭(1)을 입력으로 하여 분주하여 다상클럭(3)을 생성하는 분주기(2)와, 분주기(2)의 출력(3)을 입력으로 하는다상클럭 체배회로(5)와, 고정 단수의 링 오실레이터와 카운터로 이루어지고, 클럭(1)의 1주기중의 링 오실레이터의 발진 회수를 카운트하여 클럭(1)의 주기를 검출하는 주기 검지회로(6)를 구비하고 있다. 다상클럭 체배회로(5)는 두개의 입력의 타이밍차(위상차)를 내분(분할)한 신호를 출력하는 복수의 타이밍차 분할회로(4a)와, 두개의 타이밍차 분할회로의 출력을 다중화 하는 복수의 다중화회로(4b)를 구비하고, 복수의 다중화회로(4b)로부터 다상클럭(P0 내지 Pn)이 출력된다.
복수의 타이밍차 분할회로(4a)는, 동일한 상의 클럭을 입력으로 하는 타이밍차 분할회로와, 서로 이웃하는 두개의 클럭을 입력으로 하는 타이밍차 분할회로를 구비하고 있다. 주기 검지회로(6)는 제어신호(7)를 출력하고, 다상클럭 체배회로(5) 내의 타이밍차 분할회로(4a)의 부하용량을 조정하고, 클럭 주기를 제어한다.
도 5는, 본 발명의 일실시예로서, 4상클럭을 생성하는 체배용 인터폴레이터의 구성의 구체예를 도시한 도면이다. 도 54에 도시한 바와 같이, 입력클럭(1)을 4분주하여 4상클럭(Q1 내지 Q4)을 출력하는 1/4분주기(2)와, n단에 종속접속된 4상클럭 체배회로(51 내지 5n)과, 주기 검지회로(6)를 구비하고 있다. 최종단의 4상클럭 체배회로(5n)에서는, 2n체배된 4상클럭(Qn1 내지 Qn4)(도 1의 P0 내지 P3에 대응)이 출력된다. 또한, 4상클럭 체배회로의 단수 n은 임의이다.
1/4분주기(2)는, 입력클럭(1)을 1/4분주하고, 4상클럭(Q1, Q2, Q3, Q4)을 생성하고, 이 클럭(Q1, Q2, Q3, Q4)을 4상클럭 체배회로(51)으로 체배한4상클럭(Q11, Q12, Q13, Q14)을 생성하고, 마찬가지로 하여, 4상클럭 체배회로(5n)에서, 2n체배한 4상클럭(Qn1, Qn2, Qn3, Qn4)을 얻는다.
주기 검지회로(6)는, 고정 단수의 링 오실레이터와, 카운터로 구성되고, 클럭(1)의 주기중, 링 오실레이터의 발진 회수를 카운터로 카운트하고, 카운트수에 따라서 제어신호(7)를 출력하고, 4상클럭 체배회로(5) 내의 부하를 조정한다. 이 주기 검지회로(6)에 의해 클럭 주기의 동작 범위, 디바이스의 특성 편차가 해소된다.
도 6(a)은 도 5에 도시한 4상클럭 체배회로(5)의 구성의 한예를 도시한 도면이다. 또한, 도 5에 도시한 4상클럭 체배회로(51 내지 5n)는, 어느것이나 동일 구성이 된다. 도 6(a)을 참조하면, 이 4상클럭 체배회로(5)는 8조의 타이밍차 분할회로(4a1 내지 4a8)와, 8개의 펄스 보정회로(4c1 내지 4c8)와, 4조의 다중화회로(4b1 내지 4b4)로 구성되어 있다. 도 6(b)는 펄스폭 보정회로(4c)의 구성을 도시한 도면이며, 제2 입력을 인버터(17)에서 반전한 신호와, 제1 입력을 입력으로 하는 NAND회로(16)로 이루어진다. 도 6(c)는 다중화회로(4b)의 구성을 도시한 도면 이며, 2입력 NAND회로(18)로 이루어진다.
도 7은 도 6에 도시한 4상클럭 체배회로(5)의 타이밍 동작을 도시한 신호 파형도이다. 클럭(T21)의 상승은 클럭(Q(n-1)1)의 상승으로부터 타이밍차 분할회로(4a1)의 내부 지연분의 지연으로 결정되고, 이하 동일하게 클럭(T23, T25, T27)의 상승은 각각 클럭 Q(n-1)2, Q(n-1)3, Q(n-1)4의 상승으로부터 대응차분할회로(4a3, 4a5, 4a7)의 각 내부지연분의 지연으로 결정된. 클럭(T22)의 상승은,클럭(Q(n-1)1)의 상승과 클럭Q(n-1)2의 상승의 타이밍의 타이밍차 분할회로(4a2)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭(T24)의 상승은 클럭 Q(n-1)2의 상승과 클럭Q(n-1)3의 상승의 대응 타이밍의 타이밍차 분할회로(4a4)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 이하 마찬가지로 하여, 클럭(T26)의 상승은 클럭(Q(n-1)3)의 상승과 클럭(Q(n-1)4)의 상승의 타이밍의 타이밍차 분할회로(4a6)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭(T27)의 상승은 클럭(Q(n-1)4)의 상승의 타이밍의 타이밍차 분할회로(4a7)에서의 내부 지연분의 지연으로 결정되고, 클럭(T28)의 상승은 클럭(Q(n-1)4)의 상승과 클럭(Q(n-1)1)의 상승의 타이밍의 타이밍차 분할회로(4a8)에서의 타이밍 분할과 내부 지연분의 지연으로 결정된다. 클럭(T21과 T23)은 펄스폭 보정회로(4c1)에 입력되고, 펄스폭 보정회로(4c1)에서는, 클럭(T21)으로 결정되는 하강 에지, 클럭(T23)으로 결정되는 상승 에지를 갖는 펄스(P21)를 출력한다. 같은 순서로 펄스(P22 내지 P28)가 생성되고, 클럭(P21 내지 P28)은 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군이 된다. 이 클럭(P21)과 위상이 180도 어긋난 클럭(P25)은 다중화회로(4b1)에서 다중화 반전되고, 듀티 25%의 클럭(Qn1)으로서 출력된다. 마찬가지로 하여, 클럭(Qn2 내지 Qn4)이 생성된다. 클럭(Qn1 내지 Qn4)은, 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군이 되고, 클럭(Qn1 내지 Qn4)의 주기는, 클럭(Q(n-1)1 내지 Q(n-1)4)으로부터 클럭(Qn1 내지 Qn4)을 생성하는 과정에서, 주파수가 2배로 체배된다.
도 8(a), 및 도 8(b)는, 도 7에 도시한 타이밍차 분할회로(4a1, 4a2)의 구성의 한예를 각각 도시한 도면이다. 이들의 회로는 서로 동일 구성으로 되어 있고, 두개의 입력이 동일 신호이든지, 이웃이 되는 두개의 신호가 입력되는지가가 상위하고 있다. 즉, 타이밍차 분할회로(4a1)에서는, 동일 입력(Q(n-1)1)이 2입력 NOR14에 입력되고, 타이밍차 분할회로(4a2)에서는 Q(n-1)1과 Q(n-1)2가 2입력 NOR14에 입력되어 있는것 이외엔, 타이밍차 분할회로는 동일 구성이다. 2입력 NOR14는, 주지하는 바와 같이, 전원(VDD)와 출력단의 사이에 직렬로 접속되고, 입력신호(IN1, IN2)를 게이트에 각각 입력하는 두개의 P채널 MOS 트랜지스터와, 출력단과 그라운드 사이에 병렬로 접속되고, 입력신호(IN1, IN2)를 게이트에 각각 입력하는 두개의 N채널 MOS 트랜지스터로 이루어진다.
2입력 NOR14의 출력노드인 내부노드(n51(N61))는, 인버터(15)의 입력단에 접속되고, 내부노드와 그라운드 사이에는, N채널 MOS 트랜지스터(MN51)와 용량(CAP51)을 직렬 접속한 회로, N채널 MOS 트랜지스터(MN52)와 용량(CAP52)을 직렬 접속한 회로, N채널 MOS 트랜지스터(MN53)와 용량(CAP53)을 직렬 접속한 회로를, 병렬로 접속하고, 각 N채널 MOS 트랜지스터(MN51, MN52, MN53)의 게이트에는, 주기 검지회로(6)로부터의 제어신호(7)가 각각 접속되고, 온-오프 제어된다. N채널 MOS 트랜지스터(MN51, MN52, MN53)의 게이트 폭과 용량(CAP51, CAP52, CAP53)은 그 사이즈비가, 예컨대 1:2:4로 되어 있고, 주기 검지회로(6)로부터 출력되는 제어신호(7)에 의거하여, 공통노드에 접속되는 부하를, 8단계로 조정함으로써, 클럭 주기가 설정된다.
도 9는 도 8에 도시한 타이밍차 분할회로(4a1,4a2)의 동작을 설명하기 위한타이밍도이다.
타이밍차 분할회로(4a1)에 관하여는, 클럭(Q(n-1)1)의 상승 에지에 의해, 노드(n51)의 전하가 NOR14의 N채널 MOS 트랜지스터를 사이에 세워 인발(引拔)되고, 노드(n51)의 전위가 인버터(15)의 임계값에 달한 곳에서, 인버터(15)의 출력인 클럭(T21)이 상승한다. 인버터(15)의 임계값에 달한 곳까지 인발할 필요가 있는 노드(n51)의 전하를 CV(단, C는 용량치, V는 전압)로 하고, NOR14의 N채널 MOS 트랜지스터에 의한 방전 전류를 I로 하면, 클럭(Q(n-1)1)의 상승으로부터, CV의 전하량을, 전류치 2I에서 방전하는 것으로 되고, 그 결과, 시간 CV/2I이, 클럭(Q(n-1)1)의 상승 에지로부터, 클럭(T21)의 상승까지의 타이밍차(전파 지연시간)를 나타내고 있다. 클럭(Q(n-1)1)이 로우 레벨인 때, 2입력 NOR14의 출력측 노드(n51)가 하이로 충전되고, 인버터(15)의 출력클럭(T21)은 로우 레벨이 된다.
타이밍차 분할회로(4a2)에 관하여는 클럭(Q(n-1)1)의 상승 에지로부터 시간 tCKn(tCKn= 클럭 주기) 후의 기간, 노드(n61)의 전하가 NOR14에 인발되고, 시간 tCKn 후, 클럭(Q(n-1)2)의 상승 에지로부터, 노드(n61)의 전위가 인버터(15)의 임계값에 달한 곳에서, 클럭(T22)의 에지가 상승한다. 노드(n61)의 전하를 CV로 하고, 2입력 NOR의 NMOS 트랜지스터의 방전 전류를 I로 하면, 클럭(Q(n-1)1)의 상승으로부터 CV의 전하량을 tCKn의 기간 I의 전류로 방전하고, 나머지의 기간을 전류(2I)로 인발하는 결과, 시간,
tCKn + (CV - tCKn ·I)/2I
= CV/2I + tCKn/2 …(1) 이,
클럭(Q(n-1)1)의 상승 에지로부터 클럭(T22)의 상승 에지의 타이밍차를 나타내고 있다.
즉, 클럭(T22)과 클럭(T21)의 상승의 타이밍차는, tCKn/2로 된다.
클럭(Q(n-1)1과 Q(n-1)2)가 함께 로우 레벨이 되고, 2입력 NOR14의 출력측노드(n61)가, NOR14의 P MOS 트랜지스터를 통하여 전원으로부터 하이 레벨로 충전된 경우, 클럭(T22)이 상승한다.
클럭(T22 내지 T28)에 관하여도 마찬가지로 되어, 클럭(T21 내지 T28)의 상승의 타이밍차는 각각 tCKn/2로 된다.
펄스폭 보정회로(4c1 내지 4c8)는 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군(P21 내지 P28)을 생성한다.
다중화회로(4b1 내지 4b4)는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군(Qn1 내지 Qn4)을 생성한다.
또한, 타이밍차 분할회로(4a)에서는 도 10에 도시한 바와 같은 구성으로 하여도 좋다. 도 10을 참조하면, 이 타이밍차 분할회로는 전원과 내부노드(n1) 사이에 접속되고, 제1, 제2 입력신호(IN1, IN2)를 입력으로 하는 부정논리곱회로(NAND01)의 출력신호를 게이트 입력으로 하는 P채널 MOS 트랜지스터(MP01)와, 내부노드(n1)의 전위를 반전 출력하는 인버터(INV03)와, 내부노드(n1)에 드레인이 접속되고, 제1 입력신호(IN1), 제2 입력신호(IN2)를 인버터(INV01, INV02)에서 반전한 신호를 게이트 입력으로 하고, 소스가 정전류원(Io)에 접속되는 N채널 MOS 트랜지스터(MN01, MN02)를 구비하고 있다. 내부노드(n1)와 접지 사이에는, N채널] MOS 트랜지스터로 이루어지는 스위치소자(MN11 내지 MN15)와, 용량(CAP11 내지 CAP15)이 접속되고, N채널 MOS 트랜지스터로 이루어지는 스위치소자(MN11 내지 MN15)의 제어단자(게이트단자)에는, 주기 검지회로(6)로부터 출력되는 제어신호(7)가 접속되고, 내부노드(n1)에 부가하는 용량치가 결정된다. 제1, 제2 입력신호(IN1, IN2)가 하이 레벨인 때, P채널 MOS 트랜지스터(MP01)가 온(도통)하여 내부노드(n1)가 충전되고, 인버터(INV03)의 출력은 로우 레벨이 되고, 제1, 제2 입력신호(IN1, IN2)의 한쪽 또는 양쪽이 로우 레벨인 때, P채널 MOS 트랜지스터(MP01)가 오프하고 N채널 MOS 트랜지스터(MN01와 MNO2)의 한쪽 또는 양쪽이 온하여 내부노드(n1)가 방전되고, 인버터 (INVO3)의 임계값 이하에 내려간 경우, 인버터(INV03)의 출력은 상승하여 하이 레벨이 된다.
입력(IN1, IN2)을 입력으로 하는 두개의 CMOS 인버터의 출력단을 접속하여 구성한 타이밍차 분할회로의 경우, 2입력의 한쪽이 하이이고 다른쪽이 로우인 때에 관통 전류가 흐른다. 이에 대하여, 도 10에 도시한 구성의 타이밍차 분할회로에서는, 관통 전류를, 저감하고 있다.
다음에, 위상 조정용의 인터폴레이터(30)에 관하여 설명한다. 전술한 바와 같이, 인터폴레이터(30)의 출력과, 소정의 기준클럭(예컨대 도 1의 입력클럭(1)이 이용된다)와의 위상차를 검출하고, 위상 지연 및 징행에 따라서, UP(업)-DOWN(다운)신호를 출력하는 위상 비교회로의 출력을 필터로 평활화한 신호를 입력하여 카운트업 및 카운트다운하는 카운터와, 카운터출력을 디코드하는 디코더를 구비하여 구성되는 제어회로(40)로부터 제어되는 제어신호(C)에 의해서, 인터폴레이터(30)에있어서의 타이밍차 분할의 내분비가 설정된다.
도 11은 위상 조정용의 인터폴레이터(30)의 구성의 한예를 도시한 도면이다. 도 11을 참조하면, 이 인터폴레이터(30)는, 소스가 전원에 접속되고, 드레인이 내부노드(n31)에 접속되고, 제1, 제2 입력신호(IN1, IN2)를 입력으로 하는 부정논리곱회로(NAND01)의 출력신호를 게이트에 입력하는 P채널 MOS 트랜지스터(MP01)와, 내부노드 전위와 임계값 전압의 대소관계가 변화되었을 때에, 출력신호의 논리치를 스위칭시키는 버퍼회로(BUF)(반전회로 또는 정전회로)와, 내부노드(n31)에 드레인이 공통접속되고, 제어회로(40)로부터의 제어신호(C)로 온-오프 제어되는 N채널 MOS 트랜지스터(스위치소자)(MN21, MN23, MN25)와, N채널 MOS 트랜지스터(MN21, MN23, MN25)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(I0)에 각각 접속되고, 제1 입력신호(IN1)를 인버터(INV01)에서 반전한 신호를 게이트에 입력하는 N채널 MOS 트랜지스터(MN22, MN24, MN26)와, 내부노드(n31)에 드레인이 공통접속되고, 제어회로(40)에서의 제어신호(C)로 온-오프 제어되는 N채널 MOS 트랜지스터(스위치)(MN27, MN29, MN31)와, N채널 MOS 트랜지스터(스위치)(MN27, MN29, MN31)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(I0)에 각각 접속되고, 제2 입력신호(IN2)를 인버터(INVO2)에서 반전한 신호를 게이트에 입력하는 N채널 MOS 트랜지스터(MN28, MN30, MN32)를 구비하고 있다.
또한, 내부노드와 접지 사이에는, N채널 MOS 트랜지스터로 이루어지는 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수 병렬 접속되고(스위치소자(MN11 내지 MN15), 용량(CAP11 내지 15)), 스위치소자(MN11 내지 MN15)의 제어단자에 접속하는 주기 제어신호(7)로써 내부노드에 부가하는 용량이 결정된다. 용량(CAP11 내지 15)은, 용량치가 C, 2C, 4C, 8C, 16C로 되고, 스위치소자(MN11 내지 15)의 주기 제어신호(7)는, 체배용 인터폴레이터(10)의 주기 검지회로(6)의 제어신호(7)가 이용된다. 또한, N채널 MOS 트랜지스터(MN22, MN24, MN26, MN28, MN30, MN32)의 드레인을 내부노드(n31)에 공통접속하고, 소스를 N채널 MOS 트랜지스터(MN21, MN23, MN25, MN27, MN29, MN31)의 드레인에 접속하고, N채널 MOS 트랜지스터(MN21, MN23, MN25, MN27, MN29, MN31)의 소스를 정전류원(Io)에 접속하도록 배치를 교체하더라도 좋은 것은 물론이다. 이 인터폴레이터(30)는, 두개의 입력신호(IN1과 IN2)의 상승하강 에지의 타이밍차(위상차)를 내분한 위상에 대응하는 하강 신호를 출력한다.
보다 상세하게는, 인터폴레이터(30)의 두개의 입력에 함께 신호(IN1)를 입력한 경우에, 버퍼(BUF)오부터 출력되는 신호의 하강까지의 지연시간이 T1, 인터폴레이터(30)의 두개의 입력에 함께 신호(IN2)(신호(IN1)보다 시간 T 지연된다)를 입력한 경우에, 버퍼(BUF)로부터 출력되는 신호의 하강까지의 지연시간이 T2인 대에, 인터폴레이터(30)에 두개의 입력신호(IN1, IN2)를 입력한 경우, 버퍼(BUF)로부터 출력되는 신호의 하강까지의 지연시간 T3은, T1과 T2와의 사이의 값(=(1-x)·T1+x·T2; 내분비 x, 0≤x≤1)으로 설정된다. 또한, 정전형(正轉型) 버퍼(BUF) 대신에, 응용 여하에 의해, 반전형의 버퍼(인버터)로 구성하더라도 좋다. 또한, PMOS, NMOS를 교체하여 구성하더라도 좋다.
본 발명의 일실시예에 있어서는, 제어회로(40)로부터의 제어신호(C)에 의해, 인터폴레이터(30)의 스위치소자(MN21, MN23, MN25, MN27, MN29, MN31) 중에서 온하는 스위치의 수를 가변 제어함으로써, 두개의 입력신호(IN1과 IN2)의 타이밍차의 내분비를 가변 제어한다. 즉, 입력신호(IN1)가 하이 레벨에서 로우 레벨로 천이했을 때에, 내부노드(n31)에 축적되어 있는 전하를 방전하는 전류치를 스위치소자(MN21, MN23, MN25)중 온으로 하는 개수로 가변 제어할 수 있고, 입력신호(IN2)가 하이 레벨에서 로우 레벨로 천이했을 때에, 내부노드(n31)에 축적되어 있는 전하를 방전하는 전류치를, 스위치소자(MN27, MN29, MN31)중 온으로 하는 개수로 가변 제어할 수 있고, 이로써, 입력신호(IN1과 IN2)의 타이밍차의 내분비를 가변 제어한다.
제어신호(C)의 값에 의해, 스위치소자(MN21, MN23, MN25, MN27, MN29, MN31)의 모두가 온인 때, 내부노드(n31)의 전하의 방전에 요하는 시간은 최단이 되고(입력신호(IN1)가 로인 때 전류(3I0)으로 방전하고, 입력신호(IN1, IN2)가 로인 때 전류(6I0)으로 방전한다), 버퍼(BUF)의 출력클럭의 지연시간도 최단(내분비 최소)으로 되고, 스위치소자(MN21, MN23, MN25)중의 하나가 온인 때, 또한 스위치소자(MN27, MN29, MN31)중의 하나가 온인 때, 내부노드(n31)의 전하의 방전에 요하는 시간은 최장(내분비 최대)로 되고(입력신호(IN1)가 로인 때 전류(I0)로 방전하고, 입력신호(IN1, IN2)가 로인 때 전류(2I0)로 방전한다), 버퍼(BUF)의 출력클럭의 지연시간도 최장이 된다. 이 경우, 제어신호(C)의 조합에 의해, 타이밍차의 내분의 방법에는, 적어도 6가지의 조합이 존재한다.
스위치소자(MN21, MN23, : MN25, MN27, MN29, MN31)의 수를 늘림으로써, 입력(IN1과 IN2)의 타이밍차(위상차)의 내분비치를, 더욱 미세하게 설정할 수 있다. 즉 스위치소자(MN21, MN23, MN25, MN27, MN29, MN31)의 수는 임의이다. N채널 MOS 트랜지스터(MN22, MN24, MN26)의 게이트폭(또는 게이트 길이(W)/게이트폭(L) 비), 및, N채널 MOS 트랜지스터(MN28, MN30, MN32)의 게이트폭을 바꾸어, 정전류원(I0)의 전류치를 각각 가변시키더라도 좋은 것은 물론이다. 또한, 인터폴레이터(30)에서, 타이밍차의 내분의 제어로서는, 상기한 방법 이외로도 임의의 방법이 이용된다.
도 11을 참조하여, 인터폴레이터(30)의 타이밍차의 내분동작의 한예에 관하여 더욱 상세히 설명한다. 이하에서는, 도 11에 있어서, 입력신호(IN1)의 반전신호를 공통으로 게이트 입력으로 하여 병렬 접속되는 N채널 MOS 트랜지스터(MN22, M24, MN26)가 16개(N채널 MOS 트랜지스터(MN21, MN23, MN25)도 16개), 입력신호(IN2)의 반전신호를 공통으로 게이트 입력으로 하여 병렬 접속되는 N채널 MOS 트랜지스터가 MN28, MN30, MN32 (N채널 MOS트랜지스터가 MN27, MN29, MN31)가 16개 마련되어 있는 것으로 한다.
한예로서, N채널 MOS 트랜지스터(MN21, MN27)의 게이트에는 상보(相補)의 제어신호가 입력되고(N채널 MOS 트랜지스터(MN27)의 게이트에 입력되는 제어신호는 N채널 MOS 트랜지스터(MN21의 게이트에 입력되는 제어신호를 반전한 신호), N채널 MOS 트랜지스터(MN23, MN29)의 게이트에는 상보의 제어신호가 입력되고, N채널 MOS 트랜지스터(MN25, MN31)의 게이트에는 상보의 제어신호가 입력되는 것으로 한다.
입력신호(IN1)로, 16병렬의 N채널 MOS 트랜지스터중 N개(단, N은 0 내지16, N= 0은 온하는 것이 없는 경우이며, N은 제어신호(C)로 결정된다)가 온하고, 시간 T 후에, 입력신호(IN2)에 의해, (16-N)개의 병렬의 N채널 MOS 트랜지스터가 온하고, 전체로, N+(16-N)= 16개의 N채널 MOS 트랜지스터가 온하는 경우에 있어서의 타이밍차의 내분의 동작에 관하여 설명한다.
병렬의 N채널 MOS 트랜지스터 1개에 흐르는 전류는 I(정전류원(I0)의 전류치)이며, 버퍼(BUF)의 출력이 반전하는 임계값 전압을 V로하고, 임계치 전압(V)까지의 전하의 변동량을 CV로 한다.
여기서, 입력신호(IN1, IN2)가 함께 하이 레벨로 되고, NAND01의 출력이 로우 레벨이 되고, P채널 MOS 트랜지스터(MP01)를 통하여, 내부노드(n31)는, 전원측으로부터 충전된 상태(버퍼(BUF)의 출력은 하이 레벨)인 것으로 한다. 이 상태로부터, 입력신호(IN1, IN2)가 로우 레벨로 하강하는 경우에 관하여 설명한다.
우선 N= 16인 경우, 입력신호(IN1)로, 16병렬의 N채널 MOS 트랜지스터중 16개가 온하고, 시간 T 후에, 입력신호(IN2)에 의해 16병렬1의 N채널 MOS 트랜지스터가 어느것이나 오프로 된다((16-N)= 0). 따라서, N= 16인 경우, 정전류원의 전류를 I로 하고, 입력신호(IN1)가 로우 레벨로 되고 나서, 버퍼(BUF)의 출력이 반전하기 까지의 시간 T(16)은,
T(16)= CV/(16·I) …(2)
N= n(n<16)인 경우(N은 제어신호(C)로 설정된다), 입력신호(IN1)가 로우 레벨로 되고 나서 시간 T(단, T는 입력신호(IN1과 IN2)의 하강 에지의 타이밍차)의사이, 입력신호(IN1)의 반전신호를 게이트에 입력으로 하는 n개의 N채널 MOS 트랜지스터가 온하고, n·I·T의 전하가 방전되고, 계속해서, 입력신호(IN2)가 로우 레벨이 됨으로써 입력신호(IN2)의 반전신호를 게이트에 입력으로 하는 16-N개의 N채널 MOS 트랜지스터가 온하고, 전체로, 16의 N채널 MOS 트랜지스터가 온하고, 내부노드(n31)에 잔존하는 전하(CV-n·I·T)를, (16·I)로 방전한 시점(시간 T')에서 버퍼(BUF)의 출력이 반전한다(하이 레벨에서 로우 레벨이 된다). 시간 T'은, (CV-n·I·T)/(16·I)로 주어진다.
따라서, 입력신호(IN1)가 로우 레벨로 되고 나서, 버퍼(BUF)의 출력이 반전하기 까지의 시간 T(n)은,
T(n)= (CV-n·I·T)/(16·I)+ T
= CV/(16·I)- (n/16) T+ T
= T(16)+ ((16- n)/16) …(3)
로 주어진다.
n의 값에 의해서, 입력신호(IN1과 IN2)의 타이밍차(T)를, 16등분한 위상의 출력신호가 얻어진다. 즉, 제어신호의 설정에 의해, n을 가변함으로써, 입력신호(IN1과 IN2)간의 타이밍차를 분해능 1/16으로 분할한 임의의 위상의 출력신호가 얻어진다. 이러한 인터폴레이터를 「16분할 인터폴레이터」라고도 한다.
도 11에 도시한 인터폴레이터(30)는, 상기한 바와 같이, 입력신호(IN1과 IN2)의 상승하강 에지의 타이밍차를 내분한 신호를 출력하는 용도에 적용되는데, 입력신호(IN1과 IN2)의 상승 에지의 타이밍차를 내분한 신호를 출력하는 인터폴레이터(30)의 회로 구성은, 예컨대 도 12에 도시한 바와 같은 것으로 된다.
도 12를 참조하면, 이 인터폴레이터(30)는, 소스가 전원에 접속되고, 드레인이 내부노드(n31)에 접속되고, 제1, 제2 입력신호(IN1, IN2)를 입력으로 하는 논리합회로(OR01)의 출력신호를 게이트에 입력하는 P채널 MOS 트랜지스터(MP01)와, 내부노드(n31)에 입력단이 접속되고, 출력단에서 출력신호를 출력하는 인버터(INVO3)와, 내부노드(n31)에 드레인이 공통접속되고, 제어회로(40)에서의 제어신호(C)로 온-오프 제어되는 N채널 MOS 트랜지스터(스위치소자)(MN21, MN23, MN25)와, N채널 MOS 트랜지스터(MN21, MN23, MN25)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(Io)에 각각 접속되고, 제1 입력신호(IN1)를 게이트에 입력하는 N채널 MOS 트랜지스터(MN22, MN24, MN26)와, 내부노드(n31)에 드레인이 공통접속되고, 제어회로(40)로부터의 제어신호(C)로 온-오프 제어되는 N채널 MOS 트랜지스터(스위치)(MN27, MN29, MN31)와, N채널 MOS 트랜지스터(스위치)(MN27, MN29, MN31)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(I0)에 각각 접속되고, 제2 입력신호(IN2)를 게이트에 입력하는 N채널 MOS 트랜지스터(MN28, MN3O, MN32)를 구비하고, 또한 내부노드와 접지 사이에는, N채널 MOS 트랜지스터로 이루어지는 스위치소자(MN11 내지 MN15)와 용량(CAP11 내지 15)이 병렬 접속되고, 스위치소자(MN11 내지 MN15)의 제어단자에 접속하는 주기 제어신호(7)로써 내부노드에 부가하는 용량이 결정된다. CAP11 내지 15는, 용량치가 C, 2C, 4C, 8C, 16C로 되고, 스위치소자(MN11 내지 15)의 주기 제어신호(7)는, 체배용 인터폴레이터(10)의 주기 검지회로(6)의 제어신호(7)가 이용된다.
도 12에 도시한 회로에서도, 예컨대, 입력신호(IN1)를 공통으로 게이트 입력으로 하여 병렬 접속되는 N채널 MOS 트랜지스터(MN22, M24, MN26)를 16개(N 채널 MOS 트랜지스터(MN21, MN23, MN25)도 16개)마련하고, 입력신호(IN2)를 공통으로 게이트 입력으로 하여 병렬 접속되는 N채널 MOS 트랜지스터가 MN28, MN30, MN32(N 채널 MOS 트랜지스터가 MN27, MN29, MN31)를 16개 마련하고, 입력신호(IN1)로, 16 병렬의 N채널 MOS 트랜지스터중 n개(단, N은 0 내지 16, N= O는 온하는 것이 없는 경우 이며, N은 제어신호(C)로 결정된다)가 온하고, 시간 T 후에, 입력신호(IN2)에 의해, (16-N)개의 병렬의 N채널 MOS 트랜지스터가 온하고, 전체로, N+(16-N)= 16개의 N채널 MOS 트랜지스터가 온하는 구성으로 함으로써 위식(3)과 같은 원리에 의해, 입력신호(IN1과 IN2)의 상승 에지의 타이밍차(T)의 16분할로, 출력신호의 상승의 위상을 조정할 수 있다. 또한, 도 12에 도시한 구성에 있어서, 응용여하에 따라서는, 인버터(INV03) 대신에, 정전형(正轉型) 버퍼회로(예컨대 인버터를 2단 접속하여 구성된다)를 구비한 구성으로 하여도 좋다.
도 1, 도 11 및 도 12를 참조하면, 제어회로(40)는, 미도시의 위상 비교회로의 비교 결과에 의거하여, 인터폴레이터(30)의 출력의 위상이 기준클럭보다도 진행된 경우에는, 더욱 지연시키기 위해, 스위치소자군(MN21, MN23, MN25), 및 스위치소자군(MN27, MN29, MN31) 중, 온상태의 스위치의 개수를 감하고(위식(3)의 n을 감한다), 이 상태로, 인터폴레이터(30)로부터 출력되는 신호를, 기준클럭과 위상 비교회로에서 위상을 비교한 결과, 더욱 위상을 지연시킬 필요가 있는 경우에는, 위상 비교회로의 출력을 받아, 제어회로(40)는, 온상태의 스위치의 개수를 감하여 간다. 그리고, 제어회로(40)는, 인터폴레이터(30)에 있어서, 더 이상, 온하는 스위치소자를 감할 수 없는 경우(예컨대 도 11 또는 도 12에 있어서, 스위치소자(MN21, MN23, MN25) 중에서 MN21만이 온 및 스위치소자(MN27, MN29, MN31) 중에서 MN27만이 온 등, 내분비 설정의 상한에 달한 경우)에 있어서, 미도시의 위상 비교회로에서, 위상을 더욱 지연되는 취지의 신호가 입력된 경우, 제어회로(40) 내의 카운터에 카운트업 신호가 입력되고, 이것을 받아, 디코더회로는 로터리 스위치(20)로 선택하여 신호(S)를 출력한다.
예컨대, 도 1에 있어서, 로터리 스위치(20)가 다상클럭(P0, P1)(P1은 PO보다도 360도/n 위상이 지연되어 있다)을 선택하여 인터폴레이터(30)에, 제1, 제2 입력(IN1, IN2)으로서 공급하고 있는 경우에 있어서, 인터폴레이터(30)의 출력의 위상을 지연시켜 가서, 인터폴레이터(30)의 타이밍차의 내분비 설정 상한치에 까지 달한 경우, 제어회로(40)에서는, 인터폴레이터(30)의 제1 입력(IN1)으로서, 체배용 인터폴레이터(10)의 출력클럭(PO)에서 P2로 전환하고, 인터폴레이터(30)에서는, 클럭(P2과 P1)간의 위상차를 내분한 신호를 출력한다. 이 경우, 인터폴레이터(30)의 출력의 위상이 기준클럭의 위상보다도 지연된 경우에는, 스위치소자(MN21, MN23, MN25), 및 스위치소자(MN27, MN29, MN31)중 온상태의 스위치의 개수를 늘려 간다.
한편, 인터폴레이터(30)의 출력의 위상이 기준클럭의 위상보다도 여전히 진행되어 있어, 위상을 지연시킬 필요가 있는 경우에는, 제어회로(40)에서는, 인터폴레이터(30)의 제2 입력(IN2)으로서, 체배용 인터폴레이터(10)의 출력클럭(P1)에서 P3으로 전환하고, 인터폴레이터(30)에서는, 클럭(P2과 P3)간의 위상차를 내분한 신호를 출력한다.
또한, 제어회로(40)에 있어서, 인터폴레이터(30)의 N채널 MOS 트랜지스터로 이루어지는 스위치소자(MN21, MN23, MN25), 및 스위치소자(MN27, MN29, MN31)의 제어단자에 제어신호(C)를 공급하는 디코더로서는, 스위치소자(MN21, MN23, MN25), 및 스위치소자(MN27, MN29, MN31)의 개수, 및, 위상 비교회로로부터의 위상 비교 결과를 받고, 이들 스위치의 어떠한 순서로 온-오프 제어하는가에 의해 회로 구성이 결정된다. 간이한 구성예로서, 시프트 레지스터와, 및 시프트 레지스터를 구성하는 각 단의 플립플롭의 출력과 그 반전 출력을 제어신호(C)로서 공급하는 구성으로 하여도 좋다.
다음에, 본 발명의 제2 실시예에 관하여 설명한다. 도 2는, 본 발명의 제2 실시예의 구성을 도시한 도면이다. 도 2를 참조하면, 본 발명의 제2 실시예에 있어서는, 상기 실시예와 상위하여, 스위치(20')로부터 출력되는 두개의 신호의 위상차를 내분한 신호를 출력하는 복수의 인터폴레이터(300내지 30n)을 구비하고, 체배 다상클럭(Qo 내지 Qn)을 출력하는 구성으로 한 것이 상위하고 있다. 본 발명의 제2 실시예에 있어서, 체배용 인터폴레이터(10), 및, 인터폴레이터(300내지 30n)의 구성은, 상기 실시예에서 설명한, 체배용 인터폴레이터(10), 및, 인터폴레이터(30)와 같은 구성으로 된다.
도 3은 본 발명의 제2 실시예에 있어서의 스위치(20')와, 복수의 인터폴레이터(30)의 구성의 한예를 도시한 도면이다. 도 3을 참조하면, 스위치(20')는, 다상클럭(P0 내지 Pn) 중에서의 기위상클럭을 입력하여 각 인터폴레이터(30)에 선택 출력하는 셀렉터 스위치(20'-1)와, 다상클럭(P0 내지 Pn) 중에서의 우위상클럭을 입력하여 각 인터폴레이터(30)에 선택 출력하는 셀렉터 스위치(20'-2)를 구비하고 있다.
제어회로(40')는, 각 인터폴레이터(30)의 출력(Q1 내지 Q8)과 기준클럭을 비교하는 위상 비교회로(PD)(80)에서의 위상 비교 결과(UP/D0WN 신호)에 의해, 각각 대응하는 인터폴레이터(30)의 내분비를 설정 제어한다. 또한, 도 3에는, 간단함을 위해, 출력(Q7)과 기준클럭과의 위상을 비교하는 위상 비교회로(PD)(80)만이 도시되어 있다. 또한 도 3에 있어서, 위상 비교회로(PD)(80)로부터 출력되는 위상 비교 결과를 평활화 하기 위한 저역 통과 필터는 생략되어 있다.
제어회로(40')는, 상기 실시예에서 설명한 제어회로(40)와 같이, 카운터와 디코더회로로 구성되어 있고, 각 인터폴레이터(30)에 제어신호(C)를 출력함과 동시에, 인터폴레이터(30)의 내분비가 상한 또는 하한에 달한 경우에 있어서, 더욱 위상을 징행시키든지 지연시킬 필요가 있는 경우에는, 인터폴레이터(30)에 제1, 제2 입력으로서 공급되는, 기위상클럭을 그 전후의 기위상클럭으로 전환하든지, 우위상클럭을 그 전후의 우위상클럭으로 전환하는 제어를 행한다.
도 14는 본 발명의 일실시예의 클럭 제어회로의 동작의 검증결과를 도시한 도면 이며, 체배 8상클럭(625MHz)을 입력하는 인터폴레이터(도 11 등 참조)의 내부노드의 전압 파형과, 출력클럭 파형(내부노드 전압 파형과 교차하도록 하여 상승 실선, 파선, 1점쇄선 등으로 도시한 8상의 신호 파형)을, 회로 시뮬레이터(SPICE2)로 시뮬레이션한 결과를 도시한 도면이다. 도 14에 도시한 바와 같이, 12.5ps 분해능으로서의 출력을 얻을 수 있음이 확인되었다.
상기한 본 발명의 실시예에 의하면, 하기의 각종 기능을 실현하고 있다.
즉시 체배기능:
다상클럭 생성에 있어서 PLL, DLL 등과 같은 귀환루프를 구비하고 있지 않기 때문에, 위상 동기한 신호의 출력까지의 타임 래그가 존재하지 않고, 즉시 체배클럭을 출력할 수 있다.
지터 저감기능:
루프 지터 프리로 되어 있고, 또한, 인터폴레이터에 있어서, 지터를 평균화하여, 클럭 싸이클간의 지터를 저감하고 있다.
즉시 다상클럭 공급기능:
복수의 인터폴레이터로부터 즉시 다상클럭이 공급된다.
다상클럭 위상 보정기능:
체배용 인터폴레이터에 있어서, 체배 및 다상클럭의 위상이 보정되어 있고, 또한 미조정용 인터폴레이터에 있어서 위상의 조정이 행하여진다.
그 밖에, PLL회로(VCO)를 사용하지 않기 때문에, 광대역 동작을 가능하게 하고, 개발, 제조 코스트, 개발기간의 단축을 가능하게 한다.
또한 인터폴레이터(30)를 포함하는 모든 회로를 디지털회로로 구성하고 있어, 저전압 동작, 저소비전력화를 도모할 수 있다.
상기 기능을 실현하는 본 발명에 관한 클럭 제어회로는, 반도체집적회로장치의 클럭의 위상 제어회로, 클럭 앤드 데이터 리커버리회로에 이용하여 알맞게 된다.
다음에, 본 발명에 관한 클럭 제어회로의 또다른 실시예에 관하여 도면을 참조하여 설명한다.
도 15는, 본 발명의 제3 실시예를 하는 클럭 제어회로의 구성을 도시한 도면이다. 도 15를 참조하면, 본 발명의 제3 실시예는, 상기 실시예의 제어회로(40)로서, 시프트 레지스터형 카운터(170, 171)를 이용하여, 입력클럭과의 사이의 위상차를 0도로 미조정하기 위한 인터폴레이터(130)와, 이로부터 임의의 각도분(오프셋분) 위상을 어긋나게 한 클럭신호를 출력하는 미조정용의 인터폴레이터(131)를 구비한 것이다.
보다 상세하게는, 도 15를 참조하면, 입력클럭(1)을 입력하여 다상 체배클럭을 생성하는 다상 체배회로(110)는, 예컨대 상기 실시예에서 설명한 체배용 인터폴레이터(10)로 구성되어 있다. 입력클럭을 체배하여 16상의 다상클럭을 발생하는 다상 체배회로(110)(「16상 발생 다상 체배회로」라고도 한다)는, 상기 실시예에서 설명한 체배용 인터폴레이터(10)로 구성된다. 즉, 도 5에 도시한 체배용 인터폴레이터(10)의 구성에 있어서, 1/16분주기와, 16상클럭 체배회로을 구비하여 구성된다. 다상 체배회로(110)로서 체배용 인터폴레이터(10)를 이용함으로써 전술한 바와 같이, 입력클럭의 지터성분이 평균화 되고, 다상 체배클럭의 지터성분을 저감할 수 있다(도 13(a) 참조).
본 발명의 제3 실시예에 있어서는, 다상 체배회로(110)로부터 출력되는 다상클럭(16상의 클럭)을 입력하고, 이 중에서 위상이 소정의 관계를 만족시키는 4개의 클럭의 조합을 선택하여 출력하는 제1, 제2 스위치(120, 121)를 구비하고, 제1 스위치(120)로부터 출력되는 2쌍의 클럭(4개의 신호)을 입력으로 하는 제1 인터폴레이터(130)와, 제2 스위치(121)로부터 출력되는 2쌍의 클럭(4개의 신호)을 입력으로 하는 제2 인터폴레이터(131)를 구비하고 있다.
제1, 제2 스위치(120, 121)는, 전술한 로터리 스위치로 구성되어 있고, 다상 체배회로(110)로부터 출력되는 16상클럭 중, 예컨대 위상이 0도인 제1 클럭(예컨대 우위상 신호)과, 제1 클럭과 위상이 이웃하는 제2 클럭(기위상 신호)로 이루어지는 클럭 쌍과, 제1 클럭과 소정의 위상차(예컨대, 180도)의 제3 클럭과, 제3 클럭과 위상이 이웃하는 제4 클럭으로 이루어지는 클럭 쌍을 각각 선택 출력한다.
도 16은 본 발명의 제3 실시예에 있어서의 제1 스위치(120)와 제1 인터폴레이터(130)의 접속 구성을 도시한 도면이다. 또한, 제2 스위치(121)와 제2 인터폴레이터(131)도, 도 16에 도시한 구성과 마찬가지로 된다.
도 16에 도시한 바와 같이, 제1, 제2 인터폴레이터(130, 131)는, 각각, 제1 스위치(120)를 구성하는 로터리 스위치(120-1, 120-2)로부터 출력되는 제1 신호(IN1)와 제2 신호(IN2)의 타이밍차를 내분한 제1 출력신호(O1)를 출력하는 제1 위상 조정용의 인터폴레이터(30-1)와, 제3 신호(IN3)와 제4 신호(IN4)의 타이밍차를 내분한 제2 출력신호(O2)를 출력하는 제2 인터폴레이터(30-2)를 구비하고 있다.
제1 위상 조정용의 인터폴레이터(30-1)는, 입력신호(IN1과 IN2)의 상승 에지의 타이밍차를 내분한 위상에 대응하는 상승 에지를 갖는 제1 출력신호(O1)를 출력하고, 제2 위상 조정용의 인터폴레이터(30-2)는, 입력신호(IN3과 IN4)의 상승 에지의 타이밍차를 내분한 위상에 대응하는 상승 에지를 갖는 제2 출력신호(O2)를 출력한다.
제1 출력신호(O1)와 제2 출력신호(O2)는, 도 15에 도시한 다중화회로(140)에 입력되고, 제1 출력신호(O1)와 제2 출력신호(O2)의 에지로 정해지는 펄스신호(예컨대 듀티비 50%의 신호)에 합성되고, 1개의 신호에 다중화되어 출력된다.
로터리 스위치(120-1, 120-2)는, 도 3을 참조하여 설명한 로터리 스위치(20'-1, 20'-2)와 기본적으로 같은 구성으로 되고, 16상의 다상클럭을 입력으로 하여, 기위상, 우위상의 2쌍의 클럭을 선택하여 두개의 위상 조정용의 인터폴레이터(30-1, 30-2)에 공급한다.
인터폴레이터(130)에 있어서, 입력클럭(1)과, 인터폴레이터(130)의 출력의 위상차를 0도로 위상 조정하는 경우, 로터리 스위치(120-1)로부터 출력되는 제1 신호(IN1)로서는, 다상 체배회로(110)로부터 출력되는 16상클럭중, 0위상의 1번째의 클럭이 선택되고, 로터리 스위치(120-2)로부터 선택 출력되는 제2 신호(IN2)로서 IN1의 이웃의 360/16도의 클럭(2번째의 클럭)이 선택되고, 인터폴레이터(130)에 공급된다. 인터폴레이터(131)도 마찬가지로 된다.
클럭의 듀티비를 50%로 하는 경우, 로터리 스위치(120-1)로부터 선택 출력되는 제3 신호(IN3)로서 다상 체배회로(110)로부터 출력되는 16상클럭 중에서 180도의 위상의 신호(16상의 클럭중 9번째의 클럭)가 선택되고, 로터리 스위치(120-2)로부터 선택 출력되는 제4 신호(IN4)는, 신호(IN3)의 이웃의 위상의 신호(예컨대 10번째의 클럭)가 선택되고, 인터폴레이터(130)에 공급된다. 또한, 제1과 제2 신호(IN1, IN2)와, 제3과 제4 신호(IN3, IN4)로서 각각 서로 위상이 이웃하는 신호가 선택되지만, 제1 신호(IN1), 제3 신호(IN3)는, 입력클럭(1)에 대하여 설정되는 위상(예컨대 0도), 및 듀티비의 값(예컨대 듀티비 50%의 경우는 180도)에 의해 임의로 선택된다. 인터폴레이터(131)도 마찬가지로 된다.
제1, 제2 위상 조정용 인터폴레이터(30-1, 30-2)는, 도 12를 참조하여 설명한 인터폴레이터(30)와 같게 되어 있다. 본 실시예에서는, 인터폴레이터(30)는, 제어신호에 의해, 두개의 입력신호의 타이밍차(T)의 내분비는 16분할로 가변된다.
이 경우, 스위치(120, 121)에 있어서, 인접하는 위상(360도의 16분의 1)의 클럭 쌍을 선택하고, 제1, 제2 인터폴레이터(130, 131)에 있어서, 클럭 쌍의 위상차를 16분할로 내분하고 있어, 360도(입력클럭의 1주기)의 256(= 16 × 16)분의1의 분해능으로, 위상 조정할 수 있다.
다시 도 15를 참조하면, 제1 인터폴레이터(130)의 제1, 제2 위상 조정용의 인터폴레이터로부터 출력되는 제1, 제2 신호를 다중화 하여 출력하는 제1 다중화회로(140)와, 제2 인터폴레이터(131)의 제1, 제2 위상 조정용의 인터폴레이터로부터 출력되는 제1, 제2 신호를 다중화 하여 출력하는 제2 다중화회로(141)를 구비하고 있다.
다중화회로(140)의 출력과, 입력클럭과의 위상차를 검출하는 위상 비교회로(150)와, 위상 비교회로(150)로부터 출력되는 UP신호 및 DOWN신호를 평활화 하는 디지털 필터(160)와, 디지털 필터(160)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업(업 시프트) 및 카운트다운(다운 시프트)하는 제1 카운터(170)와, 오프셋치가 로드되고, 필터(160)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업(업 시프트) 및 카운트다운(다운 시프트)하는 오프셋을 갖는 제2 카운터(171)를 구비하고, 제1 카운터(170)의 카운트 출력에 의거하여, 제1 스위치(120)의 전환, 및 상기 제1 인터폴레이터(130)의 위상 조정을 행하고, 제2 카운터(171)의 카운트 출력에 의거하여, 상기 제2 위상 조정용의 인터폴레이터(131)의 내분비의 설정, 및, 상기 제2 스위치(121)의 클럭 출력의 전환을 행하는 구성으로 된다.
다중화회로(141)로부터는, 오프셋치로 규정되는 각도분, 입력클럭(1)으로부터 위상이 어긋난 클럭이 출력된다.
16상의 다상 체배회로(110)의 출력의 전환을 행하는 스위치(120, 121)와, 16분할의 인터폴레이터(130, 131)에 대하여, 제어신호를 출력하는 카운터(170, 171)는, 예컨대 8비트의 시프트 레지스터형 카운터로 되고, 상위 4비트는, 스위치(로터리 스위치)(120, 121)의 전환 제어용에 이용되고, 하위4 비트가, 16분할 인터폴레이터(130, 131)의 내분비의 설정을 위한 제어신호에 이용된다.
또한, 본 발명의 제3 실시예에 있어서, 입력클럭(1)에서부터 다상클럭을 생성하는 다상 체배회로(110)로서는, 상기한 바와 같이, 체배용 인터폴레이터를 이용하는 것이 알맞지만, 체배용 인터폴레이터에 한정되는 것이 아니다. 예컨대 PLL, DLL로부터의 다상클럭을 스위치(120, 121)에 공급하는 구성에 대하여도, 인터폴레이터(130, 131) 등의 구성을 적용할 수 있음은 물론이다.
도 17은 본 발명에서 이용되는 위상 조정용의 인터폴레이터를 집적화 한 레이아웃의 한예를 도시한 도면으로서, 0도와 180도 조정용의 인터폴레이터(16분할) 인터폴레이터)(도 16에 도시한 구성)의 레이아웃 패턴의 한예를 도시하고 있다.
다음에, 본 발명의 제4 실시예에 관하여 설명한다. 도 18은 본 발명의 제4 실시예의 구성을 도시한 도면이다. 본 발명의 제4 실시예에 있어서는, 제어회로로서, 바이너리 카운터와 디코더를 구비한 것으로서, 0도 미조용의 인터폴레이터와, 임의의 각도로 설정이 자유로운 인터폴레이터를 구비하고, 임의의 각도는, 제어회로에 있어서의 위상 조정의 도(度)에 가산회로에 의한 연산으로 설정됨과 동시에, 클럭 트리 신세시스[clock tree synthesis](트리형상의 클럭 전파경로에 지연 균등화용의 버퍼를 적절히 배치하고, 클럭 스큐를 저감하는 레이아웃 설계수법) 등에 의해 배치-배선된 클럭 전파경로(「CTS」라고 한다)의 지연 조정을 위해, CTS와 같은 지연량의 더미회로를 구비하고 있다.
보다 상세하게는, 도 18을 참조하면, 입력클럭(1)을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상 체배회로(110)와, 다상 체배회로(110)로부터 출력되는 다상클럭을 입력하여 이 중 복수의 클럭을 선택하여 출력하는 제1, 제2 스위치(120, 121)와, 제1 스위치(120)의 출력(제1 내지 제4 신호)을 입력으로 하는 제1 인터폴레이터(130)와, 제2 스위치(121)의 출력(제1 내지 제4 신호)을 입력으로 하는 제2 인터폴레이터(131)를 구비하고 있다. 본 발명의 제4 실시예에 있어서도, 입력클럭을 체배하여 16상의 다상클럭을 발생하는 다상 체배회로(110)(「16상 발생 다상 체배회로」라고도 한다)는, 상기 실시예에서 설명한 체배용 인터폴레이터로이루어지고, 도 5에 도시한 체배용 인터폴레이터(10)의 구성에 있어서, 1/16분주기와, 16상클럭 체배회로을 구비하여 구성된다.
제1, 제2 스위치(120, 121), 및, 제1, 제2 인터폴레이터(130, 131)는, 도 16에 도시한 구성과 같이 되어 있고, 제1, 제2 위상 조정용의 인터폴레이터(30-1, 30-2)로부터 출력되는 제1, 제2 신호를 다중화 하는 다중화회로(140)와, 제2 인터폴레이터(131)의 제1, 제2 위상 조정용의 인터폴레이터(30-1, 30-2)로부터 출력되는 제1, 제2 신호를 다중화 하는 다중화회로(141)를 구비하고 있다.
제2 인터폴레이터(131)의 출력측, 즉 다중화회로(141)의 출력에는 클럭 공급을 받는 클럭 전파경로(CTS)(201)가 접속되고, 제1 인터폴레이터(130)의 출력측에, 즉 다중화회로(140)의 출력에는, 클럭 전파경로(201)와 등가인 지연시간의 더미회로인 CTS 더미회로(200)가 접속되어 있다.
그리고, CTS 더미회로(200)의 출력과, 입력클럭(1)과의 위상차를 검출하는 위상 비교회로(150)와, 위상 비교회로(150)로부터 출력되는 UP신호 및 DOWN신호를 평활화 하는 디지털 필터(160)와, 디지털 필터(160)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 카운터(170)와, 카운터(170)의 카운트 출력을 디코드하는 제1 디코더(192)와, 카운터(170)의 카운트 출력과 입력 오프셋치를 가산하는 가산회로(180)와, 가산회로(180)의 출력을 디코드하는 제2 디코더(191)를 구비하고 있다.
제1 디코더(192)의 디코드 출력에 의거하여 제1 스위치(120)의 전환, 제1 인터폴레이터(130)의 위상 조정(타이밍차의 내분비의 설정)을 행하고, 제2디코더(191)의 디코드 출력에 의거하여, 제2 인터폴레이터(131)의 위상 조정(내분비의 설정), 제2 스위치(121)의 전환이 행하여진다.
본 발명의 제4 실시예에 있어서는, CTS(201)로부터 클럭의 공급을 받는 래치회로 등(어플리케이션)에 있어서, 당해 클럭에는, 입력클럭(1)에 대하여, 오프셋분의 위상차(각도차)가 설정된다. 또한, 오프셋분의 각도에, 카운터(170)의 카운트 출력(이 제1 카운터(170)는, CTS 더미(200)의 출력과 입력클럭(1)과의 위상차를 계수한다)를 가산한 값을, 제2 디코더(191)로 디코드하고, CTS(201)의 출력클럭의 위상을 조정하는 구성으로 했기 때문에, 노이즈 등이 삽입되더라도, CTS(201)의 출력클럭에는, 오프셋분의 위상차가 확실히 확보된다.
또한, 도 18에 있어서, 인터폴레이터(130, 131)의 각 인터폴레이터를 구성하는 제1, 제2 위상 조정용 인터폴레이터(30-1, 30-2)(도 16 참조)는, 16분할의 인터폴레이터로 이루어지고, 카운터(170)의 출력은 8비트, 가산회로(180)의 출력은 8비트, 오프셋 신호도 8비트로 되고, 256분할로, 위상 조정이 행하여진다. 또한, 본 발명에 있어서, 다상 체배회로(110)는 16상의 다상클럭의 발생에 한정되는 것이 아니고, 또한, 인터폴레이터의 구성이 16분할의 인터폴레이터에 한정되는 것이 아닌 것은 물론 이다.
카운터(170)와 제1 디코더(192)의 디코드 출력과의 관계로서는, 카운터 출력이 하나 카운트업 될때 마다, 클럭(1)주기 tCK의 소정분의1 (예컨대 16상의 체배클럭을 생성하는 다상 체배회로(110)와 16분할 인터폴레이터의 구성에 있어서, 클럭 주기 tCK의 256분의1)씩 시간이 지연되는 쪽으로 시프트하도록, 제어신호(C)를 인터폴레이터(130)에 출력한다.
도 18에 도시한 16상의 다상 체배회로(110)와, 16분할 인터폴레이터(130, 131)의 구성에 있어서, 카운터(170)는, 예컨대 8비트 바이너리 카운터로 되고, 상위 4비트는, 스위치(로터리 스위치)(120, 121)의 전환 제어용에 이용되고, 하위 4비트가, 16분할 인터폴레이터(130, 131)의 내분비의 설정에 이용된다.
스위치(로터리 스위치)(120, 121)의 전환 제어는, 16분할 인터폴레이터(130, 131)의 제어신호(C)(도 1참조)가 모두 "1", 또는 "0"인 때에 전환된다.
제1, 제2 디코더(192, 191)의 하위 비트 출력은, 16분할 인터폴레이터(130, 131)의 제어신호로서 입력되고, 예컨대 서모미터형 시프트에 의해, 상위 비트의 우기(偶奇)(상위 4비트의 최하위비트가 "0"인지 "1"인지)에 의해, 시프트 방향의 오름(업)과 내림(다운)이 역으로 되도록 하더라도 좋다.
제1, 제2 디코더(192, 191)의 상위 비트는, 스위치(로터리 스위치)(120, 121)의 전환 제어신호로서, 2비트씩 시프트하고, 다상클럭 중의 기신호, 우신호의 클럭 쌍을 선택 출력한다.
또한, 제1, 제2 디코더(192, 191)와, 스위치(120, 121)의 제어, 16분할 인터폴레이터(130, 131) 사이에는, 리타이밍 회로를 삽입하고, 신호 전환시 등의 노이즈를 억제하도록 하더라도 좋다.
다음에, 본 발명의 제5 실시예에 관하여 설명한다. 도 19는, 본 발명의 제5 실시예의 구성을 도시한 도면이다. 본 발명의 제5 실시예는, 클럭 전파경로(CTS)의 위상을 조정하기 위한 인터폴레이터 및 그 제어회로를 구비한 것이다.
보다 상세하게는, 도 19를 참조하면, 본 발명의 제5 실시예에 있어서는, 입력클럭을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상 체배회로(110)와, 다상 체배회로(110)로부터 출력되는 다상클럭을 입력하여 이 중 복수의 클럭을 선택하여 출력하는 제1 내지 제3 스위치(120 내지 122)와, 제1 스위치(120)의 출력(제1 내지 제4 신호)을 입력으로 하는 제1 인터폴레이터(130)와, 제2 스위치(121)의 출력(제1 내지 제4 신호)을 입력으로 하는 제2 인터폴레이터(131)와, 제3 스위치(122)의 출력을 입력으로 하는 제3 인터폴레이터(132)를 구비하고 있다. 본 발명의 제5 실시예에 있어서도, 입력클럭을 체배하여 16상의 다상클럭을 발생하는 다상 체배회로(110)(「16상 발생 다상 체배회로」라고도 한다)는, 상기 실시예에서 설명한 체배용 인터폴레이터로 이루어지고, 도 5에 도시한 체배용 인터폴레이터(10)의 구성에 있어서, 1/16분주기와, 16상클럭 체배회로을 구비하여 구성된다.
제1 내지 제3 인터폴레이터(130 내지 132)는, 도 16에 도시한 구성과 같이 되어 있고, 제1 내지 제3 인터폴레이터(130 내지 132)에 있어서, 제1, 제2 위상 조정용의 인터폴레이터(30-1, 30-2)로부터 출력되는 제1, 제2 신호를 다중화 하는 다중화회로(140 내지 142)를 구비하고 있다.
제3 인터폴레이터(132)의 출력에 접속되는 다중화회로(142)에는, 클럭 공급을 받는 클럭 전파경로(클럭 트리 신세시스 배선)(201)가 접속되어 있다.
또한, 제1 인터폴레이터(130)에 접속되는 다중화회로(140)의 출력과, 상기 입력클럭과의 위상차를 검출하는 제1 위상 비교회로(150)와, 제1 위상비교회로(150)로부터 출력되는 UP신호 및 DOWN신호를 평활화하는 제1디지털 필터(160)와, 제1 디지털 필터(160)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 제1 카운터(170)와, 제1 카운터(170)의 카운트 출력을 디코드하는 제1 디코더(190)와, 제1 카운터(170)의 카운트 출력과 입력 오프셋치를 가산하는 가산회로(180)와, 가산회로(180)의 출력을 디코드하는 제2 디코더(191)를 구비하고 있다. 제1 디코더(190)의 디코드 출력에 의거하여, 제1 인터폴레이터(130)의 위상 조정 및 제1 스위치(120)의 전환이 행하여지고, 제2 디코더(191)의 디코드 출력에 의거하여, 제2 인터폴레이터(131)의 위상 조정 및 제2 스위치(121)의 전환이 행하여진다.
본 발명의 제5 실시예에 있어서는, 클럭 전파경로(CTS)(201)의 출력과, 제2 인터폴레이터(131)의 출력과의 위상차를 검출하는 제2 위상 비교회로(151)와, 제2 위상 비교회로(151)로부터 출력되는 UP신호 및 DOWN신호를 평활화하는 제2 디지털 필터(161)와, 제2 디지털 필터(161)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 제2 카운터(171)와, 제2 카운터(171)의 카운트 출력을 디코드하는 제3 디코더(193)를 구비하고, 제3 디코더(193)의 디코드 출력에 의거하여, 제3 인터폴레이터(132)의 위상 조정 및 제3 스위치(122)의 전환이 행하여진다.
본 발명의 제5 실시예에 있어서는, 클럭 전파경로(CTS)(201)의 출력을, 입력클럭에 대하여 오프셋분의 위상차를 갖는 신호와, 위상 비교함으로써, 소정의 위상차(각도)를 갖도록 제어된다.
다음에, 본 발명의 제6 실시예에 관하여 설명한다. 도 20은, 본 발명의 제6 실시예의 구성을 도시한 도면이다. 본 발명의 제6 실시예는, 위상 오프셋을 입력신호의 상승기간과 하강기간과의 평균에 의해서 부가하는 구성으로 하고, 입력클럭의 듀티에 변동이 있는 경우, 예컨대 입력클럭의 상승 에지와 다음의 상승 에지의 중간의 위상으로, 데이터를 래치하는 것을 가능하게 하고 있고, 데이터의 래치를 확실히 행하는 것을 가능하게 하고 있다.
도 20을 참조하면, 입력클럭(1)을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상 체배회로(110)와, 다상 체배회로(110)로부터 출력되는 다상클럭을 입력하여 이 중 복수의 클럭을 선택하여 출력하는 제1 내지 제4 스위치(120 내지 123)와, 제1 내지 제4 스위치의 출력을 입력으로 하는 제1 내지 제4 인터폴레이터(130 내지 133)와, 제1 내지 제4 인터폴레이터(130 내지 133)의 제1, 제2 위상 조정용의 인터폴레이터로부터 출력되는 제1, 제2 신호를 다중화 하는 다중화회로(140 내지 143)를 구비하고 있다. 본 발명의 제5 실시예에 있어서도, 입력클럭을 체배하여 16상의 다상클럭을 발생하는 다상 체배회로(110)(「16상 발생 다상 체배회로」라고도 한다)는, 상기 실시예에서 설명한 체배용 인터폴레이터로 이루어지고, 도 5에 도시한 체배용 인터폴레이터(10)의 구성에 있어서, 1/16분주기와, 16상클럭 체배회로을 구비하여 구성된다. 또한 제1 내지 제4 인터폴레이터(130 내지 133)는, 도 16에 도시한 인터폴레이터의 구성과 같이 된다.
제4 인터폴레이터(133)의 출력에 접속되는 다중화회로(143)에는, 클럭 공급을 받는 클럭 전파경로(CTS)(201)가 접속되어 있다.
제1 인터폴레이터(130)의 출력에 접속되는 다중화회로(140)의 출력과 입력클럭(1)과의 상승 에지의 위상차를 검출하는 제1 위상 비교회로(150)와, 제1 위상 비교회로(150)로부터 출력되는 UP신호 및 DOWN신호를 평활화하는 제1 디지털 필터(160)와, 제1 디지털 필터(160)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 제1 카운터(170)와, 제2 인터폴레이터(131)의 출력과 입력클럭(1)과의 상승하강 에지의 위상차를 검출하는 제2 위상 비교회로(151)와, 제2 위상 비교회로(151)로부터 출력되는 UP신호 및 DOWN신호를 평활화하는 제2 디지털 필터(161)와, 제2 디지털 필터(161)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 제2 카운터(171)와, 제1 카운터(170)의 카운트 출력과 제2 카운터(171)의 카운트 출력의 값을 평균화 하여 출력하는 평균화회로(210)와, 제1 카운터(170)의 출력을 디코드하는 제1 디코더(190)와, 제2 카운터(171)의 출력을 디코드하는 제2 디코더(191)와, 평균화회로(210)의 출력을 디코드하는 제3 디코더(192)를 구비하고 있다.
제1 디코더(190)의 디코드 출력에 의거하여, 제1 인터폴레이터(130)의 위상 조정 및 제1 스위치(120)의 전환이 행하여지고, 제2 디코더(191)의 디코드 출력에 의거하여, 제2 인터폴레이터(131)의 위상 조정 및 제2 스위치(121)의 전환이 행하여지고, 제3 디코더(192)의 디코드 출력에 의거하여, 제3 인터폴레이터(132)의 위상 조정 및 제3 스위치(122)의 전환이 행하여진다.
CTS(201)의 출력과, 제3 인터폴레이터의 출력에 접속되는 다중화회로(142)와의 위상차를 검출하는 제3 위상 비교회로(152)와, 제3 위상 비교회로(152)로부터출력되는 UP신호 및 DOWN신호를 평활화 하는 제3 디지털 필터(162)와, 제3 디지털 필터(162)로부터 출력되는 UP신호 및 DOWN신호에 의거하여 카운트업 및 카운트다운하는 제3 카운터(172)와, 제3 카운터의 카운트 출력을 디코드하는 제4 디코더(193)를 구비하고, 제4 디코더(193)의 디코드 출력에 의거하여, 제4 인터폴레이터(133)의 위상 조정 및 제4 스위치(123)의 전환이 행하여진다.
도 21은, 본 발명의 제6 실시예의 타이밍 동작의 한예를 도시한 도면이다. 입력클럭(IN)의 주기, 듀티 등이 변동(편차), 당해 클럭에 동기하여 송신되는 데이터의 주기 등에도 편차가 생긴 경우에 있어서도, 본 발명의 제6 실시예에 있어서는, 입력클럭을 체배한 다상클럭에 의거하여 입력클럭의 상승에 동기한 신호(AR)(펄스폭 a, 듀티 50%)와, 입력클럭의 하강에 동기한 신호(AF)(펄스폭 b, 듀티 50%)의, 입력클럭과의 위상차의 평균치에 의거하여, 인터폴레이터(132)에서 위상 조정되는 신호(B)(펄스폭 a+b, 듀티 50%)가 다중화회로(142)로부터 출력되고, 이 신호(B)와 CTS(201)의 출력과의 위상차가 소정 값이 되도록(예컨대 일치한다) 설정된다. 이 때문에, 듀티가 변동하더라도, CTS(201)의 출력클럭(C)을 래치 타이밍클럭으로 하여 데이터(DATA)를 래치하는 래치회로에서는, 데이터(DATA)의 1주기분의 정확히 한가운데에서 샘플링할 수 있다.
다음에, 본 발명의 제7 실시예에 관하여 설명한다. 도 22는, 본 발명의 제7 실시예를 설명하기 위한 설명도이다. 도 22(a)를 참조하면, 인터폴레이터에 의해, 듀티의 변동의 영향을 억제하여 데이터를, 래치회로(미도시)로 확실히 래치하기 위한 구성을 예시한 것이다.
보다 상세하게는, 도 22(a)를 참조하면, 데이터(DATA)의 상승 에지를 지연시켜 신호(A)로서 출력하는 제1 인터폴레이터(211)와, 입력클럭(IN)의 클럭 펄스의 전련(리딩 에지, 도 22에서는 상승 에지)와, 당해 클럭 펄스의 후련(트레일링 에지, 도 22에서는 하강 에지) 사이의 타이밍차를 내분하는 제2 인터폴레이터(212)와, 입력클럭(IN)의, 클럭 펄스의 후련(도 22에서는, 하강 에지)와, 다음 클럭 펄스의 전련(도 22에서는, 상승 에지) 사이의 타이밍차를 내분하는 제3 인터폴레이터(213)를 구비하고, 제2, 제3 인터폴레이터(212, 213)의 출력을 다중화 하여 한개의 신호(B)로서 출력하는 다중화회로(214)를 구비하고 있다.
제2 인터폴레이터(212)는, 예컨대 도 12에 도시한 인터폴레이터의 구성에 있어서, 입력신호(IN1)의 상승 에지와, 입력신호(IN2)의 상승하강 에지의 타이밍차를 내분한 위상에 대응하는 상승 에지를 갖는 신호를 출력하는 것으로서, 입력신호(IN2)를 반전한 신호를, 논리합회로(OR01)의 입력단, N채널 MOS 트랜지스터(MN28, MN30, MN32)의 게이트에 입력하는 것으로 구성된다. 제3 인터폴레이터(213)는, 도 11에 도시한 인터폴레이터의 구성에 있어서, 입력신호(IN1)의 상승하강 에지와, 입력신호(IN2)의 상승 에지의 타이밍차를 내분한 위상에 대응하는 하강 에지를 갖는 신호를 출력하는 것이고, 입력신호(IN2)를 반전한 신호를, 부정논리곱회로(NAND01)의 입력단, 및, 인버터(INV02)에 입력하는 것으로 구성된다.
도 22(b)에 도시한 바와 같이, 제1 인터폴레이터(211)의 데이터 출력(A)을, 다중화회로(214)로부터 출력되는 클럭(B)에서 샘플링함으로써, 래치회로에서는, 클럭의 듀티의 변동의 영향을 억제하여 데이터를 확실히 래치한다. 즉, 데이터(A)의 사이클의 예컨대 중앙(센터) 타이밍으로 클럭(B)가 상승, 및 하강하기 때문에, 클럭의 듀티가 변동한 경우에도, 부정한 타이밍으로 데이터를 래치한다고 하는 일이 없다. 또한, 도 22(b)에 도시한 예에서는, 클럭(B)의 상승 에지와 상승 에지를 이용하여 데이터(A)를 샘플링하고 있지만, 클럭(B)의 상승 에지만으로 샘플링하는 시스템에도, 마찬가지로, 적용할 수 있는 것은 물론이다.
다음에, 본 발명의 제8 실시예에 관하여 설명한다. 도 23은, 본 발명의 제8 실시예를 설명하기 위한 레이아웃 개략도이다. 도 24는, 도 23에 레이아웃을 도시한 회로 구성을 도시한 도면이다. 도 23 및 도 24을 참조하면, 칩(300) 내에, 외부클럭을 입력으로 하는 다상 체배회로(10)를 구비하고, 내부회로에 클럭을 공급하는 회로가, 다상 체배회로(10)로부터의 다상클럭을 입력하는 스위치(201)와 인터폴레이터(301)를 구비하고, 또한, 칩에 배치-배선되는 매크로(매크로 블록)(301, 302) 내에도, 다상 체배회로(10)로부터의 다상(n상)클럭을 입력하는 스위치(202, 203)와 인터폴레이터(302, 303)를 구비하고 있다. 본 발명의 제8 실시예에 있어서는, 위상 조정용의 인터폴레이터(30)를 매크로 내에 분산 배치하고, 각 매크로 블록 내의 클럭의 위상을 제어함과 동시에, 복수의 매크로 블록 사이에 걸치는 클럭의 위상 조정을 가능하게 하고 있다.
이상 설명한 바와 같이, 상기한 바와 같이 구성되어 되는 본 발명에 의하면,하기 기재의 효과를 거둔다.
본 발명의 제1 효과는, 인터폴레이터를 이용하여 체배 및 다상클럭의 생성을 행하는 구성으로 함으로써, 종래의 문제인 루프 지터, 중심 주파수 변동이 없는 클럭을 생성할 수 있다 라는 것이다.
또한 본 발명의 제2 효과는 스위치의 두개의 출력을 받아 위상차를 내분하는 인터폴레이터는 주기의 설정뿐만 아니라, 제어회로로부터의 제어신호에 의해 내분비를 가변으로 제어할 수 있는 구성으로 함으로써 클럭 위상의 세밀한 조정을 가능하게 하고 있다는 것이다.
본 발명의 제3 효과는, 다상클럭 생성에 있어서 PLL, DLL 등과 같은 귀환루프를 구비하지 않고, 즉시 체배 및 다상클럭을 출력할 수 있다 라는 것이다.
본 발명의 제4 효과는, 위상차를 내분하는 인터폴레이터에 의해 지터를 평균화 하고 있어, 클럭 싸이클 사이의 지터를 각별히 저감할 수 있다 라는 것이다.
본 발명의 제5 효과는, 입력클럭에 대하여, 임의의 오프셋분 위상이 어긋난 클럭신호를 생성할 수 있다 라는 것이다.
본 발명의 제6 효과는, 클럭 트리 등의 클럭 전파경로로부터 출력되는 클럭을, 입력클럭에 대하여 소정의 오프셋분 어긋난 위상으로 설정할 수 있다 라는 것이다.
본 발명의 제7 효과는, 클럭의 듀티가 변동한 경우에도, 데이터를 확실히 래치할 수 있다 라는 것이다.

Claims (44)

  1. 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하는 체배용 인터폴레이터에서 입력클럭으로부터 서로 위상이 다른 복수의 체배클럭을 생성하고,
    상기 체배용 인터폴레이터로부터 출력되는 서로 위상이 다른 복수의 체배클럭중 두개의 클럭을 입력하고, 상기 두개의 클럭간의 위상차를 내분한 신호를 출력하는, 적어도 하나의 위상 조정용 인터폴레이터를 포함하는 것을 특징으로 하는 클럭 제어회로.
  2. 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하고, 입력클럭을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 체배용 인터폴레이터와,
    상기 체배용 인터폴레이터로부터 출력되는 다상클럭을 입력으로 하여 그중 적어도 한 쌍의 클럭을 선택 출력하는 스위치를 구비함과 함께,
    상기 스위치로부터 출력되는 클럭 쌍을 입력으로 하고, 상기 클럭 쌍간의 위상차를 내분한 신호를 출력하는 위상 조정용 인터폴레이터를 적어도 하나 구비하고, 또한,
    상기 위상 조정용 인터폴레이터의 내분비의 설정 및 상기 스위치에 있어서의 클럭 출력의 전환을 제어하는 제어회로를 구비한 것을 특징으로 하는 클럭 제어회로.
  3. 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하고, 입력클럭을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 체배용 인터폴레이터와, 상기 체배용 인터폴레이터로부터 출력되는 다상클럭을 입력으로 하여 그 중에서 선택된 조합의 클럭 쌍을 출력하는 1 또는 복수의 스위치와,
    상기 스위치로부터 선택 출력되는 복수의 클럭 쌍을 각각 입력으로 하고, 당해 클럭 쌍의 위상차를 내분한 신호를 각각 출력하는 복수의 위상 조정용 인터폴레이터와,
    상기 위상 조정용 인터폴레이터의 내분비의 설정 및 상기 스위치에 있어서의 클럭 출력의 전환을 제어하는 제어회로를 구비한 것을 특징으로 하는 클럭 제어회로.
  4. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 체배용 인터폴레이터가, 입력클럭을 분주하여 다상클럭을 생성 출력하는 분주기와,
    상기 입력클럭의 주기를 검지하는 주기 검지회로와,
    상기 분주기로부터 출력되는 다상클럭을 입력으로 하고, 상기 클럭을 체배한 다상클럭을 생성하는 다상클럭 체배회로를 구비하고,
    상기 다상클럭 체배회로가 두개의 입력의 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할회로와, 두개의 상기 타이밍차 분할회로의 출력을 각각 다중화 하여 출력하는 복수의 다중화회로를 구비하고,
    상기 복수의 타이밍차 분할회로는 동일 위상의 클럭을 입력으로 하는 타이밍차 분할회로와, 서로 이웃하는 위상의 두개의 클럭을 입력으로 하는 타이밍차 분할회로를 구비하고 있는 것을 특징으로 하는 클럭 제어회로.
  5. 제 4항에 있어서,
    상기 다상클럭 체배회로가, n상의 클럭(제1 내지 제n 클럭)을 입력하고,
    두개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할회로를 구비하고,
    2I-1번째(단, 1≤I≤n)의 타이밍차 분할회로는 상기 두개의 입력으로서 I번째의 동일 클럭을 입력으로 하고,
    2I번째(단, 1≤I≤n)의 타이밍차 분할회로는 I번째의 클럭과, (I+1 mod n)번째(단, mod는 잉여연산을 나타내고, I+1 mod n은, I+1을 n으로 나눈 나머지)의 클럭을 입력으로 하고,
    J번째(단, 1≤J≤2n)의 타이밍차 분할회로의 출력과 (J+2 mod n)번째(단, J+2 mod n은, J+2을 n으로 나눈 나머지)의 타이밍차 분할회로의 출력을 입력으로 하는 2n개의 펄스폭 보정회로와,
    K번째(단, 1≤K≤n)의 펄스폭 보정회로의 출력과 (K+n)번째의 펄스폭 보정회로의 출력을 입력으로 하는 n개의 다중화회로를 구비한 것을 특징으로 하는 클럭제어회로.
  6. 제 4항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하는 부정논리합회로와,
    상기 부정논리합회로의 출력인 내부노도의 전위를 입력으로 하는 인버터를 구비하고,
    상기 내부노드와 접지 사이에 직렬 접속된 스위치소자와 용량이 복수개 서로 병렬 접속되어 있고,
    상기 스위치의 제어단자에 접속하는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어회로.
  7. 제 4항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자와,
    상기 내부노드에 입력단이 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 제2 전원 사이에 직렬로 접속되는 제1 정전류원 및 상기제1 입력신호에 의해 온-오프 제어되는 제2 스위치소자와,
    상기 내부노드와 상기 제2 전원 사이에 직렬로 접속되는 제2 정전류원 및 상기 제2 입력신호에 의해 온-오프 제어되는 제3 스위치소자를 구비하고,
    또한 상기 내부노드와 상기 제2 전원 사이에는 직렬 접속된 제4 스위치소자와 용량이 복수개 서로 병렬 접속되고, 상기 제4 스위치소자의 제어단자에 공급되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  8. 제 7항에 있어서,
    상기 제1 스위치소자가 제1 도전형의 트랜지스터로 이루어지고,
    상기 제2 내지 제4 스위치소자가, 제2 도전형의 트랜지스터로 이루어지는 것을 특징으로 하는 클럭 제어회로.
  9. 제 4항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고 상기 논리회로의 출력신호를 게이트 입력으로 하는 P채널 MOS 트랜지스터와,
    상기 내부노드가 입력단에 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호의 반전신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터와, 상기 제2 입력신호의 반전신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터를 구비하고,
    또한 상기 내부노드와 접지 사이에는 직렬 접속된 스위치소자와 용량이 복수개 서로 병렬 접속되고, 상기 스위치소자의 제어단자에 공급되는 주기 제어신호로서 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  10. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고, 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자와,
    상기 내부노드에 입력단이 접속되고, 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로를 구비하고,
    상기 내부노드와 제2 전원 사이에는, 제1 정전류원과, 상기 제1 입력신호로 온-오프 제어되는 제2 스위치소자와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 제3 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고,
    상기 내부노드와 상기 제2 전원 사이에는 제2 정전류원과, 상기 제2 입력신호로 온-오프 제어되는 제4 스위치소자와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 제5 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고,
    또한, 상기 내부노드와 상기 제2 전원 사이에는 제6 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수개, 서로 병렬 접속되고 상기 제6 스위치소자의 제어단자에 접속되는 주기 제어신호로써 상기 제6 스위치소자의 온-오프가 제어되고, 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  11. 제 10항에 있어서,
    상기 제1 스위치소자가 제1 도전형의 트랜지스터로 이루어지고,
    상기 제2 내지 제6 스위치소자가 제2 도전형의 트랜지스터로 이루어지는 것을 특징으로 하는 클럭 제어회로.
  12. 제 10항에 있어서,
    상기 제2 스위치소자, 상기 제3 스위치소자, 상기 제4 스위치소자 및 상기 제5 스위치소자가 어느것이나 적어도 소정 개수(N개)로 이루어지고,
    상기 제3 스위치소자군에 공급하는 제어신호에 의해 K개(단 K는 0 내지 N)의 상기 제3 스위치소자를 온으로 하고,
    상기 제5 스위치소자군에 공급하는 제어신호에 의해 N-K개의 상기 제5 스위치소자를 온으로 하고,
    상기 제1 입력신호와 상기 제2 입력신호의 타이밍차를 상기 타이밍차의 n분의1을 단위로 하여 상기 K에 의거하여 내분한 위상에 대응하는 신호를 출력하고, 상기 K의 값을 가변함으로써 내분비가 가변되는 것을 특징으로 하는 클럭 제어회로.
  13. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하는 논리합회로와,
    전원과 내부노드 사이에 접속되고 상기 논리합회로의 출력신호를 게이트 입력으로 하는 P채널 MOS 트랜지스터와,
    상기 내부노드에 입력단이 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터와,
    상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    상기 내부노드와 접지 사이에 상기 제2 입력신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 접지 사이에는 스위치소자와 용량으로 이루어지는 직렬 회로가 복수개, 병렬 접속되고, 상기 스위치소자의 제어단자에 접속되는 주기제어신호로써 상기 내부노드에 부가하는 용량이 결정되는는 것을 특징으로 하는 클럭 제어회로.
  14. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하는 부정논리곱회로와,
    전원과 내부노드 사이에 접속되고 상기 부정논리곱회로의 출력신호를 게이트 입력으로 하는 P채널 MOS 트랜지스터와,
    상기 내부노드에 입력단이 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호를 제1 반전회로에서 반전한 신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터와,
    상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    상기 내부노드와 접지 사이에 상기 제2 입력신호를 제2 반전회로에서 반전한 신호를 게이트 입력으로 하여 정전류원으로 구동되는 N채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 접지 사이에는 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수개, 병렬 접속되고 상기 스위치소자의 제어단자에 접속되는 주기제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  15. 제 6항 내지 9항중 어느 한 항에 있어서,
    상기 주기 제어신호가 제 4항의 상기 주기 검지회로로부터 공급되는 것을 특징으로 하는 클럭 제어회로.
  16. 제2항 또는 3항에 있어서,
    상기 제어회로가 상기 위상 조정용 인터폴레이터의 내분비 설정의 상한 또는 하한에 달하고, 여전히 상기 위상 조정용 인터폴레이터의 출력의 위상의 조정을 할 필요가 있는 경우, 상기 위상 조정용 인터폴레이터에 공급하는 클럭을 선택 출력하는 상기 스위치의 클럭 출력의 전환을 행하는 것을 특징으로 하는 클럭 제어회로.
  17. 제2항 또는 3항에 있어서,
    상기 제어회로가 상기 입력클럭 또는 소정의 기준클럭과, 상기 위상 조정용 인터폴레이터의 출력과의 위상 비교 결과에 의거하여 상기 위상 조정용 인터폴레이터의 내분비의 설정 및 상기 스위치의 클럭 출력의 전환을 제어하는 것을 특징으로 하는 클럭 제어회로.
  18. 제2항 또는 3항에 있어서,
    상기 제어회로가 상기 입력클럭 또는 소정의 기준클럭과, 상기 위상 조정용 인터폴레이터의 출력과의 위상 비교 결과에 의거하여 그 값이 가변되는 카운터를, 구비하고,
    상기 카운터의 출력에 의거하여 상기 위상 조정용 인터폴레이터의 내분비의 설정 및 상기 스위치의 클럭 출력의 전환을 제어하는 것을 특징으로 하는 클럭 제어회로.
  19. 제2항 또는 3항에 있어서,
    상기 제어회로가 상기 입력클럭 또는 소정의 기준클럭과, 상기 위상 조정용 인터폴레이터의 출력과의 위상 비교 결과에 의거하여 그 값이 설정되는 카운터와,
    상기 카운터의 출력을 디코드하는 디코더를 구비하고,
    상기 디코더의 출력에 의거하여 상기 위상 조정용 인터폴레이터의 내분비의 설정 및 상기 스위치의 클럭 출력의 전환을 제어하는 것을 특징으로 하는 클럭 제어회로.
  20. 제2항 또는 3항에 있어서,
    상기 스위치가 상기 체배용 인터폴레이터로부터 출력되는 n상의 클럭을 입력으로 하고 상기 제어회로로부터의 전환 제어신호에 의거하여, 상기 위상 조정용 인터폴레이터의 제1 입력에는 I번째의 클럭을 공급하고, 제2 입력에는 그 이웃의 I+1번째의 클럭을 공급하고 있는 경우에, 출력의 위상 지연 또는 진행 상태에 따라서클럭 출력을 전환하는 때에는 상기 위상 조정용 인터폴레이터의 상기 제1 입력을 I+2번째로 하고 상기 제2 입력을 I+1번째 그대로로 하든지 상기 제1 입력을 I번째 그대로로 하고 상기 제2 입력을 I-1번째(단, I+1, I-1, I+2는, 1 내지 n의 값을 취하여, n으로 나눈 잉여로서 주어진다)로 전환 제어하는 로터리 스위치로 이루어지는 것을 특징으로 하는 클럭 제어회로.
  21. 제1, 제2 입력신호를 입력으로 하고, 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고, 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자와,
    상기 내부노드가 입력단에 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에 출력 논리치를 반전시키는 버퍼회로를 구비하고,
    상기 내부노드와 제2 전원 사이에는 제1 정전류원과, 상기 제1 입력신호로 온-오프 제어되는 제2 스위치소자와, 제어단자에 입력되는 제어신호로 온-오프 제어되는 제3 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고,
    상기 내부노드와 상기 제2 전원 사이에는, 제2 정전류원과, 상기 제2 입력신호로 온-오프 제어되는 제4 스위치소자와, 제어단자에 입력되는 제어신호로 온-오프 제어되는 제5 스위치소자로 이루어지는 직렬 회로가, 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 상기 제2 전원 사이에는 제6 스위치소자와 용량으로 이루어지는 직렬 회로가 복수개, 서로 병렬 접속되고, 상기 제6스위치소자의 제어단자에 공급되는 주기 제어용신호로써 상기 제6스위치소자를 온-오프하고, 상기 내부노드에 부가하는 용량이 결정되고,
    상기 제3 스위치소자군과, 상기 제5 스위치소자군의 제어단자에 입력하는 제어신호의 값의 조합에 의해 상기 제1 입력신호와 상기 제2 입력신호와의 위상차를 내분한 위상에 대응하는 출력신호가 상기 버퍼회로로부터 출력되는 것을 특징으로 하는 인터폴레이터.
  22. 제21항에 있어서,
    상기 제2 스위치소자 상기 제3 스위치소자, 상기 제4 스위치소자, 및, 상기 제5 스위치소자가 어느것이나 적어도 소정 개수(N개)로서 이루어지고,
    상기 제3 스위치소자군에 공급하는 제어신호에 의해 K개(단, K는 0 내지 N)의 상기 제3 스위치소자를 온으로 하고,
    상기 제5 스위치소자군에 공급하는 제어신호에 의해 N-K개의 상기 제5 스위치소자를 온으로 하고,
    상기 제1 입력신호와 상기 제2 입력신호의 타이밍차를 상기 타이밍차의 n분의1 단위로 상기 K에 의거하여 내분한 위상에 대응하는 신호를 출력하고, 상기 K의 값을 가변함으로써 내분비가 가변되는 것을 특징으로 하는 인터폴레이터.
  23. 두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하는 체배용 인터폴레이터를 이용하여 입력클럭을 체배하여 이루어지는 다상클럭을 생성함으로써, 체배클럭당의 지터를 저감하고,
    상기 체배용 인터폴레이터로부터 출력되는 다상클럭 중에서 2개의 클럭을 스위치로 선택하여 위상 조정용의 인터폴레이터에 공급하고,
    상기 위상 조정용의 인터폴레이터는 상기 두개의 클럭의 위상차를 내분한 클럭을 출력하고,
    소정의 기준클럭과 상기 위상 조정용의 인터폴레이터의 출력클럭과의 위상 비교 결과에 의거하여 상기 위상 조정용의 인터폴레이터의 내분비를 가변 제어하는 것을 특징으로 하는 클럭 제어방법.
  24. 두개의 신호를 입력으로 하여 이들의 위상차를 내분한 신호를 출력하는 제1 내지 제3 인터폴레이터에 관하여, 상기 제1 인터폴레이터에는 클럭신호에 동기하여 전송되는 데이터신호를 공통 입력하고, 상기 데이터신호를 지연하여 출력하고,
    상기 제2 인터폴레이터에는, 상기 클럭신호가 입력되고, 클럭 펄스의 전련(리딩 에지)과 후련(트레일링 에지)의 타이밍차를 내분한 클럭신호를 출력하고,
    상기 제3 인터폴레이터에는 상기 클럭신호가 입력되고, 상기 클럭 펄스의 후련(트레일링 에지)과 다음 클럭 펄스의 전련(리딩 에지)의 타이밍차를 내분한 클럭신호를 출력하고,
    상기 제2, 제3 인터폴레이터의 출력을 다중화한 클럭을 래치 타이밍신호로 하여, 상기 제1 인터폴레이터로부터 출력되는 데이터를 래치하고 클럭신호의 듀티의 변동에 의존하지 않고서 래치 타이밍이 상기 데이터에 대하여 알맞은 위치에 자동적으로 조정할 수 있도록 한 것을 특징으로 하는 클럭 제어방법.
  25. 입력클럭으로부터 다상클럭을 생성하여 출력하든지 또는 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로와,
    상기 다상클럭 생성회로로부터 출력되는 다상클럭을 입력으로 하여 클럭 쌍을 선택 출력하는 복수의 스위치와,
    상기 각 스위치로부터 출력되는 클럭 쌍을 각각 입력으로 하고 당해 클럭 출력 쌍의 위상을 내분한 신호를 각각 출력하는 복수의 인터폴레이터와,
    상기 복수의 인터폴레이터의 내분비의 설정 및 상기 각 스위치에 있어서의 클럭 출력의 전환을 제어하는 제어회로를 구비하고,
    하나의 상기 인터폴레이터로부터 출력되는 클럭이 상기 입력클럭과의 사이에서 소정의 위상차가 되도록 위상 조정되고 다른 상기 인터폴레이터로부터 출력되는 클럭이, 상기 입력클럭에 대하여 또는 다시 별도의 인터폴레이터의 출력클럭에 대하여 소정의 위상을 갖도록 위상 조정되는 것을 특징으로 하는 클럭 제어회로.
  26. 입력클럭으로부터 다상클럭을 생성하여 출력하든지 또는 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로와,
    상기 다상클럭 생성회로로부터 출력되는 다상클럭을 입력으로 하여 클럭 쌍을 선택하여 출력하는 제1, 제2 스위치와,
    상기 제1 스위치로부터 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제1 인터폴레이터와,
    상기 제2 스위치로부터 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의 위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제2 인터폴레이터와,
    상기 제1 인터폴레이터의 출력과 상기 입력클럭과의 위상차를 검출하는 위상 비교회로와,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 필터와,
    상기 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운을 행하는 제1 카운터와,
    오프셋치가 설정되고 상기 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운을 행하는 제2 카운터를 구비하고,
    상기 제1 카운터의 출력에 의거하여 상기 제1 인터폴레이터의 내분비의 설정 및 상기 제1 스위치에 있어서의 클럭 출력의 전환을 행하고,
    상기 제2 카운터의 출력에 의거하여 상기 제2 인터폴레이터의 내분비의 설정 및 상기 제2 스위치에 있어서의 클럭 출력의 전환을 행하는 것을 특징으로 하는 클럭 제어회로.
  27. 입력클럭으로부터, 다상클럭을 생성하여 출력하든지 또는 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로와,
    상기 다상클럭 생성회로로부터 출력되는 다상클럭을 입력으로 하여 클럭 쌍을 선택하여 출력하는 제1, 제2 스위치와,
    상기 제1 스위치로부터 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의 위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제1 인터폴레이터와,
    상기 제2 스위치로부터 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의 위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제2 인터폴레이터를 구비하고,
    상기 제2 인터폴레이터의 출력에는 클럭 공급을 받는 클럭 전파경로가 접속되고,
    상기 제1 인터폴레이터의 출력에는 상기 클럭 전파경로와 등가인 지연시간의 더미회로가 접속되어 있고,
    상기 더미회로의 출력과 상기 입력클럭과의 위상차를 검출하는 위상 비교회로와,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 필터와,
    상기 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제1 카운터와,
    상기 제1 카운터의 카운트 출력을 디코드하는 제1 디코더와,
    상기 제1 카운터의 카운트 출력과 입력 오프셋치를 가산하는 가산회로와,
    상기 가산회로의 출력을 디코드하는 제2 디코더를 구비하고,
    상기 제1 디코더의 출력에 의거하여, 상기 제1 인터폴레이터의 내분비의 설정 및 상기 제1 스위치에 있어서의 클럭 출력의 전환을 행하고,
    상기 제2 디코더의 출력에 의거하여, 상기 제2 인터폴레이터의 내분비의 설정 및 상기 제2 스위치에 있어서의 클럭 출력의 전환을 행하는 것을 특징으로 하는 클럭 제어회로.
  28. 입력클럭으로부터 다상클럭을 생성하여 출력하든지 또는 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로와,
    상기 다상클럭 생성회로로부터 출력되는 다상클럭을 입력으로 하여 클럭 쌍을 선택하여 출력하는 제1 내지 제3 스위치와,
    상기 제1 내지 제3 스위치로부터 각각 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의 위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제1 내지 제3 인터폴레이터를 구비하고,
    상기 제3 인터폴레이터의 출력에는 클럭 공급을 받는 클럭 전파경로가 접속되고,
    상기 제1 인터폴레이터의 출력과, 상기 입력클럭과의 위상차를 검출하는 제1 위상 비교회로와,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 제1 필터와,
    상기 제1 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제1 카운터와,
    상기 제1 카운터의 카운트 출력을 디코드하는 제1 디코더와,
    상기 제1 카운터의 카운트 출력과 입력 오프셋치를 가산하는 가산회로와,
    상기 가산회로의 출력을 디코드하는 제2 디코더를 구비하고,
    상기 제1 디코더의 디코드 출력에 의거하여 상기 제1 인터폴레이터의 내분비의 설정, 및, 상기 제1 스위치의 클럭 출력의 전환을 행하고,
    상기 제2 디코더의 디코드 출력에 의거하여, 상기 제2 인터폴레이터의 내분비의 설정, 및, 상기 제2 스위치의 클럭 출력의 전환을 행하고,
    상기 클럭 전파경로의 출력과, 상기 제2 인터폴레이터의 출력과의 위상차를 검출하는 제2 위상 비교회로와,
    상기 제2 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 제2 필터와,
    상기 제2 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제2 카운터와,
    상기 제2 카운터의 카운트 출력을 디코드하는 제3 디코더를 구비하고,
    상기 제3 디코더의 디코드 출력에 의거하여, 상기 제3 인터폴레이터의 내분비의 설정 및 상기 제3 스위치의 클럭 출력의 전환을 행하는 것을 특징으로 하는 클럭 제어회로.
  29. 입력클럭으로부터 다상클럭을 생성하여 출력하든지 또는 체배하여 이루어지는 다상클럭을 생성하여 출력하는 다상클럭 생성회로와,
    상기 다상클럭 생성회로로부터 출력되는 다상클럭을 입력으로 하여 클럭 쌍을 선택하여 출력하는 제1 내지 제4 스위치와,
    상기 제1 내지 제4 스위치로부터 각각 출력되는 클럭 쌍을 입력으로 하여 당해 클럭 쌍간의 위상차를 내분하여 위상 조정한 클럭신호를 출력하는 제1 내지 제4 인터폴레이터를 구비하고,
    상기 제4 인터폴레이터의 출력에는, 클럭 공급을 받는 클럭 전파경로가 접속되고,
    상기 제1 인터폴레이터의 출력과 상기 입력클럭과의 상승 에지의 위상차를 검출하는 제1 위상 비교회로와,
    상기 제1 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 제1 필터와,
    상기 제1 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제1 카운터와,
    상기 제2 인터폴레이터의 출력과 상기 입력클럭을 반전회로에서 반전한 신호의 상승하강 에지의 위상차를 검출하는 제2 위상 비교회로와,
    상기 제2 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 제2 필터와,
    상기 제2 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제2 카운터와,
    상기 제1 카운터의 카운트 출력과 상기 제2 카운터의 카운트 출력을 평균화하는 평균화회로와,
    상기 제1 카운터의 출력을 디코드하는 제1 디코더와,
    상기 제2 카운터의 출력을 디코드하는 제2 디코더와,
    상기 평균화회로의 출력을 디코드하는 제3 디코더를 구비하고,
    상기 제1 내지 제3 디코더의 디코드 출력에 의거하여 각각 상기 제1 내지 제3 인터폴레이터의 내분비의 설정 및 상기 제1 내지 제3 스위치의 클럭 출력의 전환을 행하고,
    상기 클럭 전파경로의 출력과, 상기 제3 인터폴레이터의 출력과의 위상차를 검출하는 제3 위상 비교회로와,
    상기 제3 위상 비교회로로부터 출력되는 위상 비교 결과신호를 평활화 하는 제3 필터와,
    상기 제3 필터로부터 출력되는 위상 비교 결과신호에 의거하여 카운트업 및 카운트다운하는 제3 카운터와,
    상기 제3 카운터의 카운트 출력을 디코드하는 제4 디코더를 구비하고,
    상기 제4 디코더의 디코드 출력에 의거하여 상기 제4 인터폴레이터의 내분비의 설정, 및, 상기 제4 스위치의 클럭 출력의 전환을 행하는 것을 특징으로 하는 클럭 제어회로.
  30. 제26항 또는 27항에 있어서,
    상기 제1 및 제2 스위치가 각각 상기 다상클럭 생성회로로부터 출력되는 다상클럭 중에서, 제1 신호와, 상기 제1 신호와 위상이 이웃하는 제2 신호로 이루어지는 제1 클럭 쌍과,
    상기 제1 신호와 소정의 위상차의 제3 신호와, 상기 제3 신호와 위상이 이웃하는 제4 신호로 이루어지는 제2 클럭 쌍을 선택 출력하고,
    상기 제1, 제2 인터폴레이터가 각각 상기 제1 클럭 쌍의 타이밍차를 내분한 제1 출력신호를 출력하는 제1 위상 조정용 인터폴레이터와,
    상기 제2 클럭 쌍의 타이밍차를 내분한 제2 출력신호를 출력하는 제2 위상 조정용 인터폴레이터를 구비하고,
    상기 제1 인터폴레이터의 상기 제1, 제2 위상 조정용 인터폴레이터로부터 각각 출력되는 제1, 제2 출력신호를 다중화 하여 출력하는 제1 다중화회로와,
    상기 제2 인터폴레이터의 상기 제1, 제2 위상 조정용 인터폴레이터로부터 각각 출력되는 제1, 제2 출력신호를 다중화 하여 출력하는 제2 다중화회로를 구비한 것을 특징으로 하는 클럭 제어회로.
  31. 제28항에 있어서,
    상기 제1 내지 제3 스위치가, 각각, 상기 다상클럭 생성회로로부터 출력되는 다상클럭 중에서, 제1 신호와, 상기 제1 신호와 위상이 이웃하는 제2 신호로 이루어지는 제1 클럭 쌍과,
    상기 제1 신호와 소정의 위상차의 제3 신호와, 상기 제3 신호와 위상이 이웃하는 제4 신호로 이루어지는 제2 클럭 쌍을 선택 출력하고,
    상기 제1, 제2 인터폴레이터가 각각 상기 제1 클럭 쌍의 타이밍차를 내분한 제1 출력신호를 출력하는 제1 위상 조정용 인터폴레이터와,
    상기 제2 클럭 쌍의 타이밍차를 내분한 제2 출력신호를 출력하는 제2 위상 조정용 인터폴레이터를 구비하고,
    상기 제1 내지 제3 인터폴레이터의 각각에 대하여 상기 제1, 제2 위상 조정용 인터폴레이터로부터 각각 출력되는 제1, 제2 출력신호를 다중화 하여 출력하는 제1 내지 제3 다중화회로를 구비한 것을 특징으로 하는 클럭 제어회로.
  32. 제29항에 있어서,
    상기 제1 내지 제4 스위치가 각각 상기 다상클럭 생성회로로부터 출력되는 다상클럭중, 제1 신호와, 상기 제1 신호와 위상이 이웃하는 제2 신호로 이루어지는 제1 클럭 쌍과,
    상기 제1 신호와 소정의 위상차의 제3 신호와, 상기 제3 신호와 위상이 이웃하는 제4 신호로 이루어지는 제2 클럭 쌍을 선택 출력하고,
    상기 제1, 제2 인터폴레이터가, 각각, 상기 제1 클럭 쌍의 타이밍차를 내분한 제1 출력신호를 출력하는 제1 위상 조정용 인터폴레이터와,
    상기 제2 클럭 쌍의 타이밍차를 내분한 제2 출력신호를 출력하는 제2 위상 조정용 인터폴레이터를 구비하고,
    상기 제1 내지 제4 인터폴레이터의 각각에 대하여 상기 제1, 제2 위상 조정용 인터폴레이터로부터 각각 출력되는 제1, 제2 출력신호를 다중화 하여 출력하는제1 내지 제4 다중화회로를 구비하는 것을 특징으로 하는 클럭 제어회로.
  33. 제26항 내지 29항중 어느 한 항에 있어서,
    상기 다상클럭 생성회로가 상기 입력클럭으로부터 생성되는 다상클럭중의 두개의 신호의 위상차를 내분한 신호를 출력하는 타이밍차 분할회로를 복수 구비하여 이루어지는 다상 체배회로로 구성되는 체배용 인터폴레이터로 이루어지는 것을 특징으로 하는 클럭 제어회로.
  34. 제26항 내지 29항중 어느 한 항에 있어서,
    상기 다상클럭 생성회로가 입력클럭을 분주하여 다상클럭을 생성하는 분주기와,
    상기 입력클럭의 주기를 검지하는 주기 검지회로와,
    상기 분주기의 다상클럭 출력을 입력으로 하고, 상기 클럭을 체배한 다상클럭을 생성하는 다상클럭 체배회로를 구비하고,
    상기 다상클럭 체배회로가, 두개의 입력의 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할회로와, 두개의 타이밍차 분할회로의 출력을 다중하는 복수의 다중화회로를 구비하고,
    상기 복수의 타이밍차 분할회로는, 동일 위상의 클럭을 입력으로 하는 타이밍차 분할회로와, 서로 이웃하는 위상의 두개의 클럭을 입력으로 하는 타이밍차 분할회로를 구비한 다상 체배회로로 구성되는 체배용 인터폴레이터로 이루어지는 것을 특징으로 하는 클럭 제어회로.
  35. 제 34항에 있어서,
    상기 다상클럭 체배회로가 n상의 클럭(제1 내지 제n 클럭)을 입력하고,
    두개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할회로를 구비하고,
    2I-1번째(단, 1≤I≤n)의 타이밍차 분할회로는 상기 두개의 입력으로서 I번째의 동일 클럭을 입력으로 하고,
    2I번째(단, 1≤I≤n)의 타이밍차 분할회로는 I번째의 클럭과, (I+1 mod n)번째(단, mod는 잉여연산을 나타내고, I+1 mod N은, I+1을 n으로 나눈 나머지)의 클럭을 입력으로 하고,
    J번째(단, 1≤J≤2n)의 타이밍차 분할회로의 출력과 (J+2 mod n)번째(단, J+2 mod N은, J+2을 n으로 나눈 나머지)의 타이밍차 분할회로의 출력을 입력으로 하는 2n개의 펄스폭 보정회로와,
    K번째(단, 1≤K≤n)의 펄스폭 보정회로의 출력과 (K+n)번째의 펄스폭 보정회로의 출력을 입력으로 하는 n개의 다중화회로를 구비한 것을 특징으로 하는 클럭 제어회로.
  36. 제 34항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하는 부정논리합회로와,
    상기 부정논리합회로의 출력인 내부노드 전위를 입력하는 인버터를 구비하고,
    상기 내부노드와 접지 사이에 직렬 접속된 스위치소자와 용량이 복수개 서로 병렬 접속되어 있고,
    상기 스위치의 제어단자에 접속하는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어회로.
  37. 제 34항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자와,
    상기 내부노드에 입력단이 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 제2 전원과의 사이에 직렬 접속되는 제1 정전류원, 및, 상기 제1 입력신호에 의해 온-오프 제어되는 제2 스위치소자와,
    상기 내부노드와 상기 제2 전원과의 사이에 직렬 접속되는 제2 정전류원, 및, 상기 제2 입력신호에 의해 온-오프 제어되는 제3 스위치소자를 구비하고,
    또한 상기 내부노드와 상기 제2 전원 사이에는 제4 스위치소자와 용량으로이루어지는 직렬 회로가 복수개, 서로 병렬 접속되고,
    상기 제4 스위치소자의 제어단자에 공급되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  38. 상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고 상기 논리회로의 출력신호를 제어단자에 입력으로 하는 제1 스위치소자와,
    상기 내부노드가 입력단에 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로를 구비하고,
    상기 내부노드와 제2 전원 사이에는 제1 정전류원과, 상기 제1 입력신호로 온-오프 제어되는 제2 스위치소자와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 제3 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    상기 내부노드와 상기 제2 전원 사이에는 제2 정전류원과, 상기 제2 입력신호로 온-오프 제어되는 제4 스위치소자와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 제5 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 상기 제2 전원 사이에는 제6 스위치소자와 용량으로 이루어지는 직렬 회로가 복수개 서로 병렬 접속되고, 상기 제6 스위치소자의 제어단자에 접속되는 주기 제어신호로써 상기 제6 스위치소자의 온-오프가 제어되고,
    상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  39. 두개의 신호를 입력으로 하여 이들의 위상차를 내분한 신호를 출력하는 제1 내지 제3 인터폴레이터를 구비하고,
    상기 제1 인터폴레이터에는 데이터신호가 공통 입력되어 상기 데이터신호를 지연하여 출력하고,
    상기 제2 인터폴레이터에는, 입력되는 클럭신호가 입력되어 클럭 펄스의 전련(리딩 에지)과 후련(트레일링 에지)의 타이밍차를 내분한 클럭신호를 출력하고,
    상기 제3 인터폴레이터는 상기 클럭신호의 클럭 펄스의 후련(트레일링 에지)과 다음 클럭 펄스의 후련(리딩 에지)의 타이밍차를 내분한 클럭신호를 출력하고,
    상기 제2, 제3 인터폴레이터의 출력을 다중화 하여 출력하는 다중화회로를 구비하고,
    상기 다중화회로로부터 출력되는 클럭신호가 상기 제1 인터폴레이터로부터 출력되는 데이터를 래치하기 위한 래치 타이밍클럭으로서 래치회로에 공급되는 것을 특징으로 하는 클럭 제어회로.
  40. 제 1항 내지 3항, 제25항 내지 29항중 어느 한 항에 기재된 클럭 제어회로를 구비한 것을 특징으로 하는 반도체집적회로장치.
  41. 복수의 매크로 블록을 구비한 반도체집적회로장치에 있어서,
    두개의 신호간의 위상차를 내분한 신호를 출력하는 회로를 복수 포함하고, 입력클럭을 체배하여 이루어지는 다상클럭을 생성하여 출력하는 체배용 인터폴레이터를 구비하고,
    상기 체배용 인터폴레이터로부터 출력되는 다상클럭을 입력으로 하여 그 중의 적어도 두개의 클럭을 출력하는 스위치와, 상기 스위치의 출력을 입력으로 하여 상기 출력의 위상을 내분한 신호를 출력하는 위상 조정용 인터폴레이터를, 매크로 블록에 각각 구비하고,
    상기 스위치에 있어서의 클럭의 전환 및 상기 위상 조정용 인터폴레이터의 내분비를 가변 제어하는 제어회로를 구비한 것을 특징으로 하는 반도체집적회로장치.
  42. 제 4항에 있어서,
    상기 타이밍차 분할회로가 제1, 제2 입력신호를 입력으로 하여 상기 제1 및 제2 입력신호의 소정의 논리연산 결과를 출력하는 논리회로와,
    제1 전원과 내부노드 사이에 접속되고 상기 논리회로의 출력신호를 게이트 입력으로 하는 N채널 MOS 트랜지스터와,
    상기 내부노드가 입력단에 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호의 반전신호를 게이트 입력으로 하여 정전류원으로 구동되는 P채널 MOS 트랜지스터와, 상기 제2 입력신호의 반전신호를 게이트 입력으로 하여 정전류원으로 구동되는 P채널 MOS 트랜지스터를 구비하고,
    또한 상기 내부노드와 접지 사이에는 직렬 접속된 스위치소자와 용량이 복수개 서로 병렬 접속되고, 상기 스위치소자의 제어단자에 공급되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  43. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하는 논리합회로와,
    전원과 내부노드 사이에 접속되고 상기 논리합회로의 출력신호를 게이트 입력으로 하는 N채널 MOS 트랜지스터와,
    상기 내부노드에 입력단이 접속되고 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는, 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호를 게이트 입력으로 하고 정전류원으로 구동되는 P채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    상기 내부노드와 접지 사이에, 상기 제2 입력신호를 게이트 입력으로 하여 정전류원으로 구동되는 P채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 접지 사이에는 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수개, 병렬 접속되고, 상기 스위치소자의 제어단자에 접속되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
  44. 제 1항 내지 3항중 어느 한 항에 있어서,
    상기 위상 조정용 인터폴레이터가 제1, 제2 입력신호를 입력으로 하는 부정논리곱회로와,
    전원과 내부노드 사이에 접속되고, 상기 부정논리곱회로의 출력신호를 게이트 입력으로 하는 N채널 MOS 트랜지스터와,
    상기 내부노드에 입력단이 접속되고, 상기 내부노드 전위와 임계값과의 대소관계가 반전된 경우에, 출력 논리치를 반전시키는 버퍼회로와,
    상기 내부노드와 접지 사이에 상기 제1 입력신호를 제1 반전회로에서 반전한 신호를 게이트 입력으로 하여 정전류원으로 구동되는 P채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬 회로가 복수개 병렬로 접속되고,
    상기 내부노드와 접지 사이에 상기 제2 입력신호를 제2 반전회로에서 반전한 신호를 게이트 입력으로 하여 정전류원으로 구동되는 P채널 MOS 트랜지스터와, 상기 제어회로로부터의 제어신호로 온-오프 제어되는 스위치소자로 이루어지는 직렬회로가, 복수개, 병렬로 접속되고,
    또한 상기 내부노드와 접지 사이에는 스위치소자와 용량으로 이루어지는 직렬 회로가, 복수개, 병렬 접속되고, 상기 스위치소자의 제어단자에 접속되는 주기 제어신호로써 상기 내부노드에 부가하는 용량이 결정되는 것을 특징으로 하는 클럭 제어회로.
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