TW556072B

TW556072B - Clock control circuit and clock control method

Info

Publication number: TW556072B
Application number: TW090104823A
Authority: TW
Inventors: Takanori Saeki
Original assignee: Nec Electronics Corp
Priority date: 2000-03-24
Filing date: 2001-03-02
Publication date: 2003-10-01
Also published as: KR100436604B1; KR20010090518A; JP2001273048A; US6380774B2; EP2221968A3; EP1139201A3; CN1279417C; EP2221970A2; EP2221969A3; EP2221968A2; US20010026179A1; CN1319788A; EP1139201A2; EP2221969A2; JP3495311B2; EP2221970A3

Description

5. 五、發明說明α) [發明所屬的技術領域] 用插補方j特別有關於具備了增倍 [習知技術] 最近，隨著可以在單一晶片上集成化之電路大、以及動作頻率之上升’在包括接受時仏而：之同步電路之半導體積體電路上，設置作部和晶片内部之時脈之相位、以 ^ 了控制S曰片外 T m M及頻率之時脈控舍丨雪？欠。此種時脈控制電路，根據習知方法，使用了 PLL(phase locked l〇op:相位同步迴路）電路或 DLL(delaye locked l00p:延遲同步迴路）載了系統LSI(亦稱作「svstem nn ci•丨· 叫社拾 ^ u System 〇n slllc〇n」）等的系統規模之，路在n曰片之半導體積體電路上，例如晶在晶片内之母個微區塊化卜^ block)上，來配置裝設相位以及頻率控制用之時脈控制電路，已成為必要。如此地，習知之時脈控制電路，除了使用pLL(相位同步迴路）電路或DLL(延遲同步迴路）電路之外，又知道有組合PLL、DLL、和插補器（内分電路）之電路。第25圖’係表示在文獻1(ISSCC 1 993 p.p 16〇一161 Mark Horowitz et al. /TLL design for 500MB/S interface”）上所記載之由pll和插補器組合而成之時脈控制電路之構造圖。參照第25圖，在PLL電路50中，輸出了和輸入時脈相位各自同步之多相時脈信號p〇〜pn，而多相

II 2083-3822-PF;Ahddub.ptd 第5頁 556072 五、發明說明（2) 時脈信號P0〜pn被輸入至開關（選擇器）2(^上，以開關2〇A 所選擇之相鄰二個信號（偶相位（even phase)和奇相位 (odd phase))，被輸入至插補器（phase interpolator )30A上。在插補器30A上，將此二個輸入信號之相位差内分後之輸出信號被輸出。而選擇輸入至插補器30A之信號對之開關20A，由供給選擇控制信號至偶相位 (even phase)選擇器、和相位選擇器之移位暫存器 (shift register)，和供給選擇控制信號至奇相位（〇dd phase)選擇器、和相位選擇器之移位暫存器來構成的。在上述文獻1所記載的構造中，插補器3〇A，由接受2 個輸入之差動電路而成的類此構造來構成的。控制電路 40A ’監視任一較早之輸入之相位，而具備了 ··輸出計數 “號至上/下計數器（Up-down counter)之FSM(有限狀態機器）電路；和轉換上/下計數器之輸出至類比信號之^轉換器（無圖示）。而由從DA轉換器，來供給對於偶數（even)/ 奇數（odd )相位之電流，至插補器3〇A上來構成的。Pll電路50，由相位比較電路、迴路濾波器（1〇〇p π丨ter)、輸入了迴路濾波器電壓以作為控制電壓之電壓控制振盪器、將電壓控制振盪器之輸出除頻而反饋輸入至相位比較電路之除頻器而成。第26圖，係表示在文獻2(ISSCC 1 997 p.p 332-333 S· Sidiropoulos and Mark Horoeitz et al·，1丨 A semi-digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operation

2083-3822-PF;Ahddub.p t d 第6頁 556072 五、發明說明（3) range") 上所記載之由DLL(延遲同步迴路）、和插補器組合而成之時脈控制電路之構成之一個例子之圖。參照第26圖，在 DLL電路60中，輸出了和輸入時脈相位同步之多相時脈信號P0〜Pn，而多相時脈信號P〇〜Pn被輸入至開關2〇B上，相鄰二信號被輸入至插補器3〇β上。相位被内分後之信號，而從輸出OUT來輸出將相位内分後之信號。控制電路4〇β，以輸出OUT、和基準時脈之相位差測出結果當基準，而可變地來控制插補器30B之内分比，同時地控制開關2〇B之切換。此插補器3 0 B，亦由類比電路來構成。第 27 圖，係表示文獻 3(ISSCC 1997 p.p

Alan Fiedler, "A 1. 0626Gb/S Tranceiver with 2x-〇versanpling and Transmit Signal Preemphasis") 上所記載之構造圖。其中具備了將時脈作為輸入之多相時脈相位調整用之電壓控制振盪器（VC〇)7〇、和控制電路 40C，而從VCO70之輸出，來輸出多相時脈Q〇〜Qn。 [發明所欲解決的課題] 但是，上述之習知之時脈控制電路，有下面所之問題點。在使用第25圖等所示的的pll電路之構造中，有謂，的在相位調整上須要較長時間，同時地存在著因斤部分之抖動（jitter)，以及因該抖動之時脈脫落時相位大大地移動，之問題點。而在第25圖以及第27圖等所

2083-3822-PF;Ahddub.ptd 第7頁 556072 五、發明說明（4) 示之構造中，因VC0之中心頻率變動等，產生了相位誤差。、如此地，在使用第26圖等所示的DLL電路之構i 有所謂的’在多相時脈之最終相位之信號上，^ ’ 大之情況，除此之外亦存在著迴路抖動，之問題。移動如第13⑻圖所示地，在DLL等，輸人時脈，t，故時脈週期τ-dt)，在輸出時脈（第13圖之化H ===時脈上出現（4增倍時脈之第4發送 ^^ 為T/4-dt)，因此加大了抖動之影響。 π』成因而，本發明為有鑑於上述問^而發明 ΐ反；；：除在使視時所產生之中心頻率變動以及電路^方ί抖動’而特殊地來減低相位誤差之時脈控制電路以及方法、和半導體積體電路裝置。徑制時脈ίΠΞίΪΠ在於，提供可以即時地產生多相之徵、有利點，二；；實=外的本發明之目的、特由以下之貫轭例來使本業者馬上明瞭。 [用以解決課題的手段] 信號間之相：差：，f發明’包括·包括複數輸出將2個輸出由上述輪入輸入了輸入時脈而倍用插補器· θ倍而成之相位不同之複數時脈的增入，而切換輪出其=倍用插補器之複數時脈輸出當作輪作輸入，而輪的開關；將上述開關之2個輪出當輸出將XI些相位差内分後之信號之相位調整用 2083-3822-PF;Ahddub.

Ptd 第8頁 556072 五、發明說明（5) 插補器；以及可變地控制上述 ^ " 調整用插補器之内分比之控制電路。刀換、以及上述相位本發明包括：包括複數輪出分後的信號之電路，而產生由轸^號間之相位差内脈而輸出的增倍用插補器；將^十、R增倍而成之多相時之多相時脈當作輸入，而輸出二增倍用插補器所輸出關之2個輸出當作輸入，而輸出、的開關，·將上述開之#號之相位調整用插補器；=輸出之相位内分後換、以及上述相位調整用插補器^二制上述開關之切本發明之時脈控制方法，萨 =比之控制電路。由輸入時脈增倍而成的多相時J :倍用插補器，產生抖動，而以開關選擇從上述增仵減低增倍時脈平均之相時脈，來供給至相位調整用^ 補器所輸出之2個多脈、和上述相位調整用插補器之輸出日二f以既定之基準時當基準，來可變地控制上述相m::位比較結果门登用插補器之内分比。 [發明的實施例] 關於本發明之實施例，作說路’在其較佳之-個實施例中，纟日^發明之時脈控制電複數輸出將此2個信號間之相位差内、八^，包括：包括而產生輸出由上述輸入時脈（1)二^的，號之電路， (P0〜Pn)的增倍用插補器（1〇) ; 相時脈輸出之多相時脈（P0~Pn)當 θ倍用插補益（10)所號之開關（20);將開關（2〇)之/ ’而H這相鄰2個信 U哥出當作輸入，而從輪 2083-3822-PF;Ahddub.ptd 556072

發明說明（6) 相位調(整用ΊΊ:些2個輸入之相位差内分後之信號之可變地控之切:稱*「:，用插補器」）；以及控制電路（4〇)。換、以及插補器（3G)之内分比之本發明之時脈控制電路，從增倍用插補器所輸出夕夕士 $ 了由使用複數插補器，而時脈之構造來作為!時脈（po〜pn) ’來輪出多相圖，七以· 土為别種實施例。更詳細地，可參照第2 的辦ί用插1人時脈增倍而成之多相時脈（P0〜Pn) “作輸入=;將從增倍用插補器(10)之多相時脈開關輸出延2個信號之組合的開關（20，）；將 : = :之2個輸出各自當作輸入，而輸出 (相位㈣用)之插補立器(3内。分：f信號(Q"n)之微調用 (2〇，）之切換、以^ ° Gn);以及可變地控制開關比之控制電路uj位調❹之插補器（30°，）之内分器包Ϊ本ί二之：個實施例中，參照第4圖，增倍用插補 (2) .、ρ“ ：入時脈除頻，而產生多相時脈之除頻器頻器ϋί 入時脈之週期之週期測知電路（6);以及將除多相時=輸出#作輸人’而產生上述時脈增倍後之、 ^差=電：(出4,2個輸入之時序差分割之信號之= 中夕舌二!，（）；以及將此2個時序差分割電路之輪路m!化電路⑽。而上述複數時序差分割電’ 輸入了同一相位時脈之時序差分割電路、以及

2083-3822-PF;Ahddub.ptd 第10頁 556072 五、發明說明（7) 輸入了相位相鄰2個時脈之時序差分割電路。、在本發明之一個實施例中，參照第6圖，上述多相時脈增倍電路，包括輸入了n相位之時脈（第丨至第η時脈），而輸出將此2個輸入之時序差分割後之信號之2η個時序差分割電路；第21-1(1< = ι< = η)之時序差分割電路（4&1、 4a3、4a5、4a7)，輸入了第I個之同一時脈，當作上述2個輸入；第2I(l〈=i< = n)之時序差分割電路（4a2、4以、 4a6 )，·以第i個之時脈、和第（i +1 m〇(j n)個（i + 1 mod n為I + i除以n之餘數）之時脈當作輸入；並包括將第J個（l< = J< = 2n)之時序差分割電路之輸出、和第（j + 2 mod η)個（J + 2 mod n為；+ 2除以n之餘數）之時序差分割電路之輸出當輸入之2n個脈衝寬度修正電路 (4cl 4c8)，以及將第κ個（ι< = κ< = η)之脈衝寬度修正電路之輸出和第（Κ + η)個脈衝寬度修正電路之輸出當輸入之[1個多重化電路（4bl〜4b4)。在本發明之一個實施例中，參照第8圖，時序差分割電路，包括將第1、第2之輸入信號當輸入之邏輯反或 (N0R)電路（14)，以及將上述邏輯反或電路之輸出（内部節點）反相輸出之反相器（1 5 )。而由，串列連接在上述内部節點和接地間之開關元件和電容，以複數條互相地被並列連接’而從週期測知電路（6)所輸出之週期控制信號（7)，被連接至上述開關元件之控制端子上，並根據週期控制信號（7)之邏輯值，來決定附加在上述内部節點之電容量，來構成的。

2083-3822-PF;Ahddub.ptd 第11頁 556072 、發明說明（8) 在本發明之一個實施例中，參照第i 〇圖，時序差分割電路’包括：將第1、第2之輸入信號當輸入之邏輯電路；被連接第1電源、和内部節點（N丨）之間，而由將上述邏輯電路之輸出信號當作輸入之第1導電型之電晶體而成的第J 開關元件（MP 0 1 );輸入端被連接至上述内部節點上，在上述内部節點之電位和臨界（thresh〇ld)電壓值之大小關係反相的情況下，使輸出邏輯值反相之緩衝器電路 NV0 3 );被連接至内部節點和第2電源之間，以第1定電流源來驅動’而由根據第1輸入信號（I N1 )來控制開•關 (0N · OFF)之第2導電型之電晶體而成的第2開關元件 (MN^2);被配置在内部節點和上述第2電源之間，以第2定電流源來驅動’而由根據第2輸入信號（IN2)來控制開•關 (0N · OFF)之第2導電型之電晶體而成的第3開關元件 (MN0 1)。又在上述内部節點和上述第2電源之間，被串列排列之開關元件和電容，以複數條來互相地並列連接（開關元件MN11〜MN15，電容CAPn~CApi5)，並根據被供給至開關7G件之控制端子的週期控制信號，來決定附加在内部節點之電容量。

在本發明之一個實施例中，參照第丨〇圖和第丨2圖，相位調整用之插補器（30)包括：以第j、第2之輸入信號當輸邏輯電路（OROl、NAND〇1);被連接至第i電源、和内部節點（N31)之間，而輸入上述邏輯電路之輸出信號至控制端子之第1開關元件（MP〇 1);輸入端被連接至上述内部節點’而在上述内部節點之電位和臨界電壓值之大小關係

2083-3822-PF;Ahddub.ptd 第12頁 556072 五、發明說明（9) --- 反相的情況下’使輸出邏輯值反相之正相或反相型緩衝器電路（B U F、I N V 0 3 );在上述内部節點和第2電源之間，由° 以上述第1輸入信號來控制開•關（0N · 0FF)，而以定電流源來驅動之第2開關元件、和以來自上述控制電路之押制信號來控制開•關（ON .OFF)之第3開關元件而成的^列電路，複數個地被並列連接（MN22和MN21、MN24和MN23、 MN2 6和MN25);在上述内部節點害和第2電源之間，由以上述第2輸入信號來控制開•關（0N .0^)，而以電流源來驅動之第4開關元件、和以來自控制電路之控制信號來控制開•關（0N · OFF)之第5開關元件而成的串列電路，^數個地被並列連接（MN28和MN27、MN30和MN29、MN32和 MN31);又在上述内部節點和第2電源之間，由第6開關元件和電容而成的串列電路，以複數個來互相地被並列連接 (第6開關元件群〇11〜MN1 5，電容群CAP1卜CAP15)。並根據被連接至第6開關元件之控制端子的週期控制信號，藉由將第6開關兀件開•關，來決定附加在内部節點之電容量0 在相位调整用之插補器（3 0 )，亦可為，由上述第2開關兀件、第3開關元件、第4開關元件、以及第5開關元件中之任何之既定個數（N個）而成，並藉由供給至上述第3開關元件群之控制信號，來開啟κ(κ為〇〜N)個之上述第3開關元件，藉由供給至上述第5開關元件群之控制信號，來開啟^個之上述第5開關元件，而上述第1輸入信號和第2輸入^號之時序差T，以上述時序差之N分之1為單位，輸出

2083-3822-PF;Ahddub.ptd 第13頁 556072 五、發明說明（10) 對應至以上述κ當基準之内分後之相位的信號，而以改變κ之值，而可以改變内分比，的構造。 9可在本發明之一個實施例中，開關（20)，由旋轉 (rotary switch)而成，將從上述增倍用插補器* 相之時脈當作輸入，以來自上述控制電路之切換控制出作^ 當基準，而在供給第I個時脈至上述插補器之給相鄰之第1 + 1個時脈至第2輸入上的情況下’按照出，相位延遲或超前之狀況，而切換信號之時，切換控制述插補器之第1輸入成為第1+2個而第2輸入照舊地工 (+但舊地成為第1個’第2輸入成為卜1個定）。 ’取卜η之值’而以除以η之餘數來決第13圖係表示比較使用有關於本發之情況，和使祖等之情況的抖動之效果之0說倍用插補： :插=器來產生增倍時脈之情況下，如第13U)圖所；使也，輸入時脈之抖動，在輸出增倍時脈之全而出現：例如因輸入時脈之抖_，而時=化 T-dt之時，例如4增倍輸出時脈之時，在各個動為期上，被平均化而出現抖動“/4 °夺脈週此’如習知技術地使用DLL之情況對於相位上，出現著成恤份之抖V；增倍時脈之最後如此地，根據本發明，藉由使用拗動之平均化，來大幅地縮減增倍時脈二;之抖動：：：抖

556072 五、發明說明（π) 地，可以均一地維持多相時脈接著，本發明，在其他，位差。 2 0圖，包括：從輸入時脈，來中，參照第1 5圖至第產生增倍而成的多相時脈來輸出多相時脈而輸出，或是之多相增倍電路（110);將從^之形成多相時脈產生電路之多相時脈當輸入，而選擇輪夕才目增倍電路（110)所輸出的複數開關（120、121) ·脾L成對組合之2個時脈輸出出對各自當作輸入，而各開關所輸出之時脈輸分後之信號之相位調整用之插=脈1出對之相位内地控制在上述各開關之時脈輪出刀換，、、31);以及可變調整用之插補器之内分比之控 ^，以及上述各相位數器Π0、171，或是第18 ^ =紐第15圖之計 192)。從1個上述插補十數益170和解碼器191、整成和上述輸入時脈間之既定之所相\出差'^脈’被相位調 ⑴，被相位調整成有既Λ ^之時脈，對於輸入時脈冬發明的貫施例中，從其他之插補固在脈，對於輸入時脈⑴，被相位調整成有既定之：位之時二的=器(132)所輸出之時脈，對？ ’又 (1川所輸出之時脈，被相位調整成有既定之相：插❹ 實施例昭圖：於i述本發明之實施例’應更詳細地說明之，而參 …、對於本發明之實施例作說明。本發明之基本構第15頁 2083-3822-PF;Ahddub.ptd 556072 五、發明說明（12) — 造’在以上述習知之技術來說明之時脈控制電路中，以 PL L電路、或DL L電路來構成增倍用之插補器。第1圖，係表示本發明之一個實施例之構造圖。參照 Γ之圖插補本二明之一個實施例中’以旋轉開關2°、和微調、動之時脈，調整為任意相位。鴻羊變 1轉開關20 ’和第25圖上所示的構造相同脈P0〜Pn中，互相鄰接之卉相相時供仏至奸福接之奇相位彳§唬和奇相位信號成對，八、’口至插補益3 0。插補器3 〇以從控制信號當基準，輪出脎9如於制電路40所輸出的控制相位之信ί。輸入之相位差（時序差）内分後的控制電路4〇，接受來自比補器30之輸出時脈之相伤& 4較…、圖不之基準時脈、和插 ^ ^ ^ 于脈之相位的相位比較電路的給ψ # % ^ 該按照對於插補器3〇之輸，电路的輸幻吕號，應情形，來補償相位之2/1//時脈之相位之超前/落後 3〇之時序差分割值（内為了使在插補器控制電路40，在測屮奸=控制# 5虎C。限或下限的狀態下，此外 L益30之内分比之設定達到上出基準時脈之相位之超必要調整對於插補器30之輸前或落後，來對旋轉門後之情況下，按照相位之超旋轉開關20，接受選^控作J出選擇控制信號S，而在 3 〇之時脈對之組合。 ° ; S ’來切換輸出至插補器例如’因為插補器3〇之差，而在插補器3〇之輸出時’出時脈和基準時脈之相位 ___ 、&之相位有必要在往前的情況 2083-3822-PF;Ahddub.p t d 556072 五、發明說明（13) 二控制電路40之選擇控制信號s ,而旋轉門關信號（成為信號超前一個（超前）之相位運算值）、和原本的相Hn_1)、…’而成為—n之分，來切換時脈浐出5號之間的相位差（時序差）内有必要使插補』=供給至插補器3〇。另-方面，在自控制電路40:"心的相位再延遲的情況下’接受來的相位信號延；而旋轉開關2〇 ’將比現在選擇 Pnm=P1)、.遲而W目位信號（成為Ρη+^ΡΟ)、信號之間的相位差 n t運算值）和原*的相位

行供給至插補器3=序制差)内分，來切換時脈輸出，而執括：以來自控制=。相位械數目為2m)。則旋轉開關2〇包 -個之第2選擇\ ί偶相位時脈P1、P3、P5、P2…的相位差内八夕/、、>照後面敘述之第3圖）。而被供給至將刀蚕補器3 0之奇相位、偶相位之時脈輸出斟夕組合，成為⑽、P1)、(p2、pl)、(p2、p3)、...= :k 互相鄰接之時脈對地’來讓控制電路40執行時脈輪出位 Γ盖：；Γ路40…實現所要的功能，則能夠構造來實現。 1ir意、的 1個例子，具備了將來自比較插補器30之輸出和日，氏之相位之無圖示之相位比較器之UP/D0WN，來作$輸

556072 發明說明（14) 補器=數器，计數器之既定之低位位元輸出，作為控制插補器^之内分比的控制信號c而被輸出。在設定成超過插器之既ί内ί比之上限、或未達下限的情況下，從將計數 i之尚位位兀輸出、或計數器之輸出解碼之解碼 » ^制信號被輸出至旋轉開關2〇之 20切換所選擇輸出之時脈。疋轉開關細地ΐί明對if:於Λ發明之增倍用插補器之構造，詳用插補器1〇之本發明之一個實施例之增倍

而除ίίΓ/ ’增倍用插補器10包括：將時脈1當輸入，除頻器2;將除頻器2之輸出當輸和計數器而成a ^ 7 f以及由固定段數之環狀振盪器 I I裔而成，而計數時脈1 盪次數而測出時脈〗夕、魚°中之環狀振盪器之振倍電路5，包括、.皆個卜的週期測知電路6。多相時脈增割）後之出上個輸入之時序差(相位差）内分（分分割電路之輸出多重化之福^電舌路粍；以及將2個時序差化電路4b，多相# pn p 夕重化電路4b。從複數多重夕相時脈P0〜pn被輸出。複數時序差分割電路4a，輸入之時序差分割電路，和將;^將同一相位之時脈當作序差分割電路1期測知電：6相鄰:中2個時脈當輸入之時多相時脈增倍電路5内的時序差八控制信號7，來調整量，而控制時脈週期。刀電路4a之負載電容作為本發明之一實施例，弟*3圖，係表示產生4相時脈

五、發明說明器之構造之具體例之圓。如第5圖所示地， 1/4除頻器\ ]入時脈1作1/4除頻，而輸出4相時脈W〜Q4之及Λ別,η段縱向連接之4相時脈增倍電路5Ηη，·以增倍之4相\電路6。從最後段的4相時脈增倍電路5η，被2η 而，4相時：脈_’4(對應至第1圖之Ρ0〜Ρ3)被輸出。然而4相時脈增倍電路之段數„為任意值。頻器2，將輸入時脈1/4除頻’產生“目時雜、 2 、Q4，而以4相時脈增倍電路51產出將此時脈Qi、 HQ4增倍後之4相時脈QU、㈣、㈣㈣，同樣也，=4相時脈增倍電路5〇，來獲得〜增倍之4相時脈 )nl、Qn2、Qn3、Qn4。 3測知電路6，ώ固定段數之環狀振μ、和計數成的，在時脈1之週期中，來計數環狀振盪器之振祕：帝：而按照計數值來輸出控制信號7，來調整4相時脈曰。—路内5的負載。藉由此週期測知電路6，時脈週動作Ι&圍’裝置（device)之特性偏差被解除。第6(a)圖係表示在第5圖所示的4相時脈增倍電路已的構造之一個例子之圖。然而，第5圖所示的4相時脈增倍電路51〜5η，皆為相同的構造。參照第6(a)圖，此4相時^增倍電路5 ’由8組之時序差分割電路4ai〜4ag、8個脈衝修正電路4c卜4c8、和4組多重化電路4b卜4b4來構成的。第/ 6(b)圖係表示脈衝修正電路桄之構造圖，由以反相器丨了將第2輸入反相後的信號、和以第1輸入當作輸入iNAND電路 16而成。第6(c)圖係表示多重化電路4b之構造圖，由2個

2083-3822-PF;Ahddub.ptd 第19頁 556072 五、發明說明（16) 輸入之NAND電路is而成。第7圖係，表示在第6圖所示的4相時脈增倍電路5 序動作之信號波形圖。時脈T21之往上升，以之時 Q(n-l)l之往上升開始，時序差分割電路4al内部延遲的延遲來決定。以下同樣地，時脈T23、T25、了27之^度升，各自地以由時脈Q(n_1)2、Q(n_1)3、〇(11_1)4之升開始，對應之時序差分割電路4a3、4a5、4a?各内遲程度的延遲來決定。時脈T22之往上升，以由在時脈之往上升和時脈Q(n_1)2之往上升之時序的時为割電路4a2上的時序分割和内部延遲程度的延遲〇V二脈T24之往上升，以在時脈Q(n-i)2之往上升和時脈 L在上升之對應時序的時序差分割電路4a4上的時和Λ部延遲程度的延遲來決定°以下同樣地，時】 iVV/升，以在時脈Q(n_1)3之往上升和時脈Q(n-1)4 =主上升之時序㈣序差分㈣路4a6上的時序。延遲程度的延遲來決定。時細之往上升 Q η-υ4之往上升之時序的時序差分割電路4a7上 ^ 割和内部延遲程度的延遲來決定。時脈T28之往上升夺序以刀 = ,”4之往上升和時脈，]”之往上升之時序的寺f差为電路4 a 8上的時序分割_内部延遲程度的延遲來決定。時脈Τ21和時脈Τ23 ’被輸入至脈衝修正電路 4cl，而在脈衝修正電路4el，輸出具有以時脈 :下降緣、以時脈T23來決定之上升緣之脈衝p2i。來、: 的順序，脈衝P22〜P28被產生，而時脈P2卜P28，成為!^ 麵第20頁 2〇83-3822-PF;Ahddub.ptd 556072 五、發明說明（17) 一個地相位被移開45度之工作週期（duty)25%的8相的脈衝群。此時脈P 2 1和相位被移開1 8 〇度之時脈p 2 5，以多重化電路4bl被多重化反相，而當成工作週期25%之時脈Qni被輸出。同樣地，時脈Qn2〜Qn4被產生。時脈Qni〜Qn4，成為一個一個地相位被移開90度之工作週期50%的4相的脈衝群，而時脈QrU〜Qn4之週期，在從時脈Q(n—丨^卜Q(n—i)4 來產生Qn卜Qn4的過程，頻率被增倍成2倍。第8(a)圖、以及第8(b)圖，係各自表示在第7圖所示的時序差分割電路4a 1、4a2之構造的一個例子之圖。這些電路互相為相同的構造，此2個電路之輸入，是不同的，一個為同一個信號，另一個為鄰接之2個信號。也就是說’除了在時序差分割電路4a 1，同一輸入wn — ui被輸入至2個輸入之NOR14上，而在時序差分割電路432，Q(n—ι)ι 和Q(n-1)2被輸入至2個輸入之NOR14上之外，時序差分割電路為相同的構造。2個輸入之nor 1 4，如眾所周知地，被串列地連接在電源VDD和輸出端之間，而由各自輸入了輸入信號INI、IN2至閘極（gate)之2個p通道M〇s電晶體，和並被並列地連接在輸出端和地（gr〇und)之間，而各自輸入了輸入信號INI、IN2至閘極（gate)之2個N通道M0S電晶體而成。

為2個輸入N0R14之輸出節點的内部節點N51 (N61 )，被連接至反相器1 5之輸入端。在内部節點和地之間，串列連接N通道M0S電晶體MN51和電容CAP5 1之電路、串列連接N通道M0S電晶體MN52和電容CAP52之電路、串列連接N通道M0S

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第21頁 556072 五、發明說明（18) 電晶體MN53和電容CAP53之電路，並列地連接。在各n M0S電晶體MN51、MN52、MN53之閘極上，各自地被連至來自週期測知電路6的控制信號7 ,來控制⑽· 〇FF。道M0S電晶體MN51、MN52 、MN53之閘極寬度和電容旦< 藉由以週期測知電路6所輸出的控制信號7當基準，來8階段字地調整被連接至共通節點之負載，而設定時脈週期6。第9圖，係為了說明在第§圖所示的時序差分割電路 4al、4a2之動作的時序圖。關於時序差分割電路4al，因時脈u之上升緣，節點N51之電荷，透過N0R14iN通道M〇s電晶體被拉引”，而在節點N51之電位到達反相器15之臨界值時，反相器15之輸出時脈T21往上升。將必須被拉引到達反相器15之臨界值時為止之某節點N51之電荷當作CV(C為電容值，v為電壓），而在N0R14之N通道M0S電晶體之放電電流當作！，則造成從時脈Q(n-l)l往上升開始，以電流值21來將cv之電荷量放電，其結果，時間CV/2I，表示從時脈Wn—Di之往上升開始，到時脈T 2 1之往上升為止的時序差（傳播延遲時間）。時脈Q(n-l)l為Low準位之時，2個輸入之N〇RH輸出側節點N51被充電至High，而反相器15之輸出時脈T21成為 Low準位。關於時序差分割電路4a2，在時脈之上升緣開始而在時間tCKnCtCKn =時脈週期）後的期間，節點N61之電荷被移除到N0R14，而在時間代“後，時脈以^丨）2之

556072 五、發明說明（19) 上升緣開始，節點N61之電位到達反相器15之臨界值時，時脈T22之脈衝緣往上升。將Ν6ι之電荷當作cv，2個輸入 N0R之NM0S電晶體之放電電流當作I，則從時脈Q(n—1) 1之往上升開始，以tCKn期間之I電流值來將Cv之電荷量放電’而以電流2 I來移除剩餘之期間，結果，時間為 tCKn + (CV - tCKn · I) / 21 =CV / 21 + tCKn/2 ···· (1) 表示從時脈Q (η - 1 ) 1之上升緣開始之時脈τ 2 2之上升緣的時序差。

也就是說，時脈Τ22和時脈Τ21之往上升的時序差，成為tCKn/2 〇時脈Q(n-1) 1和Q(n-1 )2同時地成為Low準位，2個輸入之N0R14輸出側節點N61，在透過N0R14之PM0S電晶體，而從電源被充電至H i gh準位之時，時脈T2 2往上升。關於時脈T22〜T28亦同樣地，時脈T21〜T28之往上升的時序差各自成為tCKn/2。脈衝修正電路4c卜4c8，產生每個相位被移開了 45度之工作週期25%的8相之脈衝群P21〜P2 8。多重化電路4b 1〜4b4，產生每個相位被移開了 9〇度之工作週期50%的4相之脈衝群Qnl〜Qn4。然而，時序差分割電路4a，亦可為在第1 〇圖所示的構造。參照第1 0圖，此時序差分割電路包括：被連接在電源和内部節點N1之間，而把將第1、第2輸入信號INI、IN2當成輸入之邏輯反和電路NAND01之輸出信號作為閘極輸入的

2083-3822-PF;Ahddub.ptd 第23頁 556072 五、發明說明（20) P通道MOS電晶體ΜΡ01 ;將内部節點N1之電位反相輸出之反相器I N V 0 3 ;以及漏極被連接至内部節點n 1，以反相器 INV01、INV02將第1輸入信號IN1、第2輸入信號IN2反相後之信號當作閘極輸入，而源極被連接至定電流源丨〇之忖通道MOS電晶體MN01、MN02。由N通道M0S電晶體而成的開關元件MN11〜MN15 ’和電容CAP11〜CAP15被連接在内部節點N1 和接地之間；從週期測知電路6所輸出的控制信號7 ,被連接至由N通道M0S電晶體而成的開關元件關11〜MN15之控制端子（閘極端子），而來決定附加在内部節點N丨之電容值。在第1、第2輸入信號INI、IN2為High準位之時，P通道M0S 電晶體MP0 1開啟（導通），而内部節點N丨被充電，反相器 INV03之輸出成為Low準位。第1、第2輸入信號ini、IN2之一方或雙方為Low準位之時，p通道M0S電晶體Mp〇1關閉，而N通道M0S電晶體MN01、和MN02之一方或雙方開啟，内部節點N1被放電，而在下降至反相器INV〇3之臨界值以下之時，反相器INV03之輸出往上升成為High準位。連接將輸入INI、IN2當成輸入之2個CMOS反相器之輸出端來構成的時序差分割電路之情況下，在2個輸入之一方為High而另一方為l〇w之時，流通著穿透電流。相對於此’在第1 0圖所示的構造之時序差分割電路中，穿透電流被減低。接著，關於相位調整用的插補器30，作說明。如之前所述地，藉由從具備了測出插補器3〇之輸出、和既定的基準時脈（例如使用第1圖之輸入時脈）的相位差，按照相位

2083·3822-PF;Ahddub·p t d 第24頁 556072 五、發明說明（21) 之落後以及超前，而輪入念抑 D0顥传號之i日办L ± 以/慮波盗來平滑化輸出UP · 叫閜L唬之相位比較電路之下數（count down)之計數器，=另^上數（，01^叩）以及解碼器而構成的控制電路4〇，I妖计數器輸出作解碼之設定在插補器3〇之^^割==的控制信號C’以你丨早f I!圖：係表示相位調整用的插補器3 〇之構造之-個源極“桩#照第11圖’此相位調整用的插補器3〇包括： '第1 於至電源’漏極被連接至内部節點州，而把將第1、第2輸入信號IN1、IN2當成輸入之邏輯反和電路 NAND01 =輸出、號作為閘極輸入的p通道電晶體μη ; f内部節點電位和臨界值電壓之大小關係變化時，使輸出信號之邏輯值切換（switching)之緩衝器電路MF(反相電路或正相電路）；漏極被共通連接至内部節點N3i，而由來自控制電路40的控制信號c來控制⑽· 〇FF之N通道M〇s電晶體（開關元件）MN21、MN23、MN25 ;漏極被各自連接至!^通道M0S電晶體MN21、MN23、MN25之源極，而源極被各自連接至電流源I 0，而輸入了以反相器I Nv 〇 1將第1輸入信號 ΙΝ1反相的信號至閘極的ν通道M0S電晶體ΜΝ22、ΜΝ24、 ΜΝ26 ;漏極被共通連接至内部節點N31，而由來自控制電路40的控制信號C來控制ON .OFF之N通道M0S電晶體（開關） MN2 7、MN2 9、MN31 ;以及漏極被各自連接至n通道m〇S電晶體（開關）MN27、MN29、MN3之源極，而源極被各自連接至定電流源10，而輸入了以反相器將INV02第2輸入信號IN2 反相的Isi虎至閘極的N通道M0S電晶體MN28、MN30、MN32。 2083-3822-PF;Ahddub.ptd 第25頁 556072 五、發明說明（22) 由N通道M0S電晶體而成的開關元件、和電容器而成的串列電路（開關元件MN卜MN15、電容CAPU〜15)，又被複數並列連接在内部節點與接地之間，而根據連接至開關元件 MN卜MN15之控制端子之週期控制信號7，來決定附加在内部節點上的電容量。電容CAPU〜15，其電容量為c、2C、 4C、8C、1 6C，而開關元件MN1〜MN1 5之週期控制信號7使用增倍用插補器1 0之週期測知電路6之控制信號7。然而，當然亦可將配置改換為將N通道M0S電晶體MN22、MN24、MN26 、MN28、MN30、MN32之漏極共通連接至内部節點mi，源極連接至N通道M0S電晶體〇21、MN23、MN25 、MN27、 MN29、MN31 之漏極，N 通道 M0S 電晶體 MN21、MN23、MN25 、MN2 7、MN2 9、MN31之源極連接至定電流源1〇。此插補器 30，輸出對應將此2個之輸入信號Ifn和IN2之下降緣的時序差（相位差）内分後的相位之往下降信號。更詳細地’在和插補器3 〇之2個輸入同時地輸入了信號IN1之情況下，至從緩衝器MF所輸出之信號往下降為止的延遲時間為T1，而在和插補器3 〇之2個輸入同時地輸入 I信號IN2 (從信號I n 1延遲了時間τ )之情況下，至從緩衝器BUF所輸出之信號往下降為止的延遲時間為T2之時，在將2j固輸入信號1N1、ΙΝ2輸入至插補器30的情況下，由緩衝器BUF所輸出之信號往下降為止的延遲時間T3，被設定為Π和T2之間的值（ = (1—χ) ·τι+χ ·Τ2 ;内分比X、〇<-χ< — ^。然而，亦可根據應用，而為反相型之緩衝器 (反相器）來代替正相型之緩衝器BUF的構造，以代替正相

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型緩衝器BUF。而亦可為將PM〇s、NM〇s改換的構造。， >。在本發明之一個實施例，根據來自控制電路4〇的控信號c，而藉由可變地控制插補器3〇之開關元件、二 ΜΝ23、025、ΜΝ27、ΜΝ29、ΜΝ31中開啟之開關數目，來可變地控制2個輸入信號丨N i和丨Ν2之時序差的内分比。也就是况’在輸入信號ΙΝ1由High準位遷移至L〇w準位時，能夠以開關元件MN21、MN23、MN25中開啟之開關數目，來可變地控制將存積在内部節點N 3 i之電荷放電的電流值。在輸入信號IN2由High準位遷移至L〇w準位時，能夠以開關元件 MN27、MN29、MN31中開啟之開關數目，來可變地控制將存積在内部節點N31之電荷放電的電流值，藉此、來可變地 % 控制輸入信號I N1和I N 2之時序差的内分比。根據控制信號C的值，而開關元件〇21、MN23、 MN25、MN27、MN29、MN31全部開啟時，内部節點N31之電荷之放電上所須要的時間成為最短（輸入信號Ifn為L〇w 時，以電流31〇來放電，輸入信號1^^1、1心為1^〇%^時，以電流6 Ιο來放電），且緩衝器BUF之輸出時脈的延遲時間亦成為最短（内分比最小）；而開關元件·21、MN23、MN25中之一個開啟時，並且開關元件ΜΝ27、ΜΝ29、ΜΝ31中之一個開啟時，内部節點Ν 3 1之電荷之放電上所須要的時間成為最鲁長（内分比最大）（輸入信號ΙΝ1為Low時，以電流1〇來放電，而輸入信號INI、IN2為Low時，以電流21〇來放電），、且緩衝器BUF之輸出時脈的延遲時間亦成為最長。此情況、下’根據控制信號C的組合，在時序差的内分比之方法、

2083-3822-PF;Ahddub.ptd 第27頁 556072 五、發明說明（24) 上’至少存在有6種組合。藉著增加開關元件MN21、MN23、MN25、MN27、MN29、 MN31之數目，能夠更精細地來設定輸入信號ΙΝι和IN2之時序差（相位差）的内分比值。也就是說、開關元件關21、 MN23、MN25、MN27、MN29、MN31之數目為任意的數目。當然亦可以改變N通道M0S電晶體MN22、MN24、MN26之閘極寬度（或閘極長度（W)/閘極寬度（L)比）、以及N通道M0S電晶體MN2 8、MN3 0、MN32之閘極寬度，來使定電流源各自地為可變。然而，在插補器3 0，時序差的内分之控制，除了上述方法之外，亦可使用任意的方法。參照第11圖，關於插補器30之時序差的内分動作的一個例子，來更詳細地說明。以下，在第丨丨圖，設置了丨6個將輸入信號I N1之反相信號，共通地當作閘極輸入，而被並列連接的N通道MOS電晶體MN22、關24、MN26(N通道M0S 電晶體MN22、MN24、MN26亦16個），16個將輸入信號IN2之反相彳s號’共通地當作閘極輸入，而被並列連接的N通道 MOS 電晶體MN28、MN30、MN32(N 通道M0S 電晶體MN27、 MN29、MN31 亦 16 個）〇另一個例子為，在N通道MOS電晶體MN21、MN27之閘極上，互補的控制信號被輸入（被輸入至N通道m〇s電晶體 MN27上之控制信號，為將輸入至N通道M0S電晶體MN23、 MN29之閘極上之控制信號反相之信號）；在n通道M〇s電晶體MN23、MN29之閘極上，互補的控制信號被輸入；在n通道M0S電晶體MN25、MN31之閘極上，互補的控制信號被輸

第28頁 556072 五、發明說明（25) 入0

以輸入信號IN1，16個並列之n通道M0S電晶體中之 N (而N為0〜1 6、N = 0為無任何開啟之情況）個開啟，而在時間T後’藉由輸入#说IN2 ’（16-N)個並列之n通道電，曰曰體中之N個開啟’而全部地對於n + (16-N) = 16個之N通道 M0S電晶體為開啟之情況時之時序差之内分動作，作說明。 W 流至並列之1個N通道M0S電晶體之電流為丨（定電流源 10之電流值），緩衝器BUF之輸出反相之電壓臨界值為v，則至電壓臨界值V的電荷變動量為cv。在此，輸入信號I N1、 IN 2同時地成為η i gh準位， NAND01之輸出成為Low，而内部節點N31，透過p通道電 •晶體MP01，形成從電源側被充電的狀態（緩衝器Βϋρ之輸出為High準位）。從此狀態，來對於输入信號IN1、 IN2往下降至Low準位之情況，作說明。、、首先，在N = 16之時，藉由輸入信號IN1，16個並列通道M0S電晶體中之16個開啟，而在時間τ後，藉由輸入信號ΙΝ2，16個並列之Ν通道M0S電晶體中之任一個皆關閉。 ((16-Ν) = 0)。因而，在ν=16之時，定電流源之電流為j，在輸入信號ΙΝ1變成Low準位之後，到緩衝器BUF之輸出反相為止的時間τ ( 1 6 ) 為 T(16) = CV / (16 · I) ……（2) Ν = η(η<16)之時（Ν以控制信號C被設定），輸入信號 ΙΝ1變成Low準位之後而在時間τ (而τ為輸入信號ινι和ιν2

2083-3822-PF;Ahddub.p t d 第29頁 556072 五、發明說明（26) 之下降緣之時序差）之期間，輸入了輸入信號IN1之反相信號至閘極的η個N通道M0S電晶體開啟，而η · I · T之電荷被放電，接著藉由輸入信號ΙΝ2變成Low準位，輸入了輸入信號IN2之反相信號至閘極的16-n個N通道M0S電晶體開啟，而全部地1 6個N通道M0S電晶體開啟，在殘存在内部節點N 3 1的電荷（C V - η · I · T )，以（1 6 · I)來放電的時間點上 (時間Τ ) ’緩衝器BUF之輸出反相（從H i gh準位變成Low準位）。時間Τ’ ，成為（CV-η · I · T) · (16 · I)。

因而’在輸入h说ΙΝ1變成Low準位之後，到緩衝器 BUF之輸出反相為止的時間τ(η)為 T(n) = (CV-η · I · Τ) / (16 · I ) + τ cy / (16 ~ Cn / 16) τ Τ =Τ(16) + ( (16 - η ) / 16 ) · τ …（3) 根據η值，能得到將輸入信號丨Ν i和丨Ν2之時序差ι 6等分後的相位之輸出信號。也就是說，根據控制信號，藉七可1改變η，而以解析度1/16能得到將輸入信號〖Μ和M2 任意相位之輪出信號。故亦將此插補〗稱為「1 6刻度之插補器」第11圖所示的插補器3〇，如上述地

入信號m和ΙΝ2之下降緣之時序差内分後的信號但是輸出將輸入信號ΙΝ1和ΙΝ2之上弁矮夕卩主广二、信號之插補器30之電路構造，例差内分後〗造。 4郭成為第12圖所示的構參照第1 2圖此插補器30包括源極被連接至電源，

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五、發明說明（27) 漏極（drain)被連接至内部節點N31，而把將第1、第2輸入信號INI、IN2當成輸入之邏輯或電路〇R〇1之輸出信號作為閘極輸入的P通道M0S電晶體MP01 ;輸入端被連接至内部節點N31，而從輸出端將輸出信號之反相器INV〇3 ;漏極被^ 通連接至内部郎點N 3 1，而由來自控制電路4 〇的控制信號[ 來控制0N · OFF之N通道M0S電晶體（開關元件）MN21、°〜 MN2 3、MN25 ;漏極被各自連接至n通道M0S電晶體MN21、 23、MN25之源極，而源極被各自連接至電流源1〇，而輸入了第1輸入信號IN1至閘極的N通道M0S電晶體MN22、 MN2 4、MN26 ;漏極被共通連接至内部節點Ν3ι，而由來自控制電路40的控制信號c來控制0N · 〇FF 通道M〇s電晶體 (開關）MN27、MN29、MN31 ;以及漏極被各自連接至〇27、 MN2 9、MN31之源極，源極被各自連接至定電流源1〇，而輸入了第2輸入#號IN2至閘極的N通道M0S電晶體MN28、 MN30、MN32。由N通道M0S電晶體而成的開關元件MN卜MN15、和電容 CAP1 1〜1 5而成的串列電路，又被複數並列連接在内部節點與接地之間，而在連接至開關元件關卜⑽丨5之控制端子之週期控制信號7上，來決定附加在内部節點上的電容量。電容CAP1卜15，其電容量為c、2C、扎、8C、uc，而開關 ^件MN卜MN15之週期控制信號7使用增倍用插補器1〇之期測知電路6之控制信號7。

使Δ第二圖所示的電路，例如、設置了16個將輸入 ^^IN1共通地當作閘極輸入，而被並列連接的N通道M0S

556072 五、發明說明（28) 電晶體MN22、MN24、MN26(N 通道 M0S 電晶體MN21、MN23、 MN25亦1 6個）’並設置了 1 6個將輸入信號IN2共通地當作閘極輸入，而被並列連接的N通道M0S電晶體MN28、MN30、 MN32(N通道M0S電晶體MN27、MN29、MN31亦16個）。而以輸入信號IN1，16個並列之N通道M0S電晶體中之N(N為〇〜16、 N = 0為無任何開啟之情況，N由控制信號C來決定）個開

啟，而在時間T後，藉著輸入信號〇2，（16 —N)個並列之N 通道M0S電晶體開啟，而在對於全部地N + (16-N) = 16個之n 通道M0S電晶體為開啟的構造上，藉由和上式同樣的原

理，能夠以輸入信號I N1、I N 2之上升緣之時序差τ的1 6刻度’來調整輸出信號之往上升的相位。然而，在第丨2圖所示的構造，根據應用，亦可為具備正相型緩衝器電路（例如、連接2段之反相器而構成）之構造，以代替反相器 INV03 〇 ° 參照第1圖、第1 1圖、以及第1 2圖，控制電路4 〇以無圖示之相位比較電路當基準，而在插補器3〇之輸出的相位比基準時脈超前的情況下，因為使其又再延遲，所以減少開關元件群ΜΝ21、ΜΝ23、ΜΝ25以及開關元件群ΜΝ27、 029、ΜΝ31中開啟狀態之開關的個數（減掉上式（3)之㈧，在此狀態，從插補器3 0所輸出的信號和基準時脈，以相位比車父電路來比較的結果，有使相位再延遲之必要的情況下，控制電路40接受相位比較電路之輸出，來減少開啟狀態之開關的個數。如此地，控制電路4〇在插補器3〇中，不能再減低開啟之開關（例如在第丨丨圖或第丨2圖，開關元件

556072 MN21、MN23、MN25中只有MN21開啟，以及開關 029、MN31中只有MN27開啟，而内分比設定達到=MN27 時）之情況下’從無圖示的相位比較電路，輸入 < 位延遲之旨意的信號之情況下，往上計數信號冉使相制電路40内的計數器，而解碼器電路，接受此信赛，^ = 選擇信號S至旋轉開關2 0。〜輸例如在第1圖，旋轉開關20選擇多相時脈p〇、比P0延遲了 360度/η相位），而當成第！、第2輪入ini 供給至插補器30之情況下，將插補器3〇之輸出相位延遲，而在插補器3 0之時序差之相位差之内分比設定到達上限值之情況下，在控制電路40，從增倍用插補器1〇之輸出^脈 P0切換成P2，以當成插補器30之第i輸入IN1，而在插補器 30 ’輸出時脈P2和P1間之相位差内分後的信號。此時，在插補器3 0之輸出之相位比基準時脈之相位延遲的情況下，增加了開關元件MN21、〇23、MN25以及開關元件/N2\、 MN2 9、MN31中開啟狀態之開關的個數。另一方面，插補器3 0之輸出之相位比基準時脈之相位更加超前’而必要使相位延遲的情況下，在控制電路4 〇，從增倍用插補器10之輸出時脈P1切換成P3，以當成插補器 30之第2輸入IN2 ’而在插補器30，輸出時脈p2和p3間之相位差内分後的信號。然而，在控制電路4 0，供給控制信號c至由插補器3 〇之N通道M0S電晶體而成的開關元件MN21、MN23、MN25以及開關元件MN27、MN29、MN31的控制端子之解碼器，接受開

2083-3822-PF;Ahddub.ptd 第 33 頁 556072 五、發明說明（30) 關元件MN21、MN23、MN25以及開關元件〇27、MN29、mn3i =個數、以及來自相位比較電路之相位比較結果，而某順序來開啟•關閉控制這些開關，來決定其電路。 3簡易之構造，亦可以由移位暫存器、以及構成移：暫 :广之各段的正反器之輸出、和將其反相輸出唬c來供給之構造。 k1口接著，關於本發明之第2實施例，作說明。第2圖，係 J不本發明之第2實施例之構造圖。參照第2圖，本發明之 ^2實施例，和上述實施例不同，其包括輸出從開關2〇，所别出的2個信號之相位差内分後的信號之複數插補器〇0〜30η，而和輸出增倍多相時脈㈧〜如的構造不同。之第2實施例，增倍用插補器1〇、以及插補器3〇。~3〇11 構造，和上述實施例所說明的增倍用插補器丨〇、以及補器3 0為相同的構造。第3圖，係表示本發明之第2實施例中之開關2〇，、和 $數插補器30之構造的！個例子之圖。參照第3圖，開關 ’包括：輸入了多相時脈ρ〇〜Ρη中之奇相位時脈，而選 =輸出至各插補器30之選擇器開關、和輸入了多相里=Ρ0 Ρη中之偶相位時脈，而選擇輸出至各插選擇器開關20, -2。、控制電路40,，根據以相位比較電路（PD)80，比較各 j器30之輸出QbQ8和基準時脈之比較結果⑼ρ / 二 ' )，來設定控制各自對應之插補器30之内分比。然，在第3圖，為了簡單，只表示著比較輸出Q7和基準時 556072

脈之相位之相位比較電路（PD)8〇。且在第3圖，省略了為了將從相位比較電路（PD)80所輸出的相位比較結果平滑'化控制電路40,，和以上述實施例所說明的控制電路4〇同樣地，由計數器和解碼器來構成，和輸出控制信號c至各插補器30之同時，在插補器3〇之内分比達到上^或b下限之時，而且有必要使相位再超前或延遲之時，而者作第'" 1、第2輸入被供給至插補器30，而執行切換奇相二時脈至其前後的奇相位時脈、或切換偶相位時脈至其前後位時脈之控制。 =14圖’係表示本發明之—個實施例之時脈控制電路動作的檢驗結果圖，並為使輸入了增倍8相時脈 (625MHz)之插補器（參照第丨丨圖）的内部節點之電壓波形、和輸出時脈波形（和内部節點之電壓波形往上升之實線、虛線、？等表示的8相信號波形），以電乂路模擬器（Simulator) (SPICE2)來模擬之結果圖。如 = 所示地，能夠獲得以12.5ps解析度之輸出已被確認。圖 :據上述之本發明之實施例’來實現著下面敘述的各即時增倍功能：因為不具備在多相時脈上有的PLL、DLL等的反饋迴路，所以至相位已同步之信號之輸出為止之時間延遲 (time lag)不存在，而能夠即時地輸出增倍時脈。抖動減低功能：

JQL 發明說明（32) 消除迴路抖動，而且在奸減低時脈週期間之抖動。，將抖動平均化，而即時多相時脈供給功能： ^复數插補器來即時地供給多相時脈。夕相時脈相位修正功能：在增倍用插補器令，辦供夕正，？補“：相位：調。=位被修

除此之外，因為不使用pL 動作，而可以缩短電路（VC0)，故可以寬頻寬 :J以細短開纟、製造成本而包括插補器30之全部電踉，以者d =間能謀求低電壓動作、低消費^二以數位電路來構成，而有關於貫現上述功能之太路使用在半導體積體雷：：：本f明的時脈控制電路，適合和資料恢復（Clock an/dat脈的相位控制電路、時脈朴 and data recovery)電路上。接者，再對於有關於本發^ ^ ^ ^ ^ ^ ^ 施例，來參照圖面說明。于脈徑制電路之別的實電路=圖係= :發:：第3實施例之時脈控制移位暫存器型計數器之第3實施例，使用 4〇，而包括為了將和輸入時=上述實施例之控制電路插補器13。，和接著之幹出寺二間的相位差微調成〇度之 ^ #之輸出移開了任意角；f份Γ偏多客詈）相位之時脈信號的微調用插補器131，角度伤(偏移篁)相相增i:=:f照第15圖’輸入了輸入時脈1而產生多 σ 夕目增倍電路110，例如由在上述實施例所五、發明說明（33) 說明的增倍用插補器1〇來構成。將輸入時脈辦倍相之多相時脈的多相增倍電路"〇( 曰;,16 增倍電路」由在上述實施例所說明的增：相產生丄相來構成。也就是說，在第5圖所示的增倍用插 10 造中’包括了"16除頻器、16相時脈增倍電路來：之構由使用增倍用插補器10作為多相增倍電路UQ，曰敘述地，輸人時脈之抖動成分被平均〖相斤倍時脈之抖動成分。减低夕相增在本發明之第3實施例中’包括輸入了從多相增倍路110所輸出的多相時脈（16相之時脈），而選擇豆中: = 2== 個時脈之組合而輸出#第1、第2開關、’匕括將從第1開關12〇所輸出的2對時脈（4 信號）當輸入之第1插補器130、和將從第2開關121所輸出的2對時脈（4條信號）當輸入之第2插補器131。第1、第2開關1 20、1 2 1，由之前所述的旋轉開關所構成，而各自選擇輸出從多相增倍電路11〇所輸出的16相時脈中，例如、由相位為〇度之第丨時脈（例如偶相位信號）、與和第1時脈相位相鄰之第2時脈（奇相位信號）而成的時脈對，以及由和第1時脈既定相位差（例如丨8 〇度）之第3時脈、與第3時脈相位相鄰之第4時脈而成的時脈對。第1 6圖’係表示在本發明之第3實施例中之第1開關 120、和第1插補器130的連接構造圖。然而，第2開關121 和第2插補器1 31，亦和第1 6圖所示的構造為相同的構造。如第1 6圖所示地，第1、第2插補器1 3 0、1 3 1，各自地

556072 五、發明說明（34) 包括輸出將從構成第1開關120之旋轉開關12〇-1、120-2所輸出的第1信號IN1和第2信號IN2之時序差内分後的第！輸出"is被01之第1相位調整用的插補器— 1，以及輸出將第3 信號IN3和第4信號IN4之時序差内分後的第2輸出信號〇2之第2相位調整用的插補器30 —2。第1相位調整用的插補器3 〇 - 1，輸出具有對應至輸入信號IN1和IN2之上升緣的時序差内分後的相位之上升緣的第1輸出信號01，而第2相位調整用的插補器3〇一2，輸出具有對應至輸入信號IN3和IN4之上升緣的時序差内分後/目位之上升緣的第2輸出信號〇2。 ^1輸出信號01和第2輸出信號〇2，被輸入至在 2幹不出Λ4化電路140，而被合成為以第1輸出信細和第 5〇dr *號緣來決定的脈衝信號(例如工作週期比 5(U之#唬），以在！條信號上被多重化而輸出。的旋轉開關20，]、2〇，_2為旧=:參照第3圖來說明脈當輸入，而選擇奇相η的構造’將16相之多相時相位調整用的插補删]、3(^位之2對時脈’供給至2個在插補器130，將輸入時脈J、和插補位差被相位調整為〇度之 / 之輸出相出之16相時脈中〇相位篦、彳夕相增倍電路110所輸 120_1來輸出之第i信時脈，作為從旋轉開關之時脈（第2個時脈// i，選擇1N1之鄰近的360/ 1 6度信號IN2，而供从至插”、、從紋轉開關120 —2來輸出之第2 至插補器130。插補器m亦是同樣的第 2083-3822-PF;Ahddub.ptd 第38頁 556072 五、發明說明（35) 在時脈之工作週期比為5〇%之時，路1 10所輸出之16相時脈中18〇度相位夕=倍電之第9個時脈），作為從旋轉開關12〇^選^=時脈中 JJN3 脈），作為從旋轉開關12〇_2所選擇 4 =咖、ΙΝ4，為各自互相鄰接之信號而被選擇第3 但疋第1信號ΙΝ1、第3信Ε ΙΝ3，係、根據針對輸入時：i而被設定的相位（例如〇度）、以及工作週期比之（例如工作週期比50%之時為180度）值來任意地被選擇。插補器131，也是一樣。第1、第2相位調整用的插補器30 —丨、3〇_2，和來昭第 12圖來說明的插補器3是同樣的。在本實施例，插補器 30，根據控制信號，以1 6刻度來變化此2個信號之時序差τ 之内分比。此情況下’在開關1 2 0 - 1、1 2 0 - 2，選擇鄰接相位（3 6 0 度之1 6分之1 )之時脈對，在第1、第2插補器1 3 〇、1 3 1，時脈對之相位差以1 6刻度來内分，而能夠藉由3 6 〇度（輸入時脈之1個週期）之256( = 16 X 16)分之一之解析度，來相位

調整。再次參照第1 5圖，包括將從第1插補器1 3 〇之第1、第2 相位調整用的插補器所輸出的第1、第2信號多重化而輸出之第1多重化電路140，和將從第2插補器131之第1、第2 相位調整用的插補器所輸出的第1、第2信號多重化而輸出

2083-3822-PF;Ahddub.ptd 第39頁 556072 五、發明說明（36) 之第2多重化電路141。入時ίif ’為包括：測出多重化電路140之輸出、和輸寺脈之相位差之相位比較電路15〇 ;將從相位比所= 號以及咖信號平滑化之數位滤波器 id 上移位）、以及往下數(往下移位)之第1 所輸出之UP信號以及D0WN信號當基準之往上數（往上位）、以及往下數（往下移位）之偏移之第2計數器m。 J以第i計數議之輸出當基準，來執行…開關12〇 ^及上述第1插補器13G之相位調整，之輸出當基準，來執行上述第2插補器131之内；比之、以及上述第2開關m之時脈輸出之切換。 =多重化電路140 ’輸出以偏移值所規而由輸入時脈1來輸出相位移開之時脈。行16相之多相増倍電路丨1〇之輸出之切換的開之叶數号170 ^71刻度之插補器130、131 ’輸出控制信號而：：人由8位元之移位暫存器型計數器 Ϊ Ϊ別t 元被使用在開關（旋轉開關）120、121之切 1 3 0 31二低位4位元被使用在為了 1 6刻度之插補器 130、131之内分比之設定之控制信號上。少相=:f本發明之第3實施例上’從輸入時脈1來產生二St多f?倍電路110,如上述地，適合來使用增倍用插補自’但是不限定於增倍用插補器，例如對於供給

2083-3822-PF;Ahddub.ptd 第40頁 556072 五、發明說明（37) 來自PLL、DLL之多相至開關12〇、121的構造，當然插補器 130、131等的構造亦能適用之。 σ第1 7圖’係表示在本發明所使用之相位調整用之插補器積體化後之佈局的一個例子之圖，其表示著〇度和18〇度調整用之插補器（16刻度之插補器）（在第17圖所示的構造）之佈局樣式的一個例子。 y接著’關於本發明之第4實施例，作說明。第丨8圖，係表不本發明之第4實施例的構造圖。在本發明之第4實搞例中控制電路包括了二進制計數器（binary counter)、

$解碼器，並包括〇度微調用之插補器、和自由設定在任 =角度之插補器；而任意之角度，為藉著加算電路來運亡丄:被設定成控制電路中之相位調整用的角度，同時地 1由時脈樹之合成（synthesize)(在樹狀之時脈傳播經避二，己置延遲均等化之緩衝器，以減低時脈歪刻的佈局κ計方法’來延遲調整被配置·配線之傳播經 ::徑(稱為「CTS」），所以包括了和CTS相同延遲具Cdummy)電路。

更詳、、、田地，參照第丨8圖，包括：將輸入時脈工增倍而，所形成的多相時脈而輸出之多相增倍電路11〇 ;輸入 j夕相增倍電路110所輸出的多相時脈，而選擇其 ίΓ第的第1、第2開關120、121;將第1開關12。, 太之：出(第1至第4信號)當輸入之第2插補器^ 發明之第4實施例中，將輸入時脈丨增倍而產生ι

556072 五、發明說明（38) =相時脈之多相增倍電路11〇(亦稱為「16相產生多相曰:路」），是由在上述實施例所說明的增倍用插補器而成的，在第5圖所示的增倍用插補器1〇之構造中，二 1 / 1 6除頻器、和丨6相時脈增倍電路。第1、第2開關120、121以及第i、第2插補器13〇、二：田在第16圖所示的構造相同，包括將從第1、第2相 ί :之插補器⑽-1、3"所輸出的第1、第2信號多重田電路140 ’和將從第2插補器131之第1、第2相之插補器3〇]、3〇-2所輸出的第i、第2信號多重化之多重化電路141。 /王 # s if時脈供給之時脈傳播經過路徑（CTS) 2〇1，被連補主器131之輸幻則、亦即多重化電綱之輸ΐ ί 二為侧、亦即多重化電路H連Λ至第1插補器130之輸出 at ^ ^200 - ^ ^ - 所輸出之電,150 ;將從相位比較電路 160 ; α # t 信號平滑化之數位濾波器之及往下數之第1計數器170;將計數器之計數輸出Λ碼的第1解碼器192;加算第1計數器⑺ 電路180铪ψ a σ輸入偏移值之加算電路180 ;以及將加算電路180輸出解碼的第2解碼器191。异 '第1解碼器192之解碼輸出當基準，來切換第1開關

2083.3822-PF;Ahddub.ptd 第42頁五、發明說明（39) 120，以執行第1插補器13〇之相位調整（時序差之内分比之設定），而以第2解碼器！91之解碼輸出當基準，來執行第2 ^補器131之相位調整（内分比之設定）、第2開關121之切在本發明之第4實施例中，從CTS2〇1來接受時脈的電路等（應用）巾，在該時脈上，對於輸入時脈、里之相位差（角度差）被設定。而將計數器1 7 〇 ^輸出（此第1計數器170，計數CTS仿真2〇〇之輸^和輸入6十時脈1的相位差）加算至偏移量之角度上的值，以第2 器191來解碼，而成為調整CTS2〇1之輸出時脈之相位之構造，所以即使雜訊被插入，在CTS2〇1之輸出時』上，亦^ 確實地媒保偏移量之相位差。月匕第卜然第而2相’構成插補器130、131之各插補器之補器30-1、3"(參照第16圖），為 :算二/Λ 而計數器170之輸出為8位元， 2=Λ1 為8位元，偏移信號亦為8位元，而以户電路整。然而’在本發明，當然多相増

Ld二二相之多相時脈之產生，而且插補器之構不限疋於1 6刻度之插補器。數器和數第二碼時器192 =輸出之關係’在計 Tck(例如在產生16相之辦個/也在延遲了1時脈週期

刻度之插補9時夕相增倍電路n〇和U 定量之-時脈週期之256分之。時脈之既而輸出控制信號C至插補器J 3 〇。 556072 五、發明說明（40) 在第18圖所示的16相多相增倍電路11〇、和16刻度之插補器130、131中，計數器170，例如由8位元之二進制計數器而成，高位4位元被使用在開關（旋轉開關）12〇、121 之切換控制用，而低位4位元被使用在1 6刻度之插補器 130、131之内分比之設定上。、開關（旋轉開關）1 20、1 2 1之切換控制，在丨6刻度之插補器130、131之控制信號C(參照第！圖）全部為” Γ，、或，，〇π 之時，來被切換。第1、。第2解碼器1 92、1 91之低位位元輸出，當作丨6刻 =之插補器1 3 0、1 3 1之控制信號而被輸入，例如藉由溫度計（thermometer)型移位，根據高位位元之奇偶（高位4位 =最低位元為"〇"、或T) ’移位方向之向上（up) 上（down)亦可成為相反。第1、第2解碼器1 9 2、1 9 1之高位位元，當作開關（旋偶信號之時脈對、1 9 1和開關1 2 0、1 2 1以亦可插入？電路，而抑 121之切換控制信號，每次各移位2個位元，而選擇輸出多相時脈中之奇作然而，在第卜第2解及16刻度之插補器13〇、131之間，止信號=換時等的雜訊（noise)。係表：I私=於本發明之第5實施例，作說明。第1 9圖，例，包括‘了實施例之構造圖。本發明之第5實施器、傳播經過路徑(CTS)之相位的插補更詳細地，參照第1 9圖，在本發明之第5實施例中，

556072 五、發明說明（41) 包括：由輸入時脈增倍而成，而產生多相時脈以 =倍電路110 ;輸入了從多相増倍電路11。所多時脈，而選擇其中之複數時脈而輸出之出的多相 120〜122 ;將第1開關120之輸出（第i至第4信/)^關第1插補器130 ;將第2開關121之輸出（第1至第ϋ j入义之入之第2插補器131 ;以及將第3開關122之輸出輪仏號）當輸入之第3插補器132。第4 而即使在本發明之第5實施例中，將輸入時脈產生1 6相之多相時脈之多相增倍電路丨丨〇 (亦稱為「1 生多相增倍電路」），由在上述實施例所說明的〃增倍用插補器而成，而在第5圖所示的增倍用插補器1〇之構造中，包括1 /1 6除頻器、以及1 6相時脈增倍電路。第1至第3之插補器13〇〜132，和第16圖所示的構造為，樣的構造，而在第！至第3之插補器13〇〜132中，包括將從第1、>第2之相位調整用之插補器30」、3〇_2所輸出的第 1、第2信號多重化之多重化電路14〇〜142。在被，接至第3插補器132之輸出的多重化電路丨42 上’連接著接受時脈供給之時脈傳播經過路徑（時脈樹合成配線）2 0 1。

其又包括：測出被連接至第i插補器丨3 〇之多重化電路 1 40之輸出、和上述輸入時脈之相位差之第1相位比較電路 150 ;將從第1相位比較電路15〇所輸出之…信號以及⑽醫化號平滑化之第1數位濾波器丨6 〇 ;以從第1數位濾波器1 6 0 所輸出之UP信號以&D〇WN信號當基準之往上數、以及往下

五、發明說明（42) 數之第1計數器170 ;將第1計數器17〇之計數輸出解碼之 1解碼器190 ;將第1計數器170之計數輸出、和輸入偏移值加算之加算電路180 ;以及將加算電路180之輸出解碼之第 2解碼器1 9 1 ;並以第i解碼器丨90之解碼輸出當基準] 行上述第1插補器1 3 〇之相位調整、以及第1開關丨2 〇之切換，而以第2解碼器1 9 1之解碼之輸出當基準，來執行第2 插補器1 3 1之相位調整、以及上述第2開關丨2 i之切換。在本發明之第5實施例中，包括··測出時脈傳播經過路徑（CTS) 201之輸出、和第2插補器131之輸出之相位 =2相位比較電路151 ;將從第2相位比較電路15 信號以及m)WN信號平滑化之第2數位濾波器161 ;以】=二數位濾波器161所輸出之卯信號以及⑽㈣信告 ^ Η 。十數态m，以及將第2計數器171 :!碼器193。而以第3解碼器193之解碼輸出备基準’來執行第3插補器132之 3開關122之切換。 1力登以及第過路ί :5於貫：例中，藉著相位比較時脈傳播經出，和對於輸入時脈之具有偏移量之 ίΠ: 定之相位差(角度)地來控制。接者關於本發明之第6實施例，作說明。^ 係表示本發明之笫^杳—y^兄啊。第2 0圖，例，為萨由平约妗實⑪例之構造圖。本發明之第6實施 Ρ ί ? ϊ Γ輸入信號之往上升的期間和往下降㈣間，來附加相位偏移的構下降的期有變動之時，例如在輸入；脈時：之工作週期上 τ胍之上升緣和下一個上升緣之 556072 五、發明說明（43) 中間的相位上，可以雜灰,】+ u、今行資料之鎖存。存㈤价貝料’而可以確實地執參照第20圖，包括：由輸入時脈多相時脈以輸出之多相增倍電路11〇 ;輸 t而J生電路Π 0所輸出的多相時脈，中二目日倍屮夕笛< 伴并〒之複數時脈而輪人之ί 20〜123;將第1至第4開關之輸出當輸 130〜133之^插補益130〜133 ;將從第1至第4插補器、第2相位調整用之插補器所輸出之第1、第 2L號夕重化之多重化電路14〇〜143。產生Γβ:ϊί”明之第5實施例中，將輸入時脈增倍而 f夕相之夕相時脈之多相增倍電路110(亦稱為「16相產 ί ΐ = Ϊ電路」）’▲由在上述實施例所說明的增倍用插補1§而成，在第5圖所示的增倍用插補器之1〇構造中， :括1/16除頻器、以及16相時脈增倍電路而被構成的。而第至第4插補器130〜133,和在第16圖所示的插補器為相同之構造。在被連接至第4插補器133之輸出的多重化電路143 上，連接著接受時脈供給之時脈傳播經過路徑（CTS)2〇i。其又包括：測出被連接至第i插補器13〇之輸出之多重化電路140之輸出、和上述輸入時脈丨之上升緣之相位差之第1相位比較電路150 ;將從第1相位比較電路15〇所輸出之 UP信號以及DOWN信號平滑化之第1數位濾波器16〇 ;以從第 1數位濾、波器160所輸出之UP信號以及D〇㈣信號當基準之往上數、以及往下數之第1計數器17〇 ;測出^2插"補"器131之

556072 五、發明說明（44) ------- g出·和輸入時脈1之下降緣之相位差之第2相位比較電路 p #’、將從第2相位比較電路151所輸出之UP信號以及DOWN 平滑化之第2數位濾波器161 ;以從第2數位濾波器1 61 所輸出之UP信號以及D0WN信號當基準之往上數、以及往下計數器171 ;將第1計數器170之計數輸出、和第2 器I?〗之汁數輸出之值平均化而輸出之平均化電路將第1計數器170之計數輸出解碼之第1解碼器190 ; 將第2計數器171之計數輸出解碼之第2 化電路21〇之輸出解碼之第3解碼器192。 1將千句以第1解碼器190之解碼輸出當基準，來執行第丨插補益30之相位調整、以及第1開關12〇之切換。以第2解碼器之解碼輸出當基準，來執行第2插補器131之相位調 a装=及第2開關121之切換。以第3解碼器192之解碼輸出备基準，來執行第3插補器132之相位調整、以及第3開 1 2 2之切換。其包括了 ·測出CTS201之輸出、和被連接至第3插器之多重化電路142之相位差之第3相位比較電路152 ;將從第3相位比較電路丨52所輸出之卯信號以及⑽闢信號化之第3數位濾波器1 62 ;以從第3數位濾波器丨62所輸 UP信號以及DOWN信號當基準之往上數、以及往下數 < 計數器172 ; α及將第3計數器171之計數輸出解碼碼器193。而以第4解碼器193之解碼輸出當基準解第4插補器1 33之相位調整、以及第4開關丨23之切換。第21圖，係表示本發明之第6實施例之時序動作之一

2083-3822-PF;Ahddub.p t d 第48頁 556072 五、發明說明（45) 個例子之圖。即使輸入時脈“之 (偏差），而在和該時脈同步而被傳週期有變動產生偏差之情況下，在本發明二送之-貝料之週期之輸入時脈之多相時脈當基準之 e例中，和以增倍信號（AR)(脈衝寬度a、工作 ^夺往上升同步的降，信號⑽（脈衝寬;作週和二… 整之信號⑻，從多重化電:= = =相位調 cts20I,^^m 致）。因此’即使週期變動，亦能夠成f — 作鎖存時序時脈來鎖存資料（data)的鎖存之當 (data)的1個週期份之剛好上，在-貝料 (sarapling)。〗好正中間時，來作取樣接著關於本發明之第7實施例， u) 之旦彡塑而次极不為了藉由插補器來抑止工作週期之變動造二a ’ ^料以鎖存電路（無圖示）’確實地鎖存之構 1也’參照第22圖(a)，包括：使資料(刚之入，而當成信號A而輸出之第1插補器211 ;將輸夺脈（IN)之時脈脈衝之前緣（ieading edge、在第22圖 ί ί升緣）、和該時脈脈衝之後緣（TrailinS edge、在第人至之7降緣）之間之時序差内分之第2插補器21 2 ;將輸脈1 N)之時脈脈衝之後緣（在第2 2圖之下降緣）、和下 2〇83.3822-PF；Ahddub.ptd 第49頁 556072 五、發明說明（46) 一個時脈脈衝之前緣（在第22圖 ..^ ^ 分之箆9许社獎91〇固 < 上升緣）之間之時序差内以及將第2、第3之插補器^、213之第2插補m號8輸出之多重化電路214。中，係幹出了益且右料!!如在第12圖所示之播補器之構造入作’V二出：有對應至將輸入信號IN1之上升緣、和輸 I N 2 之下降续；夕 Hi* μ： / 號<欉、生_ , ^ 夺序差内y刀後之相位之上升緣的信 ϊΐί二輸入將輸入信號1N2反相後之信號，至邏 MN3^^ 1 之輸入端、與N通道M〇S電晶體MN28、MN30、極上，，來構成的。第3插補器2i3，在第u圖所示下& L态之構造，係輸出了具有對應至將輸入信號IN1之和輸^言號IN2之上升緣之時序差内分後之相位夕#%、，的仏號之構造，而由輸入將輸入信號IN2反相後 =，至邏輯反和電路NAND〇1之輸入端、反相器〗訂上’來構成的。如第22圖（b)所示地，藉由以從多重化電路21所輸出 =1脈B ’對第1之插補器2丨丨之資料輸出A作取樣，而在鎖 :路中，來抑制時脈之工作週期之變動之影響，而確實土鎖存資料。也就是說，例如在資料A之週期之中央 (center)時序上，時脈往上升、以及往下降，所以即使在日夺脈之工作週期變動的情況下，亦無所謂的以不正之時序來鎖存資料。然而，在第22圖⑻所示的例子，使用時脈b 之上升緣和上升緣，來對資料A取樣，但是即使在只於時脈B之上升緣來取樣的系統上，當然亦能同樣地適用。接著，關於本發明之第8實施例，作說明。第23圖，

556072

五、發明說明（47) 係為了說明本發明之坌R杳係表示在第23圖之佈= 實雷=之二局概略圖。第24圖’ 24阁々B P on师局之電路構造圖。參照第23圖以及第 =，在晶片謂内，包括了料料及第增倍電路ig，而供給時脈至内部電路乍m相器3(^，又即使在s h Λ 開關20丨和插補 block)301 、302内，亦包括鈐入τ氺白夕/、 C 夕力匕括輸入了來自多相增倍電路10之脈(η相時脈）之開關2〇2、2〇3和插補器 ίίΓΓ/施例’分散配置相位調整用之插補器J :集=控制各巨集内之區塊(macro bi〇ck)之位，同時地可以調整跨越複數巨集區塊之時脈的相位。 [發明效果] 如以上所說明地’根據如上述的構造而成奏效了以下所述的果。 w 7:1 本發明之第1效果，為所謂的藉由使用插補器行增倍以及多相時脈的產生之構造，而能夠產生來執迴路抖動之習知問題、與中心頻率變動等的時脈。 ’、、、本發明之第2效果，為所謂的接受開關之2個相位差内分之插補器，並不只是週期之設定，而亦蕤由來自控制電路之控制信號，來可變地控制内分比=藉造’而可以精細地調整時脈相位。本發明之第3效果，為所謂的不具備在產生多上之如PLL、DLL等的反饋迴路，而能夠即時地輪出増倍^以

2083-3822-PF;Ahddub.p t d 第51頁 556072 五、發明說明（51) 130、131、132、133 插補器 140、141、142、143多重化電路 1 5 0、1 5 1相位比較電路 1 6 0、1 6 1數位渡波器 170、171計數器 180加算器 190、191、192、193解碼器200 CTS仿真電路 201 CTS(時脈樹合成：時脈傳播經過路徑） 2 1 0平均化電路 2 1 1〜2 1 3插補如 3 0 0晶片 301、302 巨集（macroblock)

2083-3822-PF;Ahddub.ptd 第55頁

Claims

修正漆 % 號 90104823 年乃Π、六、申請專苎範存 1. 一種時脈控制電路，其特徵在於：在包括複數輸出將2個信號間之相位差内分後的信號之電路之增倍用插補器上，從輸入時脈來產生相位互相不同的複數增倍時脈；至少包括1個相位調整用插補器，其輸入了上述增倍用插補器所輸出之相位互相不同的複數增倍時脈中的2個時脈，輸出將上述2個信號間之相位差内分後的信號。 2. —種時脈控制電路，其特徵在於包括：增倍用插補器，包括複數輸出將2個信號間之相位差内分後的信號之電路，而產生由輸入時脈增倍而成之多相時脈以輸出；以及開關，將從上述增倍用插補器所輸出之多相時脈當作輸入，而選擇輸出其中之至少1對之時脈；同時至少包括1個相位調整用插補器，將從上述開關所輸出之時脈對當作輸入，而輸出將上述時脈對間之相位差内分後之信號；又包括控制電路，控制上述相位調整用插補器之内分比之設定、以及在上述開關之時脈輸出之切換。 3. —種時脈控制電路，其特徵在於包括：增倍用插補器，包括複數輸出將2個信號間之相位差内分後的信號之電路，而產生由輸入時脈增倍而成之多相時脈以輸出； 1個或複數開關，將從上述增倍用插補器所輸出之多相時脈當作輸入，而輸出從其中所選擇的組合之時脈對；複數相位調整用插補器，將從上述開關所選擇輸出之

2083-3822-PF3.ptc 第56頁 ~土案號曰 ^------- 丨丨 =a:脈對各自當作輪入，而各相位差内分後之信號；以及上述時脈對間之定ί路，控制上述相位調整用插補器之m 4 t上述開關之時脈輸出之切換。D内分比之設上述增第1項所述的時脈控制電路，其中 :輸入時脈除頻，而產生輪出多相時夕相時脈增倍電路遇功，以及作輸入，而產生將上、f眭、述矛、頻态之多相時脈輪ψ A 其中上時脈增倍後之多相時脈；當、— 迷夕相時脈增倍電路包括：後之;號時:ί分割電路，輸出將2個輸入之時序差分q 出各將此2個上述時序差分割電路之輪差包括: 序差分割電路，將相π f 相位時脈當作輸入；U $ ± 5.如真：ί鄰相位之2個時脈當作輸入。時上述增倍用^補器=第2項所述的時脈控制電路，其t 週期測知電路,：:：J輸：：生輸出多相時脈；二中上述多相時脈增倍電路包括多相時脈增倍電路，將=時脈之週期；以及作輸入，而產生g ± m f Μ述除頻器之多相時脈輪ά A 其中上時脈增倍後之多相時脈；出當 2083-3822-PF3.ptc 第57頁曰修正圍複數時序差分割電路，後之信號；以及別將2個輸入之時序差分割複數多重化電路，將出各自多重化而輪出；固上述時序差分割電路之輸且上述複數時序差分割電時序差分割電路，將同一二，. 序差分割電路，將相鄰相位位^脈當作輸入；以及時 6.如申請專利範圍第3 蚪脈當作輸入。上述增倍用插補器包括：、v的時脈控制電路，其中除頻器，將輸入時脈除頻，週期測知電路，測知上產生輸出多相時脈；多相時脈增倍電路 j二時脈之週期；以及作輸入，而產生將上述時脈增之多相時脈輸出當其中上述多相時脈增倍電路包括夕相時脈；複數時序差分割電路，輪· 後之信號；以及出將2個輸入之時序差分割複數多重化電路，將此2個出各自多重化而輸出； ^、序差分割電路之輸且上述複數時序差分割電路包括·· 時序差分割電路，脾序差分割電路，將相鄰相:目位時脈當作輸入；以及時』：硌將相郯相位之2個時脈當入。 .如申睛專利範圍第4項所什沾卩大〆上述多相時脈增倍電路，包括m時脈控制電路，其中之2n個時序差分割電路；寺序差y刀割後之信號 2083-3822-PF3.ptc 第58頁

作 556072 案號 90104823 六、申請專利範圍第21-1(其中，1< = Ι〇η)個之時序差分割電路上述2個輸入，輸入了第I個之同一時脈；其中第21(其中’1<=1< = η)個之時序差分割電路，、第I個之時脈、和第（1 + 1 mod η)個（其中，m〇(j本— ^ 、ΛΛ· ^ 聋令運算’而1 + 1 mod η為1 + 1除以η之餘數）之時脈卷入；田作輪並包括： 2η個脈衝寬度修正電路，以第j個（其中，1< = J<〜之時序差分割電路之輸出、和第（j + 2 mod η)個（j + t) mod η為J + 2除以n之餘數）之時序差分割電路之作輸入；以及 w出當 η個多重化電路，以第K個（其中，1< = κ< = η)之脈度修正電路之輸出和第（Κ + η)個脈衝寬度修正電寬當輸入。輪出 8 ·如申請專利範圍第4項所述的時脈控制電路，上述時序差分割電路，包括：，、中人；^反或⑽R)電路’將第！、第2之輸入信號當作輪反相器，將上述邏輯反或電路之輸位當作輸入；丨即點之電 ☆串=接在上述内部節點和接地間之開關元件和谷，以複數條互相地被並列連接，電 :從=接至上述開關元件之控制端子 k说上，來決定附加在上述内部節點之電容量。期控制的時脈控制電路，” 第59頁 2083-3822.PF3.ptc 8. 556072 _案號 90104823 六、申請專利範圍上述時序差分割電路，包括·· 邏輯電路，將第丨、第2之輸入信號當輪入’ 述第1、第2之輸入信號之既定的邏輯運算結果；輪出上、、第1開關元件，被連接第1電源和内部節點述，輯電路之輸出信號當作輸入至控制端子· s ，而將述内：!?器電路，輸入端被連接至上述内部節點上… 其輪出邏輯值反相； τ的丨月况下，使之間第2/Λ元件，被串列連接至上述内部節點和第2雷、, Μ ^ 9由第1定電流源、以及上述第1輸入俨# 電/原開關動作；以及 j “唬，來控制電源Γ間開^ 控制開關動；第疋電流源、以及上述第2輪入信號，來接之上述生内部節點和上述第2電源之間’被串列連而在上述^ =和電容，以複數條互相地被並列連接，號上，來、i幵70件之控制端子上所供給之週期控制户 1〇 &定f加在上述内部節點之電容量。上述第1門申％專利範圍第9項所述的時脈控制電路’其中 2至第4門奇元件由第1導電型之電晶體而成，而上述第 11 關元件，由第2導電型之電晶體而成。上述瞎皮°申請專利範圍第4項所述的時脈控制電路’其中邏包括：幽述第丨、塔’將第1、第2之輸入信號當輸入，而輸出上 -；^ 輸入信」氣之既定的邏輯運算結果；

2083-3822-PF3.ptc 第60頁 556072 案號 90104823

曰修正六、申請專利範圍 P通道MOS電晶體，被連接至第1電源和内部節點之間，而輸入上述邏輯電路之輸出信號至其閘極；緩衝器電路，輸入端被連接至上述内部節點，而在上述内部節點之電位和臨界值之大小關係反相的情況下，使其輸出邏輯值反相； N通道MOS電晶體，在上述内部節點和接地之間，將上述第1輸入信號之反相信號當作閘極輸入，而以定電流來驅動之；以及 N通道MOS電晶體，在上述内部節點和接地之間，將上述第2輸入信號之反相信號當作閘極輸入，而以定電流來驅動之；而又在上述内部節點和接地之間，被串列連接之開關元件和電容，以複數條互相地被並列連接，而在上述開關元件之控制端子上所供給之週期控制信號上，來決定附加在上述内部節點之電容量。 1 2.如申請專利範圍第1、2或3項所述的時脈控制電路，其中上述相位調整用插補器，包括：邏輯電路，將第1、第2之輸入信號當輸入，而輸出上述第1、第2之輸入信號之既定的邏輯運算結果；第1開關元件，被連接至第1電源和内部節點之間，而輸入上述邏輯電路之輸出信號至控制端子；以及緩衝器電路，輸入端被連接至上述内部節點，而在上述内部節點之電位和臨界值之大小關係反相的情況下，使其輸出邏輯值反相；而在上述内部節點和第2電源之間，由以第1定電流

2083-3822-PF3.ptc 第61頁 556072 一案號 9〇1Πμ% 六、申請專利範圍曰修正源、和上述第1齡和以來自上述控制控制開關動作之第2開關μ 開關元件而成的串列m號來控制開關動作之第3’ 在上述内部：l複數個地被並列連接；源、和上述第2輪入仁七電原之間，由以上述第2定電法和以來自上述控制電^°來控制^關動作之第4開關元件Γ 開關元件而成的串列f控f =虎來控制開關動作之第5 而又在上述二2 ’複數個地被並列連接，· 4 W 口 P即點和上述第2雷、、β q , ^ 元件和電容而成的串電源之間，由第6開關接，而在被連接至上H路’複數個地互相地被並列連 , 迷第6開關元件之控制端子之调：8日扯制信號上，來控制開關動冼佐制鈿千之週期控之電容量。 ]關動作，以決定附加在上述内部節點 * 乂3 .二申“:專利砣圍第12項所述的時脈控制電路，其中m關元件，由第】導電型之電晶體而成；而上述第2至第6開關元件，由第2導電型之電晶體而成。 1 4·如申請專利範圍第丨2項所述的時脈控制電路，由上述第2開關元件、上述第3開關元件、上述第4開關元件以及上述第5開關元件中之任何之至少之既定個數（n 個）而成，藉由供給至上述第3開關元件群之控制信號，來開啟 κ(其中’K為0〜N)個之上述第3開關元件；藉由供給至上述第5開關元件群之控制信號，來開啟 N-K個之上述第5開關元件；而上述第1輸入信號^上述第2輸入信號之時序差τ， I 第62頁 2083.3822-PF3.ptc ^b[)72 日 -—---- 六、申請專利範圍 __ 以上述時序差之N分之1為σ〇準之内分後之相位的作號早位，輪出對應至以上述Κ當基變内分比。 ° )u ’並藉由可以改變Κ之值，來改 1 5 ·如申請專利範圍路，其中上述相位，敫田4 、2或3項所述的時脈控制電 ’正用插補哭 · 邏輯或（OR)電路，將以^包括· P通道M0S電晶體，被、表、第2之輸入信號當作輸入；輪入上述邏輯或電路之於至電源和内部節點之間，而緩衝器電路，輸號至其問極；以及述内部節點之電位和臨界值接至上述内部節點’而在上其輸出邏輯值反相；1之大小關係反相的情況下，使作閑ίίί内和接地之間，將上述第1輪入信號當來自上：批㈣'疋電流來驅動之ν通道mos電晶體，和以而成μ 啻々路之控制信號來控制開關動作之開關元件而成的串列電路，被複數個地並列連接；作間=内：節：和接地之間，將上述第2輸入信號當 . * 而以疋電流來驅動之N通道M0S電晶體，和以而& i ί控制電路之控制信號來控制開關動作之開關元件成的串列電路，被複數個地並列連接；又在上述内部節點和接地之間，由開關元件和電容而成的串列電路，被複數個地並列連接，而在被連接至上述開關7L件之控制端子之週期控制信號上，來決定附加在上述内部節點之電容量。 1 6 ·如申請專利範圍第1、2或3項所述的時脈控制電故’盆中上述相位調整用插補器，包括·· ιΙΗΙ ϋ 第63頁 2083-3822-PF3.ptc 556072 I 修正___ 第2之輸入信號當作輸 - 案號 90104R烈_Ψ 6^Ί 六、申請專利範圍邏輯反和（NAND)電路，將第1、入; Ρ通道M0S電晶體，被連接至電源和内部節點之間，而輸入上述邏輯反和電路之輸出信號至其閘極；以及緩衝器電路，輸入端被連接至上述内部節點，而在上述内部節點之電位和臨界值之大小關係反相的情彡兄下，使其輸出邏輯值反相；在上述内部節點和接地之間，將以第1反相電路來把上述第1輸入信號反相後之信號當作閘極輸入，而以定電流來驅動之Ν通道M0S電晶體，和以來自上述控制電路之控制信號來控制開關動作之開關元件而成的串列電路，數個地並列連接；在上述内σ卩郎點和接地之間’將以第2反相電路來把 f述第2輸入信號反相後之信號當作閘極輸入，而以定電流^驅動之N通道M〇s電晶體，和以來自上述控制電路之控制#號來控制開關動作之開關元件而成的串列電路，= 數個地並列連接；孤複成的串ΐ電路：：點和接地之間開關元件和電容而開關元件之控制3J數個地並列連接’而在被連接至上述述内部節點之ΐ;;?週期控制信號上決定附加在上控制電路，其第8、9、1G、或11項所述的時脈之上述週期測知電；；；；制信號…請專利範第4項、10、或u項所述的時脈

2083-3822-PF3.ptc 第64頁 DDOO/Z 六申請專__ 控制電路，其、 s 之上述週期測知電制信號，"請專利範第5項 19·如申往垂木供給。 f，Jt^ ^ ^ ^10 上述週期測知電路來供ς制彳5唬，由申請專利範第6項之 .如申請專利範'圍 /、中上述控制電路，、或3項所述的時脈控制電路，設定達到上限或下限，相位調整用插補器之内分比之器3 〇之輪出相位之調整的J::執行上述相位調整用插補至上述相位調整用插補琴下，來執行選擇輸出被供給 21·如巾請專利範s 34開關之時脈輸出的切換。其中上述控制電路，以上I項所述的時脈控制電路，和上述相位調整用插補器：：：時脈或既定之基準時脈、來控制上述相位調整用插補ΐ』的相位比較結果當基準，開關之時脈輸出的切換。态之内分比的設定、以及上述 22·如申請專利範圍第2 其中上述控制電路，包括以3項所述的時脈控制電路，脈、和上述相位調整用插補述輸入時脈或既定之基準時可以改變其值的計數器；之輪出的相位比較結果，來而以上述計數器之輪出當Λ 用插補器之内分比的設定、土丰，來控制上述相位調整換。及上述開關之時脈輪出的切 23.如申請專利範圍第2 其中上述控制電路，包括：—項所述的時脈控制電路，

1| 556072 -塞I虎90〗fUR妁申睛專利範圍曰六 2位调整用插補器之輸出其值；以a 比較結果卷其、、隹姐派W 基準，來設定 ’將上述計數器之輪用杯j述計數器之輸出當基準，办換。補裔之内分比的設定、以及上述門：制上述相位調整換也開關之時脈輪出的切 24. 、如申請專利範圍第2或^項 /、上述開關係將從上述增彳立用拌α、時脈控制電路，脈當作輸入，而以來自上述』器所輪出之η相之時 ^，第I個時脈被供給至上述相之切1控制信號當基 ί % ΠΓΓ ,1+1 , ^ =遲或超前之狀況，來切換時脈輸出:時 ml Λ 調整用插補器之上述第1輸入成為第’ 上述第2輸入照舊地成為第 < 第 ’、、、取卜η之值，而以除以n之餘數來決定）之旋轉 25. —種插補器，包括：。邏輯電路，將第丨、第2之輪入信號當輸入，而、’〔第1與第2之輸入信號之既定的邏輯運算結果；第1開關元件，被連接至第1電源和内部節點之輸入上述邏輯電路之輸出信號至控制端子；以及而、緩衝器電路，輸入端被連接至上述内部節點，而述内部節點之電位和臨界值之大小關係反相的情況下，士其輸出邏輯值反相；使其特徵在於：

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556072 1 號 90】fUR9Q 、申請專利範圍而在上述内部節點和第2電源之間，以第i〜一和上述第1輸入信號來控制開關動作之第2開弋二机源在控：端子上所輸入之控制信號來控制開關動第和以關7G件而成的串列電路，複數個地被並列連接；第开在上述内部節點和上述第2電源之間，以’ 、源、和上述第2輸入信號來控制開關動作之 =電抓和以在控制端子上所輸入之控制信號來控制開;笛 5開關兀件而成的串列電路，複數個地被並列連乍之弟而又j上述内部節點和上述第2電源之間，由第兀件和f容而成的φ歹,j f路，複數個互相地被 ς 而在被供給至上述第6開關元件之控制端子接，號上，來開關動作上述第6開關元件，以力内部節點之電容量；在上逃根據輸入至上述第3開關元件群、和上述群之控制端子之控制信號之值的組合，從上述緩件路’來輸出對應至上述第丨輸入信號和上述第2輸入信相位差内分後之相位之輸出信號。〜 26.如申請專利範圍第25項所述的插補器’係由上第2開關兀件、上述第3開關元件、上述第4開關元件、以及上述第5開關元件中之任何之至少之既定個數(Ν個）而成；藉由供給至上述第3開關元件群之控制信號，來開啟 Κ (其中，κ為0〜Ν)個之上述第3開關元件；藉由供給至上述第5開關元件群之控制信號，來開啟 Ν-Κ個之上述第5開關元件； 556072 案號90〗04Sj__ 六、中請專利範圍^ -^ §---修正而上述第1輸入信號述時序差❿之】為單位，第^號之時序差τ，以上内分後之相位的信號，廿—二 f應至以上述κ當基準之變内分比。 5虎纟猎由可以改變上述K之值，來改 27. —種時脈控制方法，其特徵在於. 號之= 號由間/相位差内分後的信成的多相時脈，來減低增倍時脈附近ί =入時脈增倍而差内整用插補器，輪出將上-個時脈之相位以既定之基準時脈和上述相位 = = …地控制上 28. —種時脈控制方法，其特徵在於：，於將2個信號當作輸入而輪出將這些信之 =之信號的第!至第3插補器，在上述第差，、k輸入了和時脈信號同步而被述資料信號延遲來輸出； k之貝科L唬，而將上胳性f上述第2插補器丨’上述時脈信號被輸人，而輪出將時脈脈衝之前緣（leading edge)和後緣（TraUi ·〗出 edge)之時序差内分後之時脈信號； g 在上述第3插補器上，上述時脈信號被輸入，而脈脈衝之後緣(TraiUn^e) # 時脈: 齋讀膽Γ~--------- 2083-3822-PF3.ptc 第68頁六、申請專利範圍之4緣之時序差内分後之時脈信號；而鎖存上述第2、第3插補器上之輪屮夕 f ’鎖存從上述第i插補器所輪夕J之時脈脈信號之工作週期之變動，對^貝;^而並不依序旎夠自動地調整在最適當的位置。、^貝料，鎖存時 2 9 · —種時脈控制電路，包括：多相時脈產生電路，由輸入時脈來產&^ 出，或產生將其增倍而成之多相時脈=多相時脈而輸複數開關，將從上述多相時脈產時脈當作輸入’而選擇輸出時脈對；電路所輸出之多相複數插補器，將從上述各開作輸入，而各自輸出上述時脈輸=之時脈對各自當號；以及兮脈輸出對之相位内分後之信控制電路，控制上述複數插補器及在上述各開關之時脈輸出之切換；刀比之設定、以其特徵在於：、’ 而從1個上述插補器所輸出之和上述輸入時脈之間的既定相位差、，相位調整成為所輸出之時脈，對於上述輸時脈入或對ς另：士述插補器之輸出時脈，被相位調整成具有既定之相卜，、他插補器 3 〇 · —種時脈控制電路，包括·· 目立。多相時脈產生電路，由輸入時脈來出，或產生將其增倍而成之多產生夕相時脈而輸第1、筮9网明#取炙夕相時脈而輸出；第1第2開關，將從上述多相蚌rr甚4兩多相時脈當作輸入’而選擇時脈對】輸出；電路所輪出之案號 90104«q 556072

六、申請專利範圍第1插補器’將從上入，而輸出將上述時脈上第1'關所輸出之時脈對當作輪時脈信號；、B之目立差内分而相位調整後之第2插補器，將從入，而輸出將上述時脈/上2 f關所輸出之時脈對當作輪時脈信號； f間之相位差内分而相位調整後之相位比較電路，測屮輸入時脈之相位差；述第插補器之輸出、和上述遽波器，將從上述相果信號平滑化；乂所輸出之相位比較結第1計數器’以從上述濾波信號當基準，❿執行往上數、以及位比較結果第2計數器，偏移值被設定，而以從上出之相位比較結果信號告A a 这濾波為所輪數；現田基準，而執行往上數、以及往下其特徵在於：、、时而以上述第1計數器之輸出當基準，來執補器之内分比之設定、以芬. 述弟1插切換；又疋以及在上逑第1開關之時脈輸出之 σ以上述第2計數器之輸出當基準，來執器之内分比之設定、以及在上述第第2插補換。及在上述第2開關之時脈輪出之切 31 · —種時脈控制電路，包括： ^相時脈產生電路’由輸入時脈來產生多出，或產生將其增倍而成之多相時脈而輸出；寺脈而輪 ill iLimi· n_ j ilk·· · · ________ ^_

2083-3822-PF3.ptc 第70頁 556072 案號9010^ 曰六、申請專利範圍第1、第2開關，將從上夕多相時脈當作輸入，而選擇時ί 時脈產生電路所輪出之第1插補器’將從上述第出； :：，出將上述時脈對間之相雨出之時脈對當作輸時脈#號，以及内分而相位調整後之第2插補器，將從上述第：輸出將上述時脈對間之相：：輪出之時脈對當作輸時脈信號，内分而相位調整後之其特徵在於：在上述第2插補器之輸出上播經過路徑被連接著；又時脈供給的時脈傳在上述第！插補器之輸出徑4效的延遲時間之仿真電路被連接/時脈傳播經過路並包括：牧考，相位比較電路，測出上述仿真時脈之相位差；、之輸出和上述輸入濾、波器’將從上述相果信號平滑化；乂斤輪出之相位比較結作f卢合美準器^以從上述濾波器所輪出之相位比t & L唬田基準，而往上數、以及往下數；位比較結果 f L解碼益’將上述第1計數器之計數輸出作加鼻電路，如瞀L 双狗出作解碼；移值；以1 述第1計數器之計數輸出和輪入偏碼二;將上述加算電路之輸出作解瑪；亍上述第1插第71頁 2083-3822-PF3.ptc 556072 案號 90104823

六、申請專利範圍補器之内分比之設定、以及在兹切換；夂在上述第1開關之時脈輸出之以上述第2解碼器之輪出當基準，一… 器之内分比之設定、以另* 订上述第2插補換。以及在上述第2開關之時脈輸出之切 3 2 · —種時脈控制電路，包括：夕相時脈產生電路，由輸入時脈來產生吝；ta蛀< 出，或產生將其增倍而成之多相時脈而輪。相時脈而輸 =1至第3開關’將從上述多相時脈 "目時脈當作輸入’而選擇時脈對以輸出=所輸出之第1至第3插補器，將從上述第】至第出，= J時脈對當作輸入’而輸出將上述輪出而相位調整後之時脈信號； Τ Π之相位差内分其特徵在於：在上述第3插補器之輸出上，接播經過路徑被連接著；寺脈七、給的時脈傳並包括：第1相位比較電路，測ψ 輸入時脈之相位差；、 Κ #補器之輸出和上述 Jlj慮，器，將從上述相位較結果信號平滑化； W祝出之相位比果ηΓΛ數/，以從上述第1濾波器所輸出之相位w 往上數、以及往下數；位比車父結第1解碼器，將上述第丨加算電路，加算i、+、$ ° σ计數輸出作解碼； II Μ仰以LWiU·//·泌》___________________ 十數輸出和輸入低 556072 修正曰六案號 901048W 申請專利範圍移值；以及第2解碼器，將上述加算電路之輸出作解碼；而以上述第1解碼器之解碼輸出當基準，以上述第2解碼器之解碼輸出當基準，插補器之内分比之設定、以及在上述第2開以二，之切換； W心崎脈輸出並包括：第2相位比較電路，測出上述時脈傳播出和上述第2插補器之輸出之相位差；、路徑之輸第2濾波器，將從上述第2相比較結果信號平滑化；电崎所輸出之相位 ρ Ϊ2/數器，以從上述第2濾波器所輸出之相谠备基準，而往上數、以及往下數；以及彳比較信第3解碼器’將上述第2計數器之計數輸出而以上述第3解碼器之解解碼；第3插補器之内分比之設定、出之切換。弟開關之時脈輸 33. —種時脈控制電路，包括：多相時脈產峰雷» ». 出’或產生將其增倍而成：广日=脈來產生多相時脈而輸第1至第4“ ：；ί二而輸出；多相時脈當作於入迷多相時脈產生電路所浐屮夕

2083-3822-PF3.ptc 第73頁第fUi而選擇時脈對以輸出^及第1S第4插補器，將從上述第i至第…:及所各自輸出 556072 六 ti 虎 90104R竹、申請專利範圍修正而：：J::J1’而輸出將上述時脈對間之相位差内分位调整後之時脈信號；其特徵在於：播_it述第4插補器之輸出上，接受時脈供給的時脈傳播經過路徑被連接著；並包括： ^1相位比較電路，測出上述第丨插補器之輸出和上述輸入時脈之上升緣之相位差； fch h ί 1濾波益，將從上述第1相位比較電路所輸出之相位比較結果信號平滑化；十數器，以從上述第丨濾波器所輪出之比較結果k旒當基準，而往上數、以及往下數；反相ΓΛ位比較電路，測出上述第2插補器之輸出、和以差；：上述輸入時脈反相後之信號之下降緣之相位比較、Γ果?號器平滑？;上述第2相位比較電路所輸出之相位較信ΓΛ數準器，，:匕上/第2濾波器所輸出之相位比結果、，田丞早而彺上數、以及往下數；計數：=;:將上述第1計數器之計數輸出和上述第2 °丁歡益之叶數輸出平均化；，將上述第1計數器之輸出作解碼；第3解牌=將上述第2計數器之輸出作解碼；以及 f解碼益，將上述平均化電路之輪出作解碼；

2083-3822-PF3.ptc 第74頁一第1至第3解碼器之解碼輸出當基準，來各自 556072 曰修正 90104m 六、申請專利範圍 __ 地執仃上述第丨至第3插之第1至第3 ^ 刀比之没疋、以及在上述、肩關之時脈輸出之切換；並包括：出和i 1^第1 出^述時脈傳播經過路徑之輸插補态之輸出之相位差；第3據波器，將從上述第3相位比較結果信號平滑化· 匕車乂電路所輸出之相位第3計數器，以從上述第3濾波果信匕基準，而往上數、以及往；；=相位比較結而域第3計數器之計數輸出作解碼；第4插補器之=解碼Ϊ出當基準’來執行上述出之切換。又疋以在上述第4開關之時脈輸路，3其4中所述的時脈控制電時脈產生電路，自選擇輸出從上述多相信號相位相鄰二的/相/脈中之第…、和上述第1 和上述“Λ ί成的第1時脈對；以及信號相位相鄰之差J第3信號、與和上述第3 & μ、+、哲第4化唬而成的第2時脈對； :上述第1、第2插補器各自包括：第1相位調餐田私^、七内分後之第1輪出信號：及輸出上述第1時脈對之時序差内分後之第2輪補益’輸出上述第2時脈對之時序差並包括： 556072

中上3^1ϊ^/γ32項所述的時脈控制電路，其電路所浐出Λ ! 選擇輸出從上述多相時脈產生相鄰之第2信號而成的第10夺脈對；以及31第“…目位與和上述第3 ^和上述第1信號既定相位差之第3信號信號相位相鄰之第4信號而成的第2時脈而上述第1、第2插補器各自包括：輸出上述第丨時脈對之時序差輸出上述第2時脈對之時序差内内第1相位調整用插補器，分後之第1輸出信號；以及第2相位調整用插補器，分後之第2輸出信號；並包括：。。第1至第3多重化電路，對於上述各個第4 盗，將從上述第1、第2相位調整用插補器所各自 1、第2輸出信號多重化而輸出。 4 ' 36.如申請專利範圍第33項所述的時脈控制電立 :上述第i至第4開關’各自選擇輸出從上述產生電路所輸出的多相時脈中之第1信號、和上述第丨作σ I 相鄰之第2信號而成的第1時脈對；以及 3 相位 556072 案號 90104823 六、申請專利範圍和上述第1信號既定相位差之第3信號、與信號相位相鄰之第4信號而成的第2時脈對；^和上述第3 而上述第1、第2插補器各自包括·· 第1相位調整用插補器，輸出上述第1時脈、内分後之第1輸出信號；以及 R對之時序差第2相位調整用插補器，輸出上述第2眸脱内分後之第2輸出信號；寻脈對之時序差並包括： ⑽至第4多重化電路，對於上述各個第】至第4插補，第述第1、第2相位調整用插補器所各自輸出的第 1、第2輸出信號多重化而輸出。控制3雷7敗如申Λ專利範圍第30、31、32或33項所述的時脈 ^出從t叶’二中上述多相時脈產生電路，由以複數地包括述輸入時脈所產生的多相時脈中之2個信號之相 2之信號的時序差分割電路而成的多相增倍電路所構成的增倍用插補器而成。 X叼夕控制3電8路30、31、32或33項户斤μ時脈 ΠΛ. „„ 述夕相時脈產生電路，包括： :知而產生多相時脉;及作輸入，而產，將上述除頻器之多相時脉輸出當而上述複脈增倍後之多相時脈；複數時脈增倍電路，包括：後之信號；以及刀°'路，輪出將2個輸入之時序羞分割 556072 修正曰案號90104823 左氣。11 六、申請專利範圍化；複數多重化電路’將2個時序差分割電路之輪出多重上述複數時序差分自丨雷枚丄脈當作輸入之時序差分:5 \由以包括了將同-相位時 ^ ^ J逼路’和將2個相位相鄰夕9加口丈脈δ作輸入之時序差分割電路^ ^ ^ ^ ^ ^ 、倍用插補器而成。夕相乓七電路所構成之增 39如申請專利範圍第38項所中上述多相時脈增倍生電路，包括：：：其 2η個時序差分割電路； ^後之b號之第21-1(其中，1< = 1< = η)個之時序差分割電路，了第I個之同一時脈，當作上述2個輸入；刖第21(其中，1<Μ< = η)個之時序差分割電路，以個之時脈、和第（I + lmodn)個（其中，, _ 曾 ^ τ X1 a - τ ,, 、中 m〇d表示餘數運 =·’而1 + 1 mod η為1 + 1除以n之餘數）之時脈當作輸並包括： 2n個脈衝寬度修正電路，將第】個（1中，i〈之時序差分割電路之輸出、和第（J + 2 mc；d n)個\/+2η mod η為J + 2除以η之餘數）之時序差分割電路之輸出當輸入；以及 η個多重化電路，將第K個（1< = K< = n)之脈衝寬度修正電路之輸出和第（Κ + η)個脈衝寬度修正電路之輸出當輸 40·如申請專利範圍第38項所述的控制電路，其 1 2083-3822-PF3.ptc 第78頁 556072 案號 90104823 六中

容上中述入述輸之制之制件申請專利範圍上述時序差分割電路，包括：邏輯反或電路，將第1、第2之輪入信號卷反相器，輸入了為上述邏輯反或電路二别入’以及電位；輸出之内部節串列連接在上述内部節點和接地間之開，以複數條互相地被並列連接；肖7L件和電而在連接至上述開關元件之控制端子之週爱，來決定附加在上述内部節點之電容量。β功控制信號 41·如申請專利範圍第38項所述的時脈控制上述時序差分割電路，包括：路’其第Γ:及電第第2輸入信號當作輸入，而輪出上第1以及第2輸入彳§唬之既定之邏輯運算結果· 尸開關元件’被連接W電源和内部；點之上述邏輯電路之輸出信號至控制端子；輸緩衝器電路，輸入端被連接至上述内部節點上内部節點之電位和臨界佶夕士丨M c上 Φ囉Μ # eI 小關係反相的情況下，使出邏輯值反相；第2開關元件，被串列】查垃中夕j連接至上述内部郎點和第2電源間’以第1又電流源來驅動開關動作；以& %動以及上述第1輸入信號來控第3開關元件，被串列連接至上述内部節點和第2電源間，以第2定電流源來驅動、以及上述第2輸入信號來控開關動作；又在上述内部節點和上述第2電源之間，由第4開關元和電谷而成的串列電個地被互相並列連接，並

556072 曰案號 901048M 六、申請專利範圍根據被供給至上述第4開關元件之押號，來決定附加在上述内部節點之工電制^旦子的週期控制信 42·如申請專利範圍第3〇、31 各里。控制電路，其中上述相位調整或⑺項所述的時脈邏輯電路’將第1、第2輸入信?卢：於包括：述第1以及第2輸入信號之既定之邏；入：而輸出上第1開關元件’被連接第1電源、果’ 入上述邏輯電路之輸出信號至部節點之間，而輸緩衝器電路，輸入端被連接至上及述内部節點之電位和臨界值之大：：：節點上’在上輸出邏輯值反相； ’、反相的情況下，使及上内入部 = 和/2電源之間1第1定電流源、以 = Λ 關動作之第2開關元件，和來自上述控制電路之控制信號來控制開關動作之 ^术件而成的串列電路，複數個地被互相並列連接.* 70 在上述内部節點和上述第2電源之間，以第’ 源、以及上述第2輸入信號來控制開關動作之机件，和來自上述控制電路之控制信號來控制開關 5開關兀件而成的串列電路，複數個地被互相並又在上述内部節點和上述第2電源之間，第6 ’ 和電容而成的串列電路，複數個地被互相並列連二，= 被連接至上述第6開關元件之週期控制信號 w 加在上述内部節點之電容量。來決定附 4 3 · —種時脈控制電路，包括： Ιϋϋ 第1至第3插補器’將2個信號當作輸入，而輪出將這

2083-3822-PF3.ptc 第80頁 556072 案號 90104R9^ 年六、申凊專利範圍些信號之相位差内分後之信號；其特徵在於：在上述第1插補器上，資料信號被共通輸入，而將上述資料信號延遲來輸出；在上述第2插補器上，輸入所輸入之時脈信號，而輸出將、時脈脈衝之前緣（leading edge)和後緣（Trai 1 ing edge)之時序差内分後之時脈信號；後緣第3插補器上，輸出上述時脈信號之時脈脈衝斤差内刀後之時脈信號；並匕括將上述第2、笛q 多重化電路；插補裔之輸出多重化而輸出之從上述多重化從上述第1插補器所輸出之時脈信號，作為為了鎖存供給至鎖存電路。剧出之資料之鎖存時序時脈，而被 4 4· 一種半導辦申請專利範圍第j2積、1電路裝置，其特徵在於：包括如 29、30、31、32 或 33項所 4沾5、6、了、8、9、10、11、 45. 一種半導體積轉^的時脈控制電路。其特徵在於：路裝置，包括複數巨集區塊，包括具有複數輪開關，將從^二塊上，包括：

2083-3822-PF3.ptc 第81頁號之電路，而產生由輪又個信號間之相位差内分後的信的增倍用插補器；』時脈增倍而成之多相時脈而輪出並在各自巨 ^^ 口用之多相時脈當作 556072 90104R9.^ 8. a :申^^ __ 人相Ζϊί其中至少2個時脈，·以及輪出# μ整用插補器，將上述開Μ 4 ^ 出：上述輸出之相位内分後2之輪出當作輪入’而述相二包括可變地控制在上述開‘：主碉整用插補器之内分比之時脈之切換、以及上路，46.如中請專利範圍第4、5之=制電路。邏^上述時序差分割電括項所述的時脈控制電述第！、第2之輸入？號之信號當輪入，而輸出上 Ν通道_電晶體就=的邏輯運算結果；而輪入上述邏輯雷至第1電源和内部節點之、、緩衝器電路，之輪出信號至其閘極，· $ =部節點之電位和臨：f連接至上述内部節點，而在上、輪出邏輯值反相； 1 之大小關係反相的情況下，使 Ρ通道M0S電晶體，/ l、 ^第1輪入信號之反相述内部節點和接地之間，將上驅動之；以及 σ唬§作閘極輸入，而以定電流來 Ρ通道M0S電晶體，名述第2輪入信號之反相边内部節點和接地之間，將上驅動之； Q就^作閘極輸入，而以定電流來而在上述開關元來決定附加在件和電容，I:』c接地之間，被串列連接之開關元件之控制端子上所供給並料接，…… 上述内部節點之電容量。週期控制信號上 -—申胃4 $範圍第1、2或3項所述的時脈控制電 -------'~ 2083-3822-PF3.ptc 第82頁 556072 90104823 雙 8· 1 j 、申請專利範圍主月 a_修正路 5 'Η* » ^中上述相位調整用插補器，包括：邏輯或（〇ί〇電路，將第！、第2輸入信號當作輸入；入通道MOS電晶體，被連接電源和内部節點之間，而輸，，輯或電路之輸出信號至閘極；以及，，器電路，輸入端被連接至上述内部節點上，在上二内部郎點之電位和臨界值之大小關係反相的情況下，使輸出邏輯值反相；

在上述内部節點和接地之間，將上述第1輸入信號當作閘極輸入，而以定電流源來驅動之ρ通道M〇S電晶體，和來自上述控制電路之控制信號來控制開關動作之開關元件而成的串列電路，複數個地被互相並列連接；在上述内部節點和接地之間，將上述第2輸入信號當作閘極輸入’而以定電流源來驅動之p通道電晶體，和來自上述控制電路之控制信號來控制開關動作之開關元件而成的串列電路，複數個地被互相並列連接；又在上述内部節點和接地之間，開關元件和電容而成的串列電路’複數個地被互相並列連接，並在被連接至上述開關元件之控制端子上之週期控制信號上，來決定附加在上述内部節點之電容量。

48·如申請專利範圍第1、2或3項所述的時脈控制路，其中上述相位調整用插補器，包括·· 邏輯反和（NMD)電路’將第1、第2輸入信號當作輸入； N通道MOS電晶體，被連接第1電源和内部節點之而輸入上述邏輯反和電路之輸出信號至閘極；以及

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H 90104823 六、申請專利範圍緩衝器電路，輸入端被連接至上述内部節點上， 2點之電位和臨界值之大小關係反相的情上輪出邏輯值反相； F，使过、丄上述内部節點和接地之間，將以第1反相電路把} 輸入信號反相後之信號當作閘極輸入，而以亡 =、來驅動之P通道霞電晶體，和來自上述控制電^ :號來控制開關動作之開關元件而成的串列電 = 地被互相並列連接；後數個在上述内部節點和接地之間，將以第2反相電路述第2輸入信號反相後之信號當作閘極輸入，而以定源來驅動之P通道M0S電晶體’和來自上述控制電 - 信號來控制開關動作之開關元件而成的串列電路，^ 地被互相並列連接； 1 關元件和電容而成，並在被連接至上號上，來決定附加又在上述内部節點和接地之間，開的串列電路，複數個地被互相並列連接述開關元件之控制端子上之週期控制信在上述内部節點之電容量。