CN116073820A - 时钟信号产生电路 - Google Patents

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Abstract

本发明披露了一种时钟信号产生电路，其包含一全域锁相回路以及多个本地锁相回路。在该时钟信号产生电路的操作中，该全域锁相回路用以接收一参考时钟信号以产生一同步时钟信号，且该多个本地锁相回路都接收该同步时钟信号以分别产生多个时钟信号，其中该多个时钟信号系分别用来产生多个输出时钟信号。

Description

时钟信号产生电路
技术领域
本发明系有关于时钟信号产生电路，尤指一种可以产生多个输出时钟信号的时钟信号产生电路。
背景技术
在目前的双倍数据率(Double Data Rate DDR)动态随机存取存储器(DynamicRandom Access Memory，DRAM)的实体层电路中，会具有一个锁相回路(Phase-LockedLoop，PLL)以产生一输出时钟信号，而该输出时钟信号再通过多个相位内插器(phaseinterpolator)或是多个延迟锁相回路(Delay Locked Loop，DLL)来产生数据信号(DQ)、数据选通信号(DQS)、指令信号(CMD)、位址信号(ADD)、双倍数据率时钟信号(DDRCK)、接收端时钟信号(CK_RX)等所需要的多个时钟信号。上述架构可以允许该多个时钟信号可以独立地进行相位调整，且也可以较容易地实现该多个时钟信号的同步。
然而，上述架构具有以下几个缺点：(1)当数据信号(DQ)的比特数较多时，例如32比特，时钟树(clock tree)在电路布局上会具有较长的长度，因此会导入额外的时钟抖动(clock jitter)，而这些时钟抖动并无法被滤除掉；(2)目前的DRAM在操作上通常会具有动态频率调整(Dynamic Frequency Scaling，DFS)机制以节省功耗，然而，动态频率调整所需的稳定时间非常短，再加上锁相回路通常不会设计太高的频宽以确保其稳定性，故在实作上难以实现快速且任意频率的动态频率调整。
发明内容
因此，本发明的目的之一在于提出一种的时钟信号产生电路，其可以产生多个可以独立调整相位的时钟信号，并解决了先前技术中时钟树过长与难以实现快速且任意频率的动态频率调整的问题。
在本发明的一个实施例中，披露了一种时钟信号产生电路，其包含一全域锁相回路以及多个本地锁相回路。在该时钟信号产生电路的操作中，该全域锁相回路用以接收一参考时钟信号以产生一同步时钟信号，且该多个本地锁相回路都接收该同步时钟信号以分别产生多个时钟信号，其中该多个时钟信号分别用来产生多个输出时钟信号。
附图说明
图1为本发明一实施例之时钟信号产生电路的示意图。
图2为使用时钟信号产生电路内使用多工器来产生多个输出时钟信号的示意图。
图3为根据本发明一实施例之本地锁相回路的示意图。
图4为根据本发明一实施例之输出致能信号产生电路的示意图。
具体实施方式
图1为本发明一实施例之时钟信号产生电路100的示意图。如图1所示，时钟信号产生电路100包含了一全域锁相回路(Global PLL)110、多个本地锁相回路(Local PLL)以及多个相位调整电路，在本实施例中，系以130_1～130_9、140_1～140_8、150_1～150_8、160_1～160_8、170_1、170_2为例来进行说明。在本实施例中，时钟信号产生电路100系应用于产生32比特之数据信号的一DRAM控制器的实体层电路，且时钟信号产生电路100用来产生数据信号(DQ)、数据选通信号(DQS)、指令信号(CMD)、位址信号(ADD)、双倍数据率时钟信号(DDRCK)、接收端时钟信号(CK_RX)等所需要的多个时钟信号。此外，在本实施例中，相位调整电路130_1～130_9、140_1～140_8、150_1～150_8、160_1～160_8、170_1、170_2可以使用相位内插器(phase interpolator)来实现，并以五个本地锁相回路120_1～120_5为例，上述实施方式仅作为范例说明，并非本发明的限制。
在时钟信号产生电路100的操作中，全域锁相回路110接收一参考时钟信号CKREF以产生一同步时钟信号CKSYNC，同步时钟信号CKSYNC具有较高的频率，例如200MHz～400MHz。接着，本地锁相回路120_1接收同步时钟信号CKSYNC，以同步时钟信号CKSYNC作为一参考时钟信号以产生一第一时钟信号CK_DQ_S0，相位调整电路130_1～130_9对第一时钟信号CK_DQ_S0进行相位调整而分别产生第一组输出时钟信号CK_DQ0～CK_DQ7及CK_DQS，其中输出时钟信号CK_DQ0～CK_DQ7分别用于数据信号中第1～8个比特的传送，而输出时钟信号CK_DQS则用于产生数据选通信号。相似地，本地锁相回路120_2接收同步时钟信号CKSYNC，并将同步时钟信号CKSYNC作为一参考时钟信号以产生一第二时钟信号CK_DQ_S1，相位调整电路140_1～140_8对第二时钟信号CK_DQ_S1进行相位调整而分别产生第二组输出时钟信号CK_DQ8～CK_DQ15，其中输出时钟信号CK_DQ8～CK_DQ15分别用于数据信号中第9～16个比特的传送。本地锁相回路120_3接收同步时钟信号CKSYNC，并将同步时钟信号CKSYNC作为一参考时钟信号以产生一第三时钟信号CK_DQ_S2，相位调整电路150_1～150_8对第三时钟信号CK_DQ_S2进行相位调整，以分别产生第三组输出时钟信号CK_DQ16～CK_DQ23，其中输出时钟信号CK_DQ16～CK_DQ23分别用于数据信号中第17～24个比特的传送。本地锁相回路120_4接收同步时钟信号CKSYNC，并将同步时钟信号CKSYNC作为一参考时钟信号以产生一第四时钟信号CK_DQ_S3，相位调整电路160_1～160_8对第四时钟信号CK_DQ_S3进行相位调整，以分别产生第四组输出时钟信号CK_DQ24～CK_DQ31，其中输出时钟信号CK_DQ24～CK_DQ31分别用于数据信号中第25～32个比特的传送。本地锁相回路120_5接收同步时钟信号CKSYNC，并将同步时钟信号CKSYNC作为一参考时钟信号以产生一第五时钟信号CK_CMD，相位调整电路170_1、170_2对第五时钟信号CK_CMD进行相位调整，以分别产生第五组输出时钟信号CK_DDR、CK_ADD，其中输出时钟信号CK_DDR、CK_ADD分别用于产生双倍数据率时钟信号与位址信号；此外，第五组时钟信号可另外包含时钟信号CK_CMD、CK_RX、CK_MC，以用于产生命令信号(command signal)及内部所需的时钟信号。
在图1之时钟信号产生电路100的架构中，通过使用全域锁相回路110所产生之高频率的同步时钟信号CKSYNC来作为参考时钟信号，本地锁相回路120_1～120_5可以具有较大的频宽，且具有较短的锁定时间(locking time)，因此，可以通过改变本地锁相回路120_1～120_5内之除频器的除数来快速地切换至不同的频率。此外，由于本地锁相回路120_1～120_5分别产生用于不同信号的第一组至第五组时钟信号，因此本地锁相回路120_1～120_5可以分别设置于对应的接点/接脚的附近，例如本地锁相回路120_1可以设置于用于传送数据信号中第1～8个比特(亦即，DQ0～DQ7)的接点附近、本地锁相回路120_2可以设置于用于传送数据信号中第9～16个比特(亦即，DQ8～DQ15)的接点附近，以大幅降低时钟树(clock tree)在电路布局上的长度，以降低因为时钟树长度过长而导入的时钟抖动。
需注意的是，在图1的实施例中，假设DRAM控制器所传送的数据信号为32比特，而四个本地锁相回路120_1～120_4中每一者所输出的一时钟信号系用来产生供传送8比特数据信号的时钟信号，然而，此并非是本发明的限制。在其他的实施例中，DRAM控制器所传送的数据信号并不限定为32比特，而用来产生时钟信号的本地锁相回路120_1～120_4的数量也不限定是4个，且相位调整电路所产生之输出时钟信号的数量也可以根据数据信号的比特数而有所改变，且每一个本地锁相回路所对应之相位调整电路的数量也不限于图1所示。
在图1所示的实施例中，所需的时钟信号系通过多个相位调整电路130_1～130_9、140_1～140_8、150_1～150_8、160_1～160_8、170_1、170_2来产生，然而，本发明并不以此为限。在其他的实施例中，每一个本地锁相回路120_1～120_5可以产生多个具有不同相位的时钟信号，而图1的相位调整电路可以被替换为一多工器以选择出所需的时钟信号。具体来说，参考图2，本地锁相回路120_1产生具有16个不同相位的时钟信号CK_DQ_S0，而多工器210_1接收16个不同相位的时钟信号CK_DQ_S0并选择其一来作为输出时钟信号CK_DQ0、多工器210_2接收16个不同相位的时钟信号CK_DQ_S0并选择其一来作为输出时钟信号CK_DQ1、…、多工器210_8接收16个不同相位的时钟信号CK_DQ_S0并选择其一来作为输出时钟信号CK_DQ7，且多工器210_9接收16个不同相位的时钟信号CK_DQ_S0并选择其一来作为输出时钟信号CK_DQS。
图3为根据本发明一实施例之本地锁相回路120_1的示意图。如图3所示，本地锁相回路120_1包含了一相位频率检测器310、一电荷泵320、一低通滤波器330、一震荡器340、一回路除频器350、一后端除频器360、一多相位时钟产生单元370以及一取样电路(在本实施例中以一正反器380为例)。在本实施例中，相位频率检测器310根据同步时钟信号CKSYNC以及一反馈时钟信号CKBK以产生一检测结果，电荷泵320根据该检测结果以产生一控制信号Vc，而低通滤波器330对控制信号Vc进行滤波操作以产生一滤波后控制信号Vc’，以控制震荡器340产生多个震荡器输出时钟信号(以下简称时钟信号CK0、CKVCO<7:0>)。以上关于相位频率检测器310、电荷泵320、低通滤波器330与震荡器340的内容已为本领域具有通常知识者所熟知，故细节不再赘述。
接着，回路除频器350对时钟信号CK0进行除频操作，以产生反馈时钟信号CKBK，其中回路除频器350的除数是可调整的。正反器380接收一输出致能信号OE，并通过反馈时钟信号CKBK的触发以产生一输出致能同步信号OESYNC，其中输出致能同步信号OESYNC系用来控制后端除频器360是否可以输出除频后信号。举例来说，当输出致能同步信号OESYNC具有逻辑值“1”时，后端除频器360对时钟信号CK0进行除频操作以产生一除频后时钟信号CKDIV；而当输出致能同步信号OESYNC具有逻辑值“0”时，后端除频器360则不会输出除频后时钟信号CKDIV。在一实施例中，输出致能信号OE系通过如图4所示之一输出致能信号产生电路400所产生的。在图4中，输出致能信号产生电路400包含了两个取样电路(在本实施例中系以正反器410、420为例)，其中正反器410根据同步时钟信号CKSYNC来对一致能启动信号EN_OUT进行取样，且正反器420再根据同步时钟信号CKSYNC来对正反器410的输出信号进行取样以产生输出致能信号OE。需注意的是，图4所示之电路架构以及正反器的数量仅是作为范例说明，而非是本发明的限制，只要输出致能信号产生电路400系使用同步时钟信号CKSYNC来产生输出致能信号OE，以使得同步时钟信号CKSYNC与输出致能信号OE的相位有一定的相位关系或是固定的相位关系，输出致能信号产生电路400可以有不同的设计。
接着，关于后端除频器360与多相位时钟产生单元370，当后端除频器360根据输出致能同步信号OESYNC以开始对时钟信号CK0进行除频操作以产生除频后时钟信号CKDIV之后，多相位时钟产生单元370可以使用时钟信号CKVCO<7:0>来对除频后时钟信号CKDIV进行取样，以产生多个不同相位的时钟信号CK_DQ_S0，例如本实施例之16个不同相位的时钟信号CK_DQ_S0<16:0>。举例来说，除频后时钟信号CKDIV的频率可以是时钟信号CKVCO<7:0>的一半，而多相位时钟产生单元370内部可以包含16个取样电路，以供使用八个时钟信号CKVCO<7:0>中的每一者对除频后时钟信号CKDIV进行两次取样操作，以产生16个不同相位的时钟信号CK_DQ_S0<16:0>。
在图3的实施例中，输出致能信号OE是本地锁相回路120_1的输入信号，且用来控制本地锁相回路120_1是否输出16个不同相位的时钟信号CK_DQ_S0<16:0>，而正反器380通过使用反馈时钟信号CKBK来对输出致能信号OE进行取样来产生输出致能同步信号OESYNC，以控制后端除频器360输出除频后时钟信号CKDIV的时间。因此，因为反馈时钟信号CKBK与震荡器340所输出的时钟信号CK0具有固定的相位关系，故输出致能同步信号OESYNC与时钟信号CK0也会具有固定的相位关系，因此后端除频器360开启与关闭的时间点可以被输出致能信号OE精确地控制，而不会造成后端除频器360太早或太晚输出除频后时钟信号CKDIV的情形发生。
在一实施例中，本地锁相回路120_2～120_5可以具有与本地锁相回路120_1类似的电路架构，且本地锁相回路120_1～120_5所接收到的输出致能信号OE系由同一个电路所产生，例如由输出致能信号产生电路400所产生，以确保时钟信号产生电路100所输出之时钟信号在时序上的正确性。
以上所述仅为本发明之优选实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。
【符号说明】
100:时钟信号产生电路
110:全域锁相回路
120_1～120_5:本地锁相回路
130_1～130_9,140_1～140_8,150_1～150_8,160_1～160_8:相位调整电路
170_1,170_2:相位调整电路
210_1～210_9:多工器
310:相位频率检测器
320:电荷泵
330:低通滤波器
340:震荡器
350:回路除频器
360:后端除频器
370:多相位时钟产生单元
380:正反器
400:输出致能信号产生电路
410,420:正反器
CKREF:参考时钟信号
CKSYNC:同步时钟信号
CK_DQ_S0:第一时钟信号
CK_DQ_S1:第二时钟信号
CK_DQ_S2:第三时钟信号
CK_DQ_S3:第四时钟信号
CK_CMD:第五时钟信号
CK_DQ0～CK_DQ7,CK_DQS,CK_DQ8～CK_DQ15:输出时钟信号
CK_DQ16～CK_DQ23,CK_DQ24～CK_DQ31:输出时钟信号
CK_DDR,CK_ADD,CK_RX,CK_MC:输出时钟信号
CK0:震荡器输出时钟信号
CKDIV:除频后时钟信号
CKBK:反馈时钟信号
OE:输出致能信号
OESYNC:输出致能同步信号
EN_OUT:致能启动信号
Vc:控制信号
Vc’:滤波后控制信号。

Claims (10)

1.一种时钟信号产生电路，包含：
一全域锁相回路，用以接收一参考时钟信号以产生一同步时钟信号；以及
多个本地锁相回路，该多个本地锁相回路都接收该同步时钟信号以分别产生多个时钟信号，该多个时钟信号分别用来产生多个输出时钟信号。
2.根据权利要求1所述的时钟信号产生电路，其中该多个本地锁相回路至少包含一第一本地锁相回路与一第二本地锁相回路，该第一本地锁相回路接收该同步时钟信号以产生至少一第一时钟信号，以供产生多个第一输出时钟信号；以及该第二本地锁相回路接收该同步时钟信号以产生至少一第二时钟信号，以供产生多个第二输出时钟信号。
3.根据权利要求2所述的时钟信号产生电路，其中该时钟信号产生电路位于一动态随机存取存储器中，且该多个第一输出时钟信号用于一数据信号中第一部分比特的传送，且该多个第二输出时钟信号用于该数据信号中第二部分比特的传送。
4.根据权利要求2所述的时钟信号产生电路，还包含：
多个第一相位调整电路，用以分别对该至少一第一时钟信号进行相位调整，以产生该多个第一输出时钟信号；以及
多个第二相位调整电路，用以分别对该至少一第二时钟信号进行相位调整，以产生该多个第二输出时钟信号。
5.根据权利要求2所述的时钟信号产生电路，其中该第一本地锁相回路接收该同步时钟信号以产生多个第一时钟信号，该第二本地锁相回路接收该同步时钟信号以产生多个第二时钟信号，以及该时钟信号产生电路还包含：
多个第一多工器，其中每一个第一多工器接收该多个第一时钟信号，并自该多个第一时钟信号中选择一个，以产生该多个第一输出时钟信号；以及
多个第二多工器，其中每一个第二多工器接收该多个第二时钟信号，并自该多个第二时钟信号中选择一个，以产生该多个第二输出时钟信号。
6.根据权利要求1所述的时钟信号产生电路，其中该多个本地锁相回路中的每一者接收相同的一输出致能信号，以同步该多个输出时钟信号。
7.根据权利要求1所述的时钟信号产生电路，其中该多个本地锁相回路包含一第一本地锁相回路，且该第一本地锁相回路包含：
一相位频率检测器，用以接收该同步时钟信号以及一反馈时钟信号，以产生一检测结果；
一电荷泵，耦接于该相位频率检测器，用以根据该检测结果以产生一控制信号；
一低通滤波器，耦接于该电荷泵，用以对该控制信号进行滤波操作以产生一滤波后控制信号；
一震荡器，耦接于该低通滤波器，用以根据该滤波后控制信号以产生一震荡器输出时钟信号；
一回路除频器，耦接于该震荡器，用以对该震荡器输出时钟信号进行除频操作以产生该反馈时钟信号；以及
一后端除频器，耦接于该震荡器，用以对该震荡器输出时钟信号进行除频操作以产生该多个时钟信号中的至少一个。
8.根据权利要求7所述的时钟信号产生电路，其中该第一本地锁相回路还包含：
一取样电路，耦接于该回路除频器，用以使用该反馈时钟信号来对一输出致能信号进行取样，以产生一输出致能同步信号；
其中该后端除频器根据该输出致能同步信号以决定是否输出该多个时钟信号中的该至少一个。
9.根据权利要求8所述的时钟信号产生电路，还包含：
一输出致能信号产生电路，用以使用该同步时钟信号来对一致能启动信号进行取样，以产生该输出致能信号。
10.根据权利要求9所述的时钟信号产生电路，其中该多个本地锁相回路中的每一者接收相同的该输出致能信号，以同步该多个输出时钟信号。
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