TWI792830B - 時脈產生電路 - Google Patents

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Abstract

本發明揭露了一種時脈產生電路，其包含有一全域鎖相迴路以及多個本地鎖相迴路。在該時脈產生電路的操作中，該全域鎖相迴路用以接收一參考時脈訊號以產生一同步時脈訊號，且該多個本地鎖相迴路都接收該同步時脈訊號以分別產生多個時脈訊號，其中該多個時脈訊號係分別用來產生多個輸出時脈訊號。

Description

時脈產生電路
本發明係有關於時脈產生電路，尤指一種可以產生多個輸出時脈訊號的時脈產生電路。
在目前的雙倍資料率(Double Data Rate DDR)動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)的實體層電路中，會具有一個鎖相迴路(Phase-Locked Loop，PLL)以產生一輸出時脈訊號，而該輸出時脈訊號再透過多個相位內插器(phase interpolator)或是多個延遲鎖相迴路(Delay Locked Loop，DLL)來產生資料訊號(DQ)、資料選通訊號(DQS)、指令訊號(CMD)、位址訊號(ADD)、雙倍資料率時脈訊號(DDRCK)、接收端時脈訊號(CK_RX)等所需要的多個時脈訊號。上述架構可以允許該多個時脈訊號可以獨立地進行相位調整，且也可以較容易地實現該多個時脈訊號的同步。
然而，上述架構具有以下幾個缺點：(1)當資料訊號(DQ)的位元數較多時，例如32位元，時脈樹(clock tree)在電路佈局上會具有較長的長度，因此會導入額外的時脈抖動(clock jitter)，而這些時脈抖動並無法被濾除掉；(2)目前的DRAM在操作上通常會具有動態頻率調整(Dynamic Frequency Scaling，DFS)機制以節省功耗，然而，動態頻率調整所需的穩定時間非常短，再加上鎖相迴路通 常不會設計太高的頻寬以確保其穩定性，故在實作上難以實現快速且任意頻率的動態頻率調整。
因此，本發明的目的之一在於提出一種的時脈產生電路，其可以產生多個可以獨立調整相位的時脈訊號，並解決了先前技術中時脈樹過長與難以實現快速且任意頻率的動態頻率調整的問題。
在本發明的一個實施例中，揭露了一種時脈產生電路，其包含有一全域鎖相迴路以及多個本地鎖相迴路。在該時脈產生電路的操作中，該全域鎖相迴路用以接收一參考時脈訊號以產生一同步時脈訊號，且該多個本地鎖相迴路都接收該同步時脈訊號以分別產生多個時脈訊號，其中該多個時脈訊號係分別用來產生多個輸出時脈訊號。
100:時脈產生電路
110:全域鎖相迴路
120_1~120_5:本地鎖相迴路
130_1~130_9,140_1~140_8,150_1~150_8,160_1~160_8:相位調整電路
170_1,170_2:相位調整電路
210_1~210_9:多工器
310:相位頻率偵測器
320:電荷泵
330:低通濾波器
340:震盪器
350:迴路除頻器
360:後端除頻器
370:多相位時脈產生單元
380:正反器
400:輸出致能訊號產生電路
410,420:正反器
CKREF:參考時脈訊號
CKSYNC:同步時脈訊號
CK_DQ_S0:第一時脈訊號
CK_DQ_S1:第二時脈訊號
CK_DQ_S2:第三時脈訊號
CK_DQ_S3:第四時脈訊號
CK_CMD:第五時脈訊號
CK_DQ0~CK_DQ7,CK_DQS,CK_DQ8~CK_DQ15:輸出時脈訊號
CK_DQ16~CK_DQ23,CK_DQ24~CK_DQ31:輸出時脈訊號
CK_DDR,CK_ADD,CK_RX,CK_MC:輸出時脈訊號
CK0:震盪器輸出時脈訊號
CKDIV:除頻後時脈訊號
CKBK:回授時脈訊號
OE:輸出致能訊號
OESYNC:輸出致能同步訊號
EN_OUT:致能啟動訊號
Vc:控制訊號
Vc’:濾波後控制訊號
第1圖為本發明一實施例之時脈產生電路的示意圖。
第2圖為使用時脈產生電路內使用多工器來產生多個輸出時脈訊號的示意圖。
第3圖為根據本發明一實施例之本地鎖相迴路的示意圖。
第4圖為根據本發明一實施例之輸出致能訊號產生電路的示意圖。
第1圖為本發明一實施例之時脈產生電路100的示意圖。如第1圖所 示，時脈產生電路100包含了一全域鎖相迴路(Global PLL)110、多個本地鎖相迴路(Local PLL)以及多個相位調整電路，在本實施例中，係以130_1~130_9、140_1~140_8、150_1~150_8、160_1~160_8、170_1、170_2為例來進行說明。在本實施例中，時脈產生電路100係應用於產生32位元之資料訊號的一DRAM控制器的實體層電路，且時脈產生電路100用來產生資料訊號(DQ)、資料選通訊號(DQS)、指令訊號(CMD)、位址訊號(ADD)、雙倍資料率時脈訊號(DDRCK)、接收端時脈訊號(CK_RX)等所需要的多個時脈訊號。此外，在本實施例中，相位調整電路130_1~130_9、140_1~140_8、150_1~150_8、160_1~160_8、170_1、170_2可以使用相位內插器(phase interpolator)來實現，並以五個本地鎖相迴路120_1~120_5為例，上述實施方式僅作為範例說明，並非本發明的限制。
在時脈產生電路100的操作中，全域鎖相迴路110接收一參考時脈訊號CKREF以產生一同步時脈訊號CKSYNC，同步時脈訊號CKSYNC具有較高的頻率，例如200MHz~400MHz。接著，本地鎖相迴路120_1接收同步時脈訊號CKSYNC，以同步時脈訊號CKSYNC作為一參考時脈訊號以產生一第一時脈訊號CK_DQ_S0，相位調整電路130_1~130_9對第一時脈訊號CK_DQ_S0進行相位調整而分別產生第一組輸出時脈訊號CK_DQ0~CK_DQ7及CK_DQS，其中輸出時脈訊號CK_DQ0~CK_DQ7分別用於資料訊號中第1~8個位元的傳送，而輸出時脈訊號CK_DQS則用於產生資料選通訊號。相似地，本地鎖相迴路120_2接收同步時脈訊號CKSYNC，並將同步時脈訊號CKSYNC作為一參考時脈訊號以產生一第二時脈訊號CK_DQ_S1，相位調整電路140_1~140_8對第二時脈訊號CK_DQ_S1進行相位調整而分別產生第二組輸出時脈訊號CK_DQ8~CK_DQ15，其中輸出時脈訊號CK_DQ8~CK_DQ15分別用於資料訊號中第9~16個位元的傳送。本地鎖相迴路120_3接收同步時脈訊號CKSYNC，並將 同步時脈訊號CKSYNC作為一參考時脈訊號以產生一第三時脈訊號CK_DQ_S2，相位調整電路150_1~150_8對第三時脈訊號CK_DQ_S2進行相位調整，以分別產生第三組輸出時脈訊號CK_DQ16~CK_DQ23，其中輸出時脈訊號CK_DQ16~CK_DQ23分別用於資料訊號中第17~24個位元的傳送。本地鎖相迴路120_4接收同步時脈訊號CKSYNC，並將同步時脈訊號CKSYNC作為一參考時脈訊號以產生一第四時脈訊號CK_DQ_S3，相位調整電路160_1~160_8對第四時脈訊號CK_DQ_S3進行相位調整，以分別產生第四組輸出時脈訊號CK_DQ24~CK_DQ31，其中輸出時脈訊號CK_DQ24~CK_DQ31分別用於資料訊號中第25~32個位元的傳送。本地鎖相迴路120_5接收同步時脈訊號CKSYNC，並將同步時脈訊號CKSYNC作為一參考時脈訊號以產生一第五時脈訊號CK_CMD，相位調整電路170_1、170_2對第五時脈訊號CK_CMD進行相位調整，以分別產生第五組輸出時脈訊號CK_DDR、CK_ADD，其中輸出時脈訊號CK_DDR、CK_ADD分別用於產生雙倍資料率時脈訊號與位址訊號；此外，第五組時脈訊號可另外包含時脈訊號CK_CMD、CK_RX、CK_MC，以用於產生命令訊號(command signal)及內部所需的時脈訊號。
在第1圖之時脈產生電路100的架構中，透過使用全域鎖相迴路110所產生之高頻率的同步時脈訊號CKSYNC來作為參考時脈訊號，本地鎖相迴路120_1~120_5可以具有較大的頻寬，且具有較短的鎖定時間(locking time)，因此，可以透過改變本地鎖相迴路120_1~120_5內之除頻器的除數來快速地切換至不同的頻率。此外，由於本地鎖相迴路120_1~120_5分別產生用於不同訊號的第一組至第五組時脈訊號，因此本地鎖相迴路120_1~120_5可以分別設置於對應的接點/接腳的附近，例如本地鎖相迴路120_1可以設置於用於傳送資料訊號中第1~8個位元(亦即，DQ0~DQ7)的接點附近、本地鎖相迴路120_2可以設置於用於傳送 資料訊號中第9~16個位元(亦即，DQ8~DQ15)的接點附近，以大幅降低時脈樹(clock tree)在電路佈局上的長度，以降低因為時脈樹長度過長而導入的時脈抖動。
需注意的是，在第1圖的實施例中，係假設DRAM控制器所傳送的資料訊號為32位元，而四個本地鎖相迴路120_1~120_4中每一者所輸出的一時脈訊號係用來產生供傳送8位元資料訊號的時脈訊號，然而，此並非是本發明的限制。在其他的實施例中，DRAM控制器所傳送的資料訊號並不限定為32位元，而用來產生時脈訊號的本地鎖相迴路120_1~120_4的數量也不限定是4個，且相位調整電路所產生之輸出時脈訊號的數量也可以根據資料訊號的位元數而有所改變，且每一個本地鎖相迴路所對應之相位調整電路的數量也不限於第1圖所示。
在第1圖所示的實施例中，所需的時脈訊號係透過多個相位調整電路130_1~130_9、140_1~140_8、150_1~150_8、160_1~160_8、170_1、170_2來產生，然而，本發明並不以此為限。在其他的實施例中，每一個本地鎖相迴路120_1~120_5可以產生多個具有不同相位的時脈訊號，而第1圖的相位調整電路可以被替換為一多工器以選擇出所需的時脈訊號。具體來說，參考第2圖，本地鎖相迴路120_1產生具有16個不同相位的時脈訊號CK_DQ_S0，而多工器210_1接收16個不同相位的時脈訊號CK_DQ_S0並選擇其一來作為輸出時脈訊號CK_DQ0、多工器210_2接收16個不同相位的時脈訊號CK_DQ_S0並選擇其一來作為輸出時脈訊號CK_DQ1、...、多工器210_8接收16個不同相位的時脈訊號CK_DQ_S0並選擇其一來作為輸出時脈訊號CK_DQ7，且多工器210_9接收16個不同相位的時脈訊號CK_DQ_S0並選擇其一來作為輸出時脈訊號CK_DQS。
第3圖為根據本發明一實施例之本地鎖相迴路120_1的示意圖。如第3圖所示，本地鎖相迴路120_1包含了一相位頻率偵測器310、一電荷泵320、一低通濾波器330、一震盪器340、一迴路除頻器350、一後端除頻器360、一多相位時脈產生單元370以及一取樣電路(在本實施例中以一正反器380為例)。在本實施例中，相位頻率偵測器310根據同步時脈訊號CKSYNC以及一回授時脈訊號CKBK以產生一偵測結果，電荷泵320根據該偵測結果以產生一控制訊號Vc，而低通濾波器330對控制訊號Vc進行濾波操作以產生一濾波後控制訊號Vc’，以控制震盪器340產生多個震盪器輸出時脈訊號(以下簡稱時脈訊號CK0、CKVCO<7：0>)。以上關於相位頻率偵測器310、電荷泵320、低通濾波器330與震盪器340的內容已為本領域具有通常知識者所熟知，故細節不再贅述。
接著，迴路除頻器350對時脈訊號CK0進行除頻操作，以產生回授時脈訊號CKBK，其中迴路除頻器350的除數是可調整的。正反器380接收一輸出致能訊號OE，並透過回授時脈訊號CKBK的觸發以產生一輸出致能同步訊號OESYNC，其中輸出致能同步訊號OESYNC係用來控制後端除頻器360是否可以輸出除頻後訊號。舉例來說，當輸出致能同步訊號OESYNC具有邏輯值“1”時，後端除頻器360對時脈訊號CK0進行除頻操作以產生一除頻後時脈訊號CKDIV；而當輸出致能同步訊號OESYNC具有邏輯值“0”時，後端除頻器360則不會輸出除頻後時脈訊號CKDIV。在一實施例中，輸出致能訊號OE係透過如第4圖所示之一輸出致能訊號產生電路400所產生的。在第4圖中，輸出致能訊號產生電路400包含了兩個取樣電路(在本實施例中係以正反器410、420為例)，其中正反器410根據同步時脈訊號CKSYNC來對一致能啟動訊號EN_OUT進行取樣，且正反器420再根據同步時脈訊號CKSYNC來對正反器410的輸出訊號進行 取樣以產生輸出致能訊號OE。需注意的是，第4圖所示之電路架構以及正反器的數量僅是作為範例說明，而非是本發明的限制，只要輸出致能訊號產生電路400係使用同步時脈訊號CKSYNC來產生輸出致能訊號OE，以使得同步時脈訊號CKSYNC與輸出致能訊號OE的相位有一定的相位關係或是固定的相位關係，輸出致能訊號產生電路400可以有不同的設計。
接著，關於後端除頻器360與多相位時脈產生單元370，當後端除頻器360根據輸出致能同步訊號OESYNC以開始對時脈訊號CK0進行除頻操作以產生除頻後時脈訊號CKDIV之後，多相位時脈產生單元370可以使用時脈訊號CKVCO<7：0>來對除頻後時脈訊號CKDIV進行取樣，以產生多個不同相位的時脈訊號CK_DQ_S0，例如本實施例之16個不同相位的時脈訊號CK_DQ_S0<16：0>。舉例來說，除頻後時脈訊號CKDIV的頻率可以是時脈訊號CKVCO<7：0>的一半，而多相位時脈產生單元370內部可以包含16個取樣電路，以供使用八個時脈訊號CKVCO<7：0>中的每一者對除頻後時脈訊號CKDIV進行兩次取樣操作，以產生16個不同相位的時脈訊號CK_DQ_S0<16：0>。
在第3圖的實施例中，輸出致能訊號OE是本地鎖相迴路120_1的輸入訊號，且用來控制本地鎖相迴路120_1是否輸出16個不同相位的時脈訊號CK_DQ_S0<16：0>，而正反器380透過使用回授時脈訊號CKBK來對輸出致能訊號OE進行取樣來產生輸出致能同步訊號OESYNC，以控制後端除頻器360輸出除頻後時脈訊號CKDIV的時間。因此，因為回授時脈訊號CKBK與震盪器340所輸出的時脈訊號CK0具有固定的相位關係，故輸出致能同步訊號OESYNC與時脈訊號CK0也會具有固定的相位關係，因此後端除頻器360開啟與關閉的時間點可以被輸出致能訊號OE精確地控制，而不會造成後端除頻器360太早或太晚輸出除頻 後時脈訊號CKDIV的情形發生。
在一實施例中，本地鎖相迴路120_2~120_5可以具有與第3圖所示之本地鎖相迴路120_1類似的電路架構，且本地鎖相迴路120_1~120_5所接收到的輸出致能訊號OE係由同一個電路所產生，例如由輸出致能訊號產生電路400所產生，以確保時脈產生電路100所輸出之時脈訊號在時序上的正確性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:時脈產生電路
110:全域鎖相迴路
120_1~120_5:本地鎖相迴路
130_1~130_9,140_1~140_8,150_1~150_8,160_1~160_8:相位調整電路
170_1,170_2:相位調整電路
CKREF:參考時脈訊號
CKSYNC:同步時脈訊號
CK_DQ_S0:第一時脈訊號
CK_DQ_S1:第二時脈訊號
CK_DQ_S2:第三時脈訊號
CK_DQ_S3:第四時脈訊號
CK_CMD:第五時脈訊號
CK_DQ0~CK_DQ7,CK_DQS,CK_DQ8~CK_DQ15:輸出時脈訊號
CK_DQ16~CK_DQ23,CK_DQ24~CK_DQ31:輸出時脈訊號
CK_DDR,CK_ADD,CK_RX,CK_MC:輸出時脈訊號

Claims (8)

  1. 一種時脈產生電路，包含有：一全域鎖相迴路，用以接收一參考時脈訊號以產生一同步時脈訊號；以及多個本地鎖相迴路，該多個本地鎖相迴路都接收該同步時脈訊號以分別產生多個時脈訊號，該多個時脈訊號係分別用來產生多個輸出時脈訊號；其中該多個本地鎖相迴路至少包含一第一本地鎖相迴路與一第二本地鎖相迴路，該第一本地鎖相迴路接收該同步時脈訊號以產生至少一第一時脈訊號，以供產生多個第一輸出時脈訊號；以及該第二本地鎖相迴路接收該同步時脈訊號以產生至少一第二時脈訊號，以供產生多個第二輸出時脈訊號；其中該時脈產生電路係位於一動態隨機存取記憶體中，且該多個第一輸出時脈訊號係用於一資料訊號(DQ)中第一部分位元的傳送，且該多個第二輸出時脈訊號係用於該資料訊號中第二部分位元的傳送。
  2. 如申請專利範圍第1項所述之時脈產生電路，另包含有：多個第一相位調整電路，用以分別對該至少一第一時脈訊號進行相位調整，以產生該多個第一輸出時脈訊號；以及多個第二相位調整電路，用以分別對該至少一第二時脈訊號進行相位調整，以產生該多個第二輸出時脈訊號。
  3. 如申請專利範圍第1項所述之時脈產生電路，其中該第一本地鎖相迴路接收該同步時脈訊號以產生多個第一時脈訊號，該第二本地鎖相迴路接收該同步時脈訊號以產生多個第二時脈訊號，以及該時脈產生電路另包含有： 多個第一多工器，其中每一個第一多工器接收該多個第一時脈訊號，並自該多個第一時脈訊號中選擇其一，以產生該多個第一輸出時脈訊號；以及多個第二多工器，其中每一個第二多工器接收該多個第二時脈訊號，並自該多個第二時脈訊號中選擇其一，以產生該多個第二輸出時脈訊號。
  4. 一種時脈產生電路，包含有：一全域鎖相迴路，用以接收一參考時脈訊號以產生一同步時脈訊號；以及多個本地鎖相迴路，該多個本地鎖相迴路都接收該同步時脈訊號以分別產生多個時脈訊號，該多個時脈訊號係分別用來產生多個輸出時脈訊號；其中該多個本地鎖相迴路中的每一者接收相同的一輸出致能訊號，以同步該多個輸出時脈訊號。
  5. 一種時脈產生電路，包含有：一全域鎖相迴路，用以接收一參考時脈訊號以產生一同步時脈訊號；以及多個本地鎖相迴路，該多個本地鎖相迴路都接收該同步時脈訊號以分別產生多個時脈訊號，該多個時脈訊號係分別用來產生多個輸出時脈訊號；其中該多個本地鎖相迴路包含了一第一本地鎖相迴路，且該第一本地鎖相迴路包含有：一相位頻率偵測器，用以接收該同步時脈訊號以及一回授時脈訊號以產生一偵測結果；一電荷泵，耦接於該相位頻率偵測器，用以根據該偵測結果以產生一控制訊號；一低通濾波器，耦接於該電荷泵，用以對該控制訊號進行濾波操作以產生 一濾波後控制訊號；一震盪器，耦接於該低通濾波器，用以根據該濾波後控制訊號以產生一震盪器輸出時脈訊號；一迴路除頻器，耦接於該震盪器，用以對該震盪器輸出時脈訊號進行除頻操作以產生該回授時脈訊號；以及一後端除頻器，耦接於該震盪器，用以對該震盪器輸出時脈訊號進行除頻操作以產生該多個時脈訊號的至少其一。
  6. 如申請專利範圍第5項所述之時脈產生電路，其中該第一本地鎖相迴路另包含有：一取樣電路，耦接於該迴路除頻器，用以使用該回授時脈訊號來對一輸出致能訊號進行取樣，以產生一輸出致能同步訊號；其中該後端除頻器根據該輸出致能同步訊號以決定是否輸出該多個時脈訊號的該至少其一。
  7. 如申請專利範圍第6項所述之時脈產生電路，另包含有：一輸出致能訊號產生電路，用以使用該同步時脈訊號來對一致能啟動訊號進行取樣，以產生該輸出致能訊號。
  8. 如申請專利範圍第7項所述之時脈產生電路，其中該多個本地鎖相迴路中的每一者接收相同的該輸出致能訊號，以同步該多個輸出時脈訊號。
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