CN1279417C - 时钟控制电路和时钟控制方法 - Google Patents

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Abstract

提供可以消除使用PLL电路时发生的中心频率变化和反馈回路引起的偏差等从而可以大大降低相位误差的时钟控制电路。具有生成并输出将输入时钟1倍增而成的多相时钟的倍增用转换器10、输入从倍增用转换器10输出的多相时钟并输出其中的2个的开关20、输入所述开关的2个输出并输出将这2个输出的相位差内分的信号的微调用转换器30和可变地控制开关20的切换和所述微调用的转换器30的内分比的控制电路40。

Description

时钟控制电路和时钟控制方法
技术领域
本发明涉及时钟控制技术，特别是具有倍增用转换器的时钟控制电路和方法。
背景技术
近来，随着在1个芯片中可以集成的电路规模的增大以及工作频率的提高，在包含接收时钟的供给而动作的同步电路的半导体集成电路中，设置了用于控制芯片外部和芯片内部的时钟的相位和频率的时钟控制电路。
作为这种时钟控制电路，以往是使用PLL(Phase Locked Loop：相位同步环路)或DLL(Delay Locked Loop：延迟同步环路)。另外，在将系统LSI(也称为「硅内系统」)等系统规模的电路集成到1个芯片上的半导体集成电路中，对于例如芯片内的各宏块都需要设置相位和频率控制用的时钟控制电路。
这样，作为现有的时钟控制电路，除了使用PLL(相位同步环路)或DLL(延迟同步环路)外，众所周知，还可以使用将PLL、DLL和转换器(内分电路)组合而成的电路。
图25是表示由在文献1(ISSCC 1993 p.p 160-161 MarkHorowitz et al.，“PLL Design for 500MB/S Interface”)中记载的PLL与转换器的组合而成的时钟控制电路的结构的图。参照图25，在PLL电路50中，输出分别与输入时钟相位同步的多相时钟信号P0～Pn，多相时钟信号P0～Pn输入开关(选择器)20A，由开关20A选择的相邻的2个信号(偶相位和奇相位)输入转换器30A，在转换器30A中，输出将2个输入信号的相位差内分的输出信号。选择输入转换器30A的信号对的开关20A由偶相位选择器、向相位选择器供给选择控制信号的移位寄存器、奇相位选择器和向相位选择器供给选择控制信号的移位寄存器构成。
在上述文献1记载的结构中，转换器30A由接收2个输入的差动电路组成的模拟结构构成，控制电路40A具有监视哪个输入的相位快，从而向升降计数器(图中未示出)输出计数信号的FSM(有限状态机器)电路和将升降计数器的输出变换为模拟信号的DA变换器(图中未示出)，从DA变换器向转换器30A供给与偶数/计数相位相应的电流。PLL电路50由相位比较电路、环形滤波器、作为控制电压输入环形滤波器的电压的电压控制振荡器和将电压控制振荡器的输出分频并反馈输入相位比较电路的分频器构成。
图26是是表示由在文献2(ISSCC 1997 p.p 332-333S.Sidiropoulos and Mark Horowitz et al.，“A semi-digital delay locked loopwith unlimited phase shift capability and 0.08-400MHz operating range”)中记载的DLL(延迟同步环路)与转换器的组合而构成的时钟控制电路的结构的一例的图。参照图26，在DLL电路60中，输出与输入时钟同步的多相时钟信号P0～Pn，多相时钟信号P0～Pn输入开关20B，相邻的2个信号输入转换器30B，从输出OUT输出将相位内分的信号。控制电路40B根据输出OUT与基准时钟的相位差检测结果控制转换器30B的内分比，同时控制开关20B的切换。该转换器30B也由模拟电路构成。
图27是表示在文献3(ISSCC 1997 p.p 238-239 Alan Fiedler，“A 1.0625Gb/S Tranceiver with 2x-Oversampling and Transmit Signal Pre-Emphasis”)中记载的结构的图。具有以时钟为输入的多相时钟相位调整用的电压控制振荡器(VCO)和控制电路40C，从VCO70的输出端输出多相时钟Q0～Qn。
但是，上述现有的时钟控制电路存在以下所述的问题。
在图25等所示的使用PLL电路的结构中，相位调整需要很长时间，同时存在反馈系统的环路引起的偏差，由于该偏差的影响而脱离锁相时，相位将发生大的偏离。另外，在图25和图27等所示的结构中，由于VCO的中心频率变化等，将发生相位误差等。
并且，在图26等所示的使用DLL电路的结构中，除了在多相时钟的最终相位的信号中存在相位发生大的偏离的情况外，也存在环路偏差的问题。
如图13(b)所示，在DLL等中，输入时钟的抖动(由于偏差dt的影响，时钟的周期成为T-dt)出现在输出时钟(在图13中，为4倍增时钟)的最后的时钟中，因此，偏差的影响很大。
发明内容
因此，本发明就是鉴于上述问题而提案的，目的旨在提供可以消除使用PLL电路时发生的中心频率变化和反馈环路引起的偏差等从而极大地降低相位误差的时钟控制电路和方法以及半导体集成电路装置。
本发明的另一目的在于提供可以即时生成多相时钟的时钟控制电路和方法。除此以外的本发明的目的、特征和优点等，业内人士根据以下所述的实施例等立刻便可明白。
为了达到上述目的，本发明提供一种时钟控制电路，包括：倍增用转换器，其包含将输入时钟分频而生成并输出相位相互不同的多相时钟的分频电路和多相时钟倍增电路，所述多相时钟倍增电路具有将2个信号间的相位差内分后的信号输出的多个电路，以所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟；1个或多个开关，以所述倍增用转换器输出的多相时钟作为输入，选择其中一对时钟并输出；1个或多个相位调整用转换器，以所述开关输出的时钟对作为输入，将该时钟对之间的相位差内分而输出相位调整后的时钟信号；相位比较电路，检测所述相位调整用转换器的输出和基准时钟之间的相位差；和控制电路，根据所述相位比较电路的输出信号，设定所述相位调整用转换器的内分比，并对所述开关的时钟输出进行切换。
本发明提供一种转换器，具有输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件，和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，多个由第1恒流源和所述第1输入信号控制通/断的第2开关元件与由输入控制端子的控制信号控制通/断的第3开关元件构成的串联电路并联连接在所述内部节点与第2电源之间，多个由第2恒流源和所述第2输入信号控制通/断的第4开关元件与由输入控制端子的控制信号控制通/断的第5开关元件构成的串联电路并联连接在所述内部节点与所述第2电源之间，此外，多个由第6开关元件和电容构成的串联电路并联连接在所述内部节点与所述第2电源之间，由供给所述第6开关元件的控制端子的周期控制信号控制所述第6开关元件的通/断，决定附加到所述内部节点上的电容，利用所述第3开关元件组与输入所述第5开关元件组的控制端子的控制信号的值的组合，从所述缓冲电路输出和将所述第1输入信号与所述第2输入信号的相位差内分的相位对应的输出信号。
本发明的时钟控制方法通过由倍增由转换器生成将输入时钟倍增而成的多相时钟，降低每个倍增时钟的偏差，由开关选择从上述倍增用转换器输出的多相时钟中的2个时钟，供给相位调整用转换器，根据指定的基准时钟与上述相位调整用转换器的输出时钟的相位比较结果可变地控制上述相位调整用转换器的内分比。
本发明还一种时钟控制电路，包括：具有分频电路和多相时钟倍增电路的多相时钟生成电路，该分频电路将输入时钟分频而生成并输出相位不同的多相时钟，该多相时钟倍增电路包含输出将2个信号间的相位差内分后的信号的多个电路，以从所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟，和输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的第1和第2开关，和输入从所述第1开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第1转换器，和输入从所述第2开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第2转换器，和检测所述第1转换器的输出与所述输入时钟的相位差的相位比较电路，和将从所述相位比较电路输出的相位比较结果信号平滑的滤波器，和根据从所述滤波器输出的相位比较结果信号进行上升计数和下降计数的第1计数器，和设定偏移值并根据从所述滤波器输出的相位比较结果信号进行上升计数和下降计数的第2计数器，根据所述第1计数器的输出进行所述第1转换器的内分比的设定和所述第1开关的时钟输出的切换，根据所述第2计数器的输出进行所述第2转换器的内分比的设定和所述第2开关的时钟输出的切换。
本发明还提供一种半导体集成电路装置，具有上述时钟控制电路。
附图说明
图1是表示本发明的一个实施例的结构的图。
图2是表示本发明其他实施例的结构的图。
图3是表示本发明其他实施例的结构的图。
图4是表示本发明的一个实施例的倍增用转换器的结构的图。
图5是表示本发明的一个实施例的倍增用转换器的结构的图。
图6是表示本发明的一个实施例的4相时钟倍增电路的结构的图。
图7是表示图6所示的本发明的一个实施例的4相时钟倍增电路的时间波形的图。
图8是表示图6所示的本发明的一个实施例的4相时钟倍增电路的时间差分割电路的结构的图。
图9是表示图8所示的时间差分割电路的时间波形的图。
图10是表示图6所示的本发明的一个实施例的4相时钟倍增电路的时间差分割电路的其他结构例的图。
图11是表示本发明的一个实施例的相位调整用转换器的结构的一例的图。
图12是表示本发明的一个实施例的相位调整用转换器的结构的一例的图。
图13是用于说明本发明实施例的效果的图，是模式地表示使用倍增用转换器的情况与现有技术的结构的偏差的出现方式的图。
图14是表示本发明的一个实施例的转换器的输出时间波形的模拟结果的一例的图。
图15是表示本发明实施例3的结构的图。
图16是表示本发明实施例3的开关和转换器的结构的图。
图17是表示本发明的一个实施例的16节距转换器的设计的一例的图。
图18是表示本发明实施例4的结构的图。
图19是表示本发明实施例5的结构的图。
图20是表示本发明实施例6的结构的图。
图21是表示本发明实施例6的时间动作的图。
图22是用于说明本发明实施例7的图。
图23是用于说明本发明实施例8的图。
图24是表示本发明实施例8的结构的图。
图25是表示现有的时钟控制电路的结构的一例的图。
图26是表示现有的时钟控制电路的结构的另一例的图。
图27是表示现有的时钟控制电路的结构的又一例的图。
其中，1-时钟；2-分频器；3-多相时钟；4a-时间差分割电路；4b-多重化电路；4c-脉冲宽度修正电路；5-多相时钟倍增电路；7-控制信号；10-倍增用转换器；14-NOR电路；15、16-反相器；17、18-NAND电路；20、20′、20A、20B-开关；30-转换器；40、40′、40A、40B-控制电路；50-PLL(相位同步环路)；60-DLL(延迟同步环路)；70-VCO(电压控制震荡器)；80-相位比较电路(PD)；110-多相倍增电路；120、121、122、123-开关；130、131、132、133-转换器；140、141、142、143-多重化电路；150、151-相位比较电路；160、161-数字滤波器；170、171-计数器；180-加法电路；190、191、192、193-译码器；200-CTS虚拟电路；201-CTS(时钟树形合成：时钟传输路径)；210-平均化电路；211～213-转换器；300-芯片；301、302-宏(宏块)。
具体实施方式
下面，说明本发明的实施方式。本发明的时钟控制电路在其极佳的一个实施例中，如图1所示，具有包含多个输出将2个信号间的相位差内分的信号的电路的生成并输出将输入数(1)倍增而成的多相时钟(P0～Pn)的倍增用转换器(10)、将从倍增用转换器(10)输出的多相时钟(P0～Pn)作为输入并输出这些时钟的相邻的2个的开关(20)、将开关(20)的2个输出作为输入并从输出端子(OUT)输出将这2个输入的相位差内分的信号的相位调整用的转换器(30；也称为「微调用转换器」)和可变地控制开关(20)的切换和转换器(30)的内分比的控制电路(40)。
本发明的时钟控制电路，作为别的实施方式，也可以采用根据从倍增用转换器输出的多相时钟(P0～Pn)使用多个转换器输出多相时钟的结构。更详细而言，如图2所示，就是具有输出将输入时钟(1)倍增而成的多相时钟(P0～Pn)的倍增用转换器(10)、将倍增用转换器(10)的多相时钟输出作为输入并输出2个时钟的组合的开关(20′)、分别将开关(20′)的多个输出中的2个输出作为输入并输出将这2个输出的相位差内分的输出信号(Q0～Qn)的微调用(相位调整用)的转换器(300～30n)和可变地控制开关(20′)的切换和相位调整用的转换器(300～30n)的内分比的控制电路(40′)。
在本发明的一个实施方式中，如图4所示，倍增用转换器具有将输入时钟进行分频从而生成多相时钟的分频器2、将分频器2的时钟输出作为输入生成倍增所述时钟的多相时钟倍增电路5和检测输入时钟的周期的周期检测电路6。所述多相时钟倍增电路具有输出将2个输入的时间差进行内分(分割)的信号的多个时间差分割电路4a和将2个时间差分割电路的输出叠加的多个多重化电路4b，所述多个时间差分割电路具有将同一相的时钟作为输入的时间差分割电路和以相邻相的2个时钟作为输入的时间差分割电路。
在本发明的一个实施方式中，如图6所示，倍增用转换器具有输入n相的时钟(第1～第n时钟)并输出分割这2个输入的时间差的信号的2n个时间差分割电路，具有第2I-1个(其中，1≤I≤n)时间差分割电路(4a1、4a3、4a5、4a7)作为上述2个输入而将第I个同一时钟作为输入、第2I个(其中，1≤I≤n)时间差分割电路(4a2、4a4、4a6、4a8)将第I个时钟和第(I+1 mod n)个(其中，I+1 mod n是用n除I+1的余数(mod n是以n为除数的余项运算))时钟作为输入，并将第J个(其中，1≤J≤2n)时间差分割电路的输出和第(J+2 mod n)个(其中，J+2 mod n是用n除J+2的余数)的时间差分割电路的输出作为输入的2n个脉冲宽度修正电路(4c1～4c8)和将第K个(其中，1≤K≤n)脉冲修正电路的输出和第(K+n)个脉冲宽度修正电路的输出作为输入的n个多重化电路(4b1～4b4)。
在本发明的一个实施方式中，如图8所示，时间差分割电路具有将第1、第2输入信号作为输入的否定逻辑和电路(14)和将上述否定逻辑和电路的输出(内部节点)反相输出的反相器(15)，在上述内部节点与接地之间相互并联连接了多条串联连接的开关元件和电容，从周期检测电路(6)输出的周期控制信号(7)输入到上述开关元件的控制端子，根据周期控制信号(7)的逻辑值决定附加到上述内部节点上的电容。
在本发明的一个实施方式中，如图10所示，时间差分割电路具有上述时间差分割电路将第1、第2输入信号作为输入的逻辑电路、连接在第1电源与内部节点(N1)间的将上述逻辑电路的输出信号作为输入的由第1导电型的晶体管构成的第1开关元件(MP01)、输入端与上述内部节点连接的并在上述内部节点的电压与阈值电压的大小关系颠倒时就使输出逻辑值反相的缓冲电路(INV03)、连接在内部节点与第2电源之间的由第1恒流源驱动并由第1输入信号(IN1)控制通/断的由第2导电型的晶体管构成的第2开关元件(MN02)和设置在内部节点与上述第2电源之间的由第2恒流源驱动并由第2输入信号(IN2)控制通/断的由第2导电型的晶体管构成的第3开关元件(MN01)，此外，多条串联连接的开关元件和电容(开关元件MN11～MN15、电容CAP11～CAP15)相互并联连接在上述内部节点与上述第2电源之间，由供给上述开关元件的控制端子的周期控制信号决定附加到上述内部节点上的电容。
在本发明的一个实施方式中，如图11或图12所示，在相位调整用转换器(30)中，由将第1、第2输入信号作为输入的逻辑电路(OR01、NAND01)、连接在第1电源与内部节点(N31)之间的将上述逻辑电路的输出信号输入控制端子的第1开关元件(MP01)、输入端与上述内部节点连接的并在上述内部节点的电压与阈值电压的大小关系颠倒时，使输出逻辑值反相的正相或反相型的缓冲电路(BUF、INV03)、连接在上述内部节点与第2电源之间的由上述第1输入信号控制通/断并由恒流源驱动的第2开关元件和由上述控制电路的控制信号可以通/断的第3开关元件构成的串联电路并联连接多个(MN22和MN21、MN24和MN23、MN26和MN25)，连接在上述内部节点与第2电源之间的由第2输入信号控制通/断并由恒流源驱动的第4开关元件和由控制电路的控制信号控制通/断的第5开关元件构成的串联电路并联连接多个(MN28和MN27、MN30和MN29、MN32和MN31)，从而多个由第6开关元件和电容(第6开关元件组MN11～MN15、电容组CAP11～CAP15)构成的串联电路并联连接在上述内部节点与第2电源之间，通过由供给第6开关元件的周期控制信号控制第6开关元件的通/断，来决定附加到上述内部节点上的电容值。
在相位调整用转换器(30)中，上述第2开关元件、上述第3开关元件、上述第4开关元件和上述第5开关元件都由指定个数(N个)构成，由供给上述第3开关元件组的控制信号使K个(K为0～N的正整数)上述第3开关元件导通，由供给上述第5开关元件的控制信号使N-K个上述第5开关元件导通，将上述第1输入信号与上述第2输入信号的时间差T以上述时间差的1/N为单位根据上述K输出与内分的相位对应的信号，通过改变K的值来改变内分比。
在本发明的一个实施方式中，开关(20)由旋转开关构成，将从上述倍增用转换器输出的n相的时钟作为输入，在根据上述控制电路的切换控制信号向上述转换器的第1输入供给第I个时钟、向第2输入供给相邻的第I+1个时钟时，根据输出的相位落后或超前的情况切换信号时，就切换控制为将上述转换器的第1输入作为第I+2个、将第2输入仍然作为第I+1个，或者仍然将第1输入作为第I个而将第2输入作为第I-1个(其中，I+1、I-1、I+2取1～n的值，由用n除的余数决定)。
图13是将使用本发明的倍增用转换器的情况与使用DLL等时的偏差的效果进行比较的说明图。使用转换器生成倍增时钟时，如图13(a)所示，输入时钟的偏差是以全体输出倍增时钟的平均值而出现的，例如，在由于输入时钟的偏差dt而时钟周期变化为T-dt时，在例如4倍增输出时钟时，则各倍增时钟周期出现平均的偏差-dt/4。即，使用转换器时，每14倍增时钟(T/4)的偏差为-dt/4，与此相反，在如现有技术那样使用DLL时，如图13(b)所示，倍增时钟的最终相位中则出现dt的偏差。
这样，按照本发明，通过使用倍增转换器，通过偏差的平均化，大幅度地减小了每1倍增时钟的偏差，特别是可以均匀地保持多相时钟的相位差。
其次，如图15～图20所示，在全体实施例中，本发明具有根据输入时钟生成并输出多相时钟或生成并输出倍增而成的多相时钟的构成多相时钟生成电路的多相倍增电路(110)、将从多相倍增电路(110)输出的多相时钟作为输入并选择输出将2个时钟输出配对的组合的多个开关(120、121)、分别将上述各开关输出的时钟输出作为输入并分别输出将该时钟输出对的相位差内分的信号的多个相位调整用的转换器(130、131)和可变控制上述各开关的时钟输出的切换和上述各相位调整用转换器的内分比的控制电路(例如，图15的计数器170、171或图18的计数器170和译码器191、192)，从1个上述转换器(130)输出的时钟的相位调整为与上述输入时钟之间成为指定的相位差(例如0度)，从全体上述转换器(131)输出的时钟的相位调整为相对于输入时钟(1)具有指定的相位。或者，如图19所示，在本发明的实施例中，从全体转换器(131)输出的时钟的相位调整为相对于输入时钟(1)具有指定的相位，而从别的转换器(132)输出的时钟的相位调整为相对于从全体转换器(131)输出的时钟具有指定的相位。
实施例
下面，参照附图说明应具体说明上述本发明的实施形式的本发明的实施例。本发明的基本结构，是用倍增用的转换器构成在上述现有技术中说明的时钟控制电路中的PLL电路或DLL电路。
图1是表示本发明的一个实施例的结构的图。如图1所示，在本发明的一个实施例中，用旋转开关20和微调用的转换器30将由倍增用转换器10生成的中心频率不变的时钟调整为任意的相位。
旋转开关20和图25所示的结构相同，将多相时钟P0～Pn中相互相邻的奇相位信号和偶相位信号配对供给转换器30，转换器30根据从控制电路40输出的控制信号输出将2个输入的相位差(时间差)内分相位的信号。
控制电路40接收图中未示出的将基准时钟与转换器30的输出时钟的相位进行比较的相位比较电路的输出信号，根据转换器30的输出相对于基准时钟的相位的超前/落后情况输出用于应补偿相位的超前/落后而使转换器30的时间差分割值(内分比)可变的控制信号C。
控制电路40在检测到转换器30的内分比的设定得到上限或下限的状态下必须调整转换器30的输出时钟相对于基准时钟的相位的超前/落后时，根据相位的超前或落后向旋转开关20输出控制信号S，旋转开关20接收到选择控制信号S后，就切换向转换器30输出的时钟对的组合。
例如，根据转换器30的输出时钟与基准时钟的相位差需要使转换器30的输出时钟的相位进一步超前时，接收到控制电路40的选择控制信号S后，旋转开关20就切换时钟输出，将例如现在选择的相位信号之前(超前)的1个相位信号(这里，取P-1(＝Pn)、P-2(＝Pn-1)、…，设进行mod n的运算值)与原来的相位信号间的相位差(时间差)进行内分，供给转换器30。另一方面，在需要使转换器30的输出的相位进一步落后时，在接收到控制电路40的控制信号后，旋转开关20就切换时钟输出，将比现在选择的相位信号落后的1个相位信号(这里，取Pn+1(＝P0)、Pn+2(＝P1)、…，设进行mod n的运算)与原来的相位信号间的相位差(时间差)进行内分，供给转换器30。
设从倍增用转换器10输出的多相时钟P0～Pn的脚标n为2m-1(多相时钟的相数为2m)时，旋转开关20具有根据控制电路40的控制信号选择奇相位时钟P0、P2、P4、…、P2m-2中的1个的第1选择器和根据控制电路40的控制信号选择偶相位时钟P1、P3、P5、…、P2m-1中的1个的第2选择器(参见后面所述的图3)，控制电路40进行时钟输出的切换控制，以使作为供给将相位差进行内分的转换器30的奇相位、偶相位的时钟输出对的组合成为(P0、P1)、(P2、P1)、(P2、P3)、…等相位相互相邻的时钟对。控制电路40可以任意的电路结构实现，只要能实现这样的功能就行。
作为一例，具有将比较转换器30的输出与基准时钟的相位的图中未示出的相位比较电路的UP/DOWN信号作为输入的计数器，计数器的指定的低位位的输出作为控制转换器30的内分比的控制信号C而输出，在设定为超过转换器30的内分比的上限或小于下限时，计数器的指定的高位位的输出就作为控制信号向旋转开关20的选择器输出，或者从将计数器的输出译码的译码器向旋转开关的选择器率控制信号，旋转开关20就切换所选择输出的时钟。
下面，说明本发明的倍增用转换器的详细结构。图4是表示本发明的一个实施例的倍增用转换器10的基本结构的一例的图。
如图4所示，倍增用转换器10具有将时钟1作为输入并进行分频从而生成多相时钟3的分频器2、将分频器2的输出3作为输入的多相时钟倍增电路5和固定级数的环形振荡器和计数器乖的计数时钟1的1周期中的环形振荡器的振荡次数从而检测时钟1的周期的周期检测电路6。多相时钟倍增电路5具有输出将2个输入的时间差(相位差)进行内分(分割)的信号的多个时间差分割电路4a和将2个时间差分割电路的输出叠加的多个多重化电路4b，从多个多重化电路4b输出多相时钟P0～Pn。
多个时间差分割电路4a具有输入同一相的时钟的时间差分割电路和输入相邻的2个时钟的时间差分割电路。周期检测电路6输出控制信号7，调整多相时钟倍增电路5内的时间差分割电路4a的负载电容，控制时钟周期。
图5作为本发明的一个实施例，是表示生成4相时钟的倍增用转换器的结构的具体例的图。如图5所示，具有将输入时钟1进行4分频从而输出4相时钟Q1～Q4的1/4分频器2、n级串联连接的4相时钟倍增电路51～5n和周期检测电路6。从最后级的4相时钟倍增电路5n输出2n倍增的4相时钟Qn1～Qn4(与图1的P0～P3对应)。4相时钟倍增电路的级数n是任意的。
1/4分频器2将输入时钟1进行1/4分频，生成4相时钟Q1、Q2、Q3、Q4，由4相时钟倍增电路51生成将该时钟Q1、Q2、Q3、Q4倍增的4相时钟Q11、Q12、Q13、Q14，同样，从4相时钟倍增电路5n得到2n倍增的4相时钟Qn1、Qn2、Qn3、Qn4。
周期检测电路6由固定级数的环形振荡器和计数器构成，由计数器计数时钟1的周期中环形振荡器的振荡次数，根据计数值控制控制信号7，调整4相时钟倍增电路5内的负载。由该周期检测电路6消除时钟周期的工作范围和设备的特性偏差。
图6(a)是表示图5所示的4相时钟倍增电路5的结构的一例的图。图5所示的4相位时钟倍增电路51～5n都采用相同的结构。如图6(a)所示，该4相时钟倍增电路5由8组时间差分割电路4a1～4a8、8个脉冲修正电路4c1～4c8和4组多重化电路4b1～4b4构成。图6(b)是表示脉冲修正电路4c的结构的图，由输入反相器17将第2输入反相的信号和第1输入的NAND电路16构成。图6(c)是表示多重化电路4b的结构的图，由2输入NAND电路18构成。
图7是表示图6所示的4相时钟倍增电路5的时间动作的信号波形图。时钟T21的前沿由从时钟Q(n-1)1的前沿开始时间差分割电路4a1的内部延迟的延迟量决定，以下同样，时钟T23、T25、T27的前沿分别由从时钟Q(n-1)2、Q(n-1)3、Q(n-1)4的前沿开始对应时间差分割电路4a3、4a5、4a7的各内部延迟的延迟量决定，时钟T22的前沿由时钟Q(n-1)1的前沿和时钟Q(n-1)2的前沿的时间在时间差分割电路4a2中的时间分割和内部延迟的延迟量决定，时钟T24的前沿由时钟Q(n-1)2的前沿和时钟Q(n-1)3的前沿的对应时间在时间差分割电路4a4中的时间分割和内部延迟的延迟量决定，下面同样，时钟T26的前沿由时钟Q(n-1)3的前沿和时钟Q(n-1)4的前沿的时间在时间差分割电路4a6中的时间分割和内部延迟的延迟量决定，时钟T27的前沿由时钟Q(n-1)4的前沿的时间在时间差分割电路4a7中的内部延迟的延迟量决定，时钟T28的前沿由时钟Q(n-1)4的前沿和时钟Q(n-1)1的前沿的时间在时间差分割电路4a8中的时间分割和内部延迟的延迟量决定。时钟T21和T23输入脉冲宽度修正电路4c1，由脉冲宽度修正电路4c1输出具有由时钟T21决定的后沿、由时钟T23决定的前沿的脉冲P21。按照同样的程序，生成脉冲P22～P28，时钟P21～P28成为相位各偏离45度的占空比为25％的8相的脉冲群。相位与时钟P21偏离180度的时钟P25由多重化电路4b1叠加并反相，作为占空比为25％℃时钟Qn1而输出。按照同样的处理，生成时钟Qn2～Qn4。时钟Qn1～Qn4成为相位各偏离90度的占空比为50％的4相脉冲群，时钟Qn1～Qn4的周期在从时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程中，频率倍增了2倍。
图8(a)和图8(b)分别是表示图7所示的时间差分割电路4a1、4a2的结构的一例的图。这些电路相互采用相同的结构，2个输入是相同的信号，或者输入相邻的2个信号。即，除了在时间差分割电路4a1中同一输入Q(n-1)1输入2输入NOR14、在时间差分割电路4a2中Q(n-1)1和Q(n-1)2输入2输入NOR14外，时间差分割电路的结构相同。2输入NOR14如所周知由串联连接在电源VDD与输出端之间的输入信号IN1、IN2分别输入栅极的2个P沟道MOS晶体管和并联连接在输出端与地之间的输入信号IN1、IN2分别输入栅极的2个N沟道MOS晶体管构成。
作为2输入NOR14的输出节点的内部节点N51(N61)与反相器15的输入端连接，将N沟道MOS晶体管MN51与电容CAP51串联连接的电路、N沟道MOS晶体管MN52与电容CAP52串联连接的电路和N沟道MOS晶体管MN53与电容CAP53串联连接的电路并联连接在内部节点与地之间，周期检测电路6的控制信号7分别供给各N沟道MOS晶体管MN51、MN52、MN53的栅极，控制它们的通/断。N沟道MOS晶体管MN51、MN52、MN53的栅极宽度和电容CAP51、CAP52、CAP53的尺寸比采用例如1∶2∶4，通过根据从周期检测电路6输出的控制信号7将与共同节点连接的负载调整为8阶段，来设定时钟周期。
图9是用于说明图8所示的时间差分割电路4a1、4a2的动作的时间图。
对于时间差分割电路4a1，节点N51的电荷利用时钟Q(n-1)1的前沿通过NOR14的N沟道MOS晶体管而抽出，在节点N51的电位达到反相器15的阈值时，作为反相器15的输出的时钟T21上升。设达到反相器15的阈值之前应抽出的节点N51的电荷为CV(其中，C为电容值、V为电压)、而NOR14的N沟道MOS晶体管引起的放电电流为I时，从时钟Q(n-1)1的前沿开始，将CV的电荷量以电流值2I进行放电，结果，时间CV/2I就表示从时钟Q(n-1)1的前沿到时钟T21的前沿的时间差(除数延迟时间)。在时钟Q(n-1)1为低电平时，2输入NOR14的输出侧节点N51充电到高电平，而反相器15的输出时钟T21成为低电平。
对于时间差分割电路4a2，从时钟Q(n-1)1的前沿开始到经过时间tCKn(tCKn＝时钟周期)后的期间，节点N61的电荷被NOR14抽出，在时间tCKn之后，从时钟Q(n-1)2的前沿开始，在节点N61的电位达到反相器15的阈值时，时钟T22上升。设节点N61的电荷为CV、2输入NOR的NMOS晶体管的放电电流为I时，从时钟Q(n-1)1的前沿开始，将CV的电荷量在tCKn的期间以I的电流放电，在其余的期间以电流2I抽出，结果，时间
tCKn+(CV-tCKn·I)/2I
＝CV/2I+tCKn/2                             …(1)
就表示从时钟Q(n-1)1的前沿到时钟T22的前沿的时间差。
即，时钟T22与时钟T21的前沿的时间差为tCKn/2。
在时钟Q(n-1)1和Q(n-1)2都是低电平而2输入NOR14的输出侧节点N61通过NOR14的PMOS晶体管从电源充电到高电平时，时钟T22上升。
对于时钟T22～T28也一样，时钟T21～T28的前沿的时间差分别为tCKn/2。
脉冲宽度修正电路4c1～4c8生成相位各偏离45度的占空比为25％的8相脉冲群P21～P28。
多重化电路4b1～4b4生成相位各偏离90度的占空比为50％℃4相的脉冲群Qn1～Qn4。
还有，作为时间差分割电路4a，也可以采用图10所示的结构。如图10所示，该时间差分割电路具有连接在电源与内部节点N1间的将输入第1、第2输入信号IN1、IN2的否定逻辑积电路NAND01的输出信号作为栅极输入的P沟道MOS晶体管MP01、将内部节点N1的电位反相输出的反相器INV03和漏极与内部节点N1连接的由反相器INV01、INV02将第1输入信号IN1及第2输入信号IN2反相的信号输入栅极而源极与恒流源I0连接的N沟道MOS晶体管MN01及MN02。由N沟道MOS晶体管构成的开关元件MN11～MN15和电容CAP11～CAP15连接在内部节点N1与地之间，从周期检测电路6输出的控制信号7供给由N沟道MOS晶体管构成的开关元件MN11～MN15的控制端子(栅极端子)，决定附加到内部节点N1上的电容值。在第1、第2输入信号IN1、IN2为高电平时，P沟道MOS晶体管MP01导通，向内部节点N1充电，反相器INV03的输出成为低电平，在第1、第2输入信号IN1、IN2中的一方或双方为低电平时，P沟道MOS晶体管MP01截止，N沟道MOS晶体管MN01和MN02的一方或双方导通，内部节点N1放电，在降低到反相器INV03的阈值以下时，反相器INV03的输出上升，成为高电平。
对于将以输入信号IN1、IN2作为输入的2个CMOS反相器的输出端连接而构成的时间差分割电路的情况，在2个输入的一方为高电平而另一方为低电平时，流过贯通电流。与此相反，在图10所示结构的时间差分割电路中，将减小贯通电流。
下面，说明相位调整用的转换器30。如前所述，相位比较电路检测转换器30的输出与指定的基准时钟(例如可以使用图1的输入时钟1)的相位差并根据相位落后和超前输出UP(上升)/DOWN(降低)信号的相位比较电路的输出，控制电路40由输入通过滤波器进行平滑处理的上述信号并进行上升计数和下降计数的计数器和将计数器输出译码的译码器构成，根据控制电路40输出的控制信号C设定转换器30的时间差分割的内分比。
图11是表示相位调整用的转换器30的结构的一例的图。如图11所示，该转换器30具有源极与电源连接、漏极与内部接点N31连接并将输入第1和第2输入信号IN1及IN2的否定逻辑积电路NAND01的输出信号输入栅极的P沟道MOS晶体管MP01、在内部接点电位与阈值电压的大小关系变化时切换输出信号的逻辑值的缓冲电路BUF(反相电路或正相电路)、漏极与内部接点N31连接的由控制电路40的控制信号C控制通/断的N沟道MOS晶体管(开关元件)MN21、MN23及MN25、漏极分别与N沟道MOS晶体管MN21、MN23及MN25的源极连接而源极分别与恒流源Io连接并且将由反相器INV01将第1输入信号IN1反相的信号输入栅极的N沟道MOS晶体管MN22、MN24及MN26、漏极共同与内部接点N31连接的由控制电路40的控制信号C控制通/断的N沟道MOS晶体管(开关)MN27、MN29及MN31和漏极分别与N沟道MOS晶体管(开关)MN27、MN29及MN31的源极连接而源极分别与恒流源Io连接并且将由反相器INV02将第2输入信号IN2反相的信号输入栅极的N沟道MOS晶体管MN28、MN30及MN32。
此外，由N沟道MOS晶体管构成的开关元件与电容(开关元件MN11～MN15、电容CAP11～CAP15)组成的多个串联电路并联连接在内部接点与地之间，由供给开关元件MN11～MN15的控制端子的周期控制信号7决定附加到内部接点上的电容。电容CAP11～CAP15的电容值取为C、2C、4C、8C、16C，开关元件MN11～MN15的周期控制信号7可以使用倍增用转换器10的周期检测电路6的周期控制信号7。当然，也可以将配置置换为将N沟道MOS晶体管MN22、MN24、MN26、MN28、MN30、MN32的漏极共同与内部接点N31连接、将源极与N沟道MOS晶体管MN21、MN23、MN25、MN27、MN29、MN31的漏极连接、将N沟道MOS晶体管MN21、MN23、MN25、MN27、MN29、MN31的源极与恒流源Io连接。该转换器30输出与将2个输入信号IN1和IN2的后沿的时间差(相位差)内分的相位对应的下降信号。
更详细而言，设在转换器30的2个输入都输入信号IN1时到从缓冲器BUF输出的信号的后沿为止的延迟时间为T1、在转换器30的2个输入都输入信号IN2(比信号IN1落后时间T)时到从缓冲器BUF输出的信号的后沿为止的延迟时间为T2，在2个输入信号IN1、IN2输入转换器30时，到从缓冲器BUF输出的信号的后沿为止的延迟时间T3就设定为T1与T2之间的值(＝(1-x)·T1+x·2，内分比x为0≤x≤1)。根据应用需要，也可以用反相型的缓冲器(反相器)取代正相型的缓冲器BUF。另外，也可以将PMOS、NMOS交换。
在本发明的一个实施例中，通过利用控制电路40的控制信号C可变地控制转换器30的开关元件MN21、MN23、MN25、MN27、MN29、MN31中导通的开关元件的数量，来可变地控制2个输入信号IN1和IN2的时间差的内分比。即，在输入信号IN1从高电平转移为低电平时，可以利用开关元件MN21、MN23、MN25中导通的个数可变地控制将在内部节点N31积累的电荷放电的电流值，在输入信号IN2从高电平转移为低电平时，可以利用开关元件MN27、MN29、MN31中导通的个数可变地控制在内部节点N31积累的电荷放电的电流值，以此来可变地控制输入信号IN1和IN2的时间差的内分比。
根据控制信号C的值，开关元件MN21、MN23、MN25、MN27、MN29、MN31全部导通时，内部节点N31的电荷放电所需要的时间最短(输入信号IN1为低电平时以电流3I0放电，输入信号IN1、IN2为低电平时以电流6I0放电)，缓冲器BUF的输出时钟的延迟时间也最短(内分比最小)，在开关元件MN21、MN23、MN25中的1个导通并且开关元件MN27、MN29、MN31中的1个导通时，内部节点N31的电荷放电所需要的时间最长(内分比最大)(输入信号IN1为低电平时以电流I0放电，输入信号IN1、IN2为低电平时以电流2I0放电)，缓冲器BUF的输出时钟的延迟时间也最长。这时，根据控制信号C的组合，时间差的内分方式至少存在6种组合。
通过增加开关元件MN21、MN23、MN25、MN27、MN29、MN31的数量，可以更精细地设定输入信号IN1和IN2的时间差(相位差)的内分比值。即，开关元件MN21、MN23、MN25、MN27、MN29、MN31的数量是任意的。当然，改变N沟道MOS晶体管MN22、MN24、MN26的栅极宽度(或栅极长(W)/栅极宽度(L)比)和N沟道MOS晶体管MN28、MN30、MN32的栅极宽度，也可以分别改变恒流源I0的电流值。在转换器30中，作为时间差的内分的控制，除了上述方式外，也可以使用任意的方法。
下面，参照图11详细说明转换器30的时间差的内分动作的一例。现在，假定在图11中将输入信号IN1的反相信号共同作为栅极输入的并联连接的N沟道MOS晶体管MN22、MN24、MN26设置16个(N沟道MOS晶体管MN21、MN23、MN25也设置16个)，将输入信号IN2的反相信号共同作为栅极输入的并联连接的N沟道MOS晶体管MN28、MN30、MN32(N沟道MOS晶体管MN27、MN29、MN31)设置16个。
作为一例，假定相辅的控制信号输入N沟道MOS晶体管MN21、MN27的栅极(输入N沟道MOS晶体管MN27的栅极的控制信号是将输入N沟道MOS晶体管MN21的栅极的控制信号反相的信号)，相辅的控制信号输入N沟道MOS晶体管MN23、MN29的栅极，相辅的控制信号输入N沟道MOS晶体管MN25、MN31的栅极。
下面，说明由输入信号IN1使16个并联的N沟道MOS晶体管中N个(N为0～16，N＝0是没有导通的情况，N由控制信号C决定)导通、在时间T后由输入信号IN2使(16-N)个并联的N沟道MOS晶体管导通从而全部N+(16-N)＝16个N沟道MOS晶体管导通时的时间差的内分动作。
设流过并联的1个N沟道MOS晶体管的电流为I(恒流源Io的电流值)、缓冲器BUF的输出反相的阈值电压为V、成为阈值电压之前的电荷的丙量为CV。
这里，设输入信号IN1和IN2都是高电平、NAND01的输出为低电平、内部节点N31处于通过P沟道MOS晶体管MP01从电源侧进行充电的状态(缓冲器BUF的输出为高电平)。下面，说明输入信号IN1和IN2从该状态下降到低电平的情况。
首先，在N＝16时，设由输入信号IN1使16个并联的N沟道MOS晶体管中的16个导通，在时间T后由输入信号IN2使16个并联的N沟道MOS晶体管某一个截止((16-N)＝0)。因此，在N＝16时，设恒流源的电流为I，在输入信号IN1成为低电平后，到缓冲器BUF的输出发生反相的时间T(16)为
T(16)＝CV/(16·I)                    …(2)
在N＝n(n＜16)时(N由控制信号C设定)，在输入信号IN1成为低电平后，在时间T(T是输入信号IN1和IN2的后沿的时间差)的期间，将输入信号IN1的反相信号输入栅极的n个N沟道MOS晶体管导通，n·I·T的电荷放电，然后，通过输入信号IN2成为低电平，将输入信号IN2的反相信号输入栅极的16-n个N沟道MOS晶体管导通，在全部16个N沟道MOS晶体管导通、残存在内部节点N31的电荷(CV-n·I·T)以(16·I)的电流放电的时刻(时间T′)缓冲器BUF的正常反相(从高电平成为低电平)。时间T′由(CV-n·I·T)/(16·I)决定。
因此，在输入信号IN1成为低电平后，到缓冲器BUF的输出发生反相的时间T(n)可以表为
T(n)＝(CV-n·I·T)/(16·I)+T
    ＝CV/(16·I)-(n/16)T+T
    ＝T(16)+((16-n)/16)·T    …(3)
利用n的值可以得到将输入信号IN1和IN2的时间差T，16等分的相位的输出信号。即，通过根据控制信号的设定改变n，可以得到以分解率1/16分割输入信号IN1和IN2间的时间差的任意的相位的输出信号。也将这样的转换器称为「16分度的转换器」。
如上所述，图11所示的转换器30适用于输出将输入信号IN1和IN2的后沿的时间差内分的信号的用途，但是，率将输入信号IN1和IN2的前沿的时间差内分的信号的转换器30的电路结构为例如图12所示的结构。
如图12所示，该转换器30具有将以第1和第2输入信号IN1及IN2为输入的逻辑和电路OR01的输出信号输入栅极的P沟道MOS晶体管MP01、输入端与内部节点N31连接从输出端输出输出信号的反相器INV03、漏极共同与内部节点N31连接的由控制电路40的控制信号C控制通/断的N沟道MOS晶体管(开关元件)MN21、MN23及MN25、漏极分别与N沟道MOS晶体管MN21、MN23、MN25的源极连接而源极分别与恒流源Io连接并且第1输入信号IN1输入栅极的N沟道MOS晶体管MN22、MN24及MN26、漏极共同与内部节点N31连接的由控制电路40的控制信号C控制通/断的N沟道MOS晶体管(开关)MN27、MN29及MN31和漏极分别与N沟道MOS晶体管(开关)MN27、MN29、MN31的源极连接而源极分别与恒流源Io连接并且第2输入信号IN2输入栅极的N沟道MOS晶体管MN28、MN30及MN32，此外，由N沟道MOS晶体管乖的开关元件MN11～MN15和电容CAP11～CAP15并联连接在内部节点与地之间，由供给开关元件MN11～MN15的控制端子的周期控制信号7决定附加到内部节点上的电容。CAP11～CAP15的电容值取为C、2C、4C、8C、16C，开关元件MN11～MN15的周期控制信号7可以使用倍增用转换器10的周期检测电路6的控制信号7。
在图12所示的电路中，通过采用例如将输入信号IN1共同输入栅极的并联连接的N沟道MOS晶体管MN22、MN24、MN26设置16个(N沟道MOS晶体管MN21、MN23、MN25也设置16个)、将输入信号IN2共同输入栅极的并联连接的N沟道MOS晶体管MN28、MN30、MN32(N沟道MOS晶体管MN27、MN29、MN31)设置16个、由输入信号IN1使16个并联的N沟道MOS晶体管中的N个(N为0～16，N＝0是没有导通的情况，N由控制信号C决定)导通、在时间T后由输入信号IN2使(16-N)个并联的N沟道MOS晶体管导通从而全部N+(16-N)＝16个N沟道MOS晶体管导通的结构，根据和上式(3)相同的原理，利用输入信号IN1和IN2的前沿的时间差T的16分度，也可以调整输出信号的前沿的相位。在图12所示的结构中，根据应用如何，也可以采用具有正相型缓冲器(例如通过连接2级反相器而构成)的结构取代反相器INV03。
参见图1、图11和图12，根据图中未示出的相位比较电路的比较结果，在转换器30的输出的相位比基准时钟超前时为了使之延迟，控制电路40就减少开关元件组MN21、MN23、MN25和开关元件组MN27、MN29、MN31中处于导通状态的开关的个数(减小上式(3)中的n)，并在该状态由相位比较电路将从转换器30输出的信号与基准时钟进行相位比较，结果，在需要使相位进一步落后时，就接收相位比较电路的输出，控制电路40减少导通状态的开关的个数。并且，在转换器30中，控制电路40不能再减少导通的开关元件时(例如，在图11或图12中，开关元件MN21、MN23、MN25中仅MN21导通、开关元件MN27、MN29、MN31中仅MN27导通等达到内分比设定的上限时)，从图中未示出的相位比较电路输入表示进一步落后的相位的信号时，计数上升信号就输入控制电路40内的计数器，在接收到该信号后，译码电路就向旋转开关20输出选择信号S。
例如，在图1中，在旋转开关20选择多相时钟P0、P1(P1比P0落后360度/n相位)作为第1和第2输入IN1、IN2供给时，使转换器30的输出的相位落后，在达到转换器30的时间差的内分比设定上限值时，由控制电路40作为转换器30的第1输入IN1而从倍增用转换器10的输出时钟P0切换到P2，由转换器30输出将时钟P2和P1间的相位差内分的信号。这时，在转换器30的输出的相位比基准时钟的相位落后时，就增加开关元件MN21、MN23、MN25和开关元件MN27、MN29、MN31中的导通状态的开关的个数。
另一方面，在转换器30的输出的相位比基准时钟超前而需要使相位落后时，由控制电路40作为转换器30的第2输入IN2而从倍增用转换器10的输出时钟P1切换到P3，由转换器30输出将时钟P2和P3间的相位差内分的信号。
在控制电路40中，作为将控制信号C供给转换器30的由N沟道MOS晶体管构成的开关元件MN21、MN23、MN25和开关元件MN27、MN29、MN31的控制端子的译码器，接收开关元件MN21、MN23、MN25和开关元件MN27、MN29、MN31的个数和相位比较电路的相位比较结果，根据按这些开关的什么样的顺序控制通/断来决定电路结构。作为简单的结构例，可以采用将移位寄存器和构成移位寄存器的各级的触发电路的输出及其反相输出作为控制信号C而供给的结构。
下面，说明本发明的实施例2。图2是表示本发明实施例的结构的图。如图2所示，在本发明的实施例2中，与上述实施例不同的地方在于，具有输出将从开关20′输出的2个信号的相位差内分的信号的多个转换器300～30n，输出倍增多相时钟Q0～Qn。在本发明的实施例2中，倍增用转换器10和转换器300～30n的结构与在上述实施例中说明的倍增用转换器10和转换器30的结构相同。
图3是表示本发明实施例2的开关20′和多个转换器30的结构的一例。如图3所示，开关20′具有输入多相时钟P0～Pn中的奇相位时钟并向各转换器30选择输出的选择器开关20′-1和输入多相时钟P0～Pn中的偶相位时钟并向各转换器30选择输出的选择器开关20′-2。
控制电路40′根据将各转换器30的输出Q1～Q8与基准时钟比较的相位比较电路(PD)80的相位比较结果(UP/DOWN信号)分别设定控制对应的转换器30的内分比。为了简单，图3仅表示出了将输出Q7与基准时钟进行比较的相位比较电路(PD)80。另外，在图3中，还省略了用于将从相位比较电路(PD)80输出的相位比较结果平滑的低通滤波器。
控制电路40′和在上述实施例中说明的控制电路40一样，由计数器和译码电路构成，将控制信号C向各转换器30输出，同时，在转换器30的内分比达到上限或下限时，需要进一步使相位超前或落后时，就将作为第1、第2输入供给转换器30的奇相位时钟切换为其前后的奇相位时钟或将偶相位时钟切换为其前后的偶相位时钟。
图14是表示本发明的一个实施例的时钟控制电路的动作的检验结果的图，是表示用电路模拟器(SPICE2)模拟输入倍增8相时钟(625MHz)的转换器(参见图11等)的内部节点的电压波形和输出时钟波形(由与内部节点电压波形交叉而上升的实线、虚线点划线等所示的8相的信号波形)的结果的图。如图14所示，已确认了可以得到12.5ps的分解率。
按照上述本发明的实施例，实现了下述各种功能。
即时倍增功能：
由于在多相时钟生成时不具有PLL、DLL等那样的反馈环路，所以，不存在相位同步的信号输出之前的延迟，从而可以即时地输出倍增时钟。
偏差降低功能：
由于采用环路偏差独立，并且在转换器中将偏差平均，从而降低了时钟循环间的偏差。
即时多相时钟供给功能：
从多个转换器即时地供给多相时钟。
多相时钟相位修正功能：
在倍增用转换器中，修正倍增和都相时钟的相位，进而在微调用转换器中进行相位的调整。
除此之外，由于不使用PLL电路(VCO)，所以，可以进行宽带动作，从而可以降低开发、制造成本和缩短开发周期。
此外，用数字电路构成包括转换器30的所有的电路，可以实现低电压工作和低功耗化。
实现上述功能的本发明的时钟控制电路极适合应用于半导体集成电路装置的时钟的相位控制电路和时钟逻辑数据恢复电路。
下面，参照附图说明本发明的时钟控制电路的全体实施例。
图15是表示构成本发明实施例3的时钟控制电路的结构的图。如图15所示，本发明的实施例3作为上述实施例的控制电路40，具有使用移位寄存器型计数器170及171用于将与输入时钟间的相位差微调为0度的转换器130和输出从0度偏离任意的角度(偏移量)相位的时钟信号的微调用转换器131。
更详细而言，如图15所示，将输入时钟1输入而生成多相倍增时钟的多相倍增电路110由例如在上述实施例中说明的倍增用转换器10构成。将输入时钟倍增而发生16相的多相时钟的多相倍增电路110(也称为「16相发生多相倍增电路」)由在上述实施例中说明的倍增用转换器10构成。即，在图5所示的倍增用转换器10的结构中，具有1/16分频器和16相时钟倍增电路。作为多相倍增电路110，通过使用倍增用转换器10，如前所述，可以将输入时钟的偏差成分平均，从而可以降低多相倍增时钟的偏差成分(参见图13(a))。
在本发明的实施例3中，具有输入从多相倍增电路110输出的多相时钟(16相的时钟)并选择输出其中相位满足指定的关系的4个时钟的组合的第1和第2开关120及121、输入从第1开关120输出的2对时钟(4条信号)的第1转换器130和输入从第2开关121输出的2对时钟(4条信号)的第2转换器131。
第1、第2开关120及121由上述旋转开关构成，在从多相倍增电路110输出的16相时钟中，分别选择输出例如相位为0度的第1时钟(例如偶相位信号)和相位与第1时钟相邻的第2时钟(奇相位信号)构成的时钟对、与第1时钟为指定的相位差(例如180度)的第3时钟和相位与第3时钟相邻的第4时钟构成的时钟对。
图16是表示本发明实施例3的第1开关120与第1转换器130的连接结构的图。第2开关121和第2转换器131也和图16所示的结构相同。
如图16所示，第1、第2转换器130及131分别具有输出将从构成第1开关120的旋转开关120-1及120-2输出的第1信号IN1与第2信号IN2的时间差内分的第1输出信号O1的第1相位调整用的转换器30-1和输出将第3信号IN3与第4信号IN4的时间差内分的第2输出信号O2的第2相位调整用的转换器30-2。
第1相位调整用的转换器30-1输出具有与将输入信号IN1和IN2的前沿的时间差内分的相位对应的前沿的第1输出信号O1，第2相位调整用的转换器30-2输出具有与将输入信号IN3和IN4的前沿的时间差内分的相位对应的前沿的第2输出信号O2。
第1输出信号O1和第2输出信号O2输入图15所示的多重化电路140，合成为由第1输出信号O1和第2输出信号O2的前沿决定的脉冲信号(例如占空比为50％的信号)，重叠为1条信号而输出。
旋转开关120-1和120-2的结构与参照图3说明的旋转开关20′-1和20′-2基本上相同，输入16相的多相时钟，选择奇相位、偶相位的2对时钟，供给2个相位调整用的转换器30-1和30-2。
在转换器130中，在将输入时钟1与转换器130的输出向相位差调整为0度时，作为从旋转开关120-1输出的第1信号IN1，就选择从多相倍增电路110输出的16相时钟中0相位的第1个时钟，作为从旋转开关120-2选择输出的第2信号IN2，就选择与IN1相邻的360/16度的时钟(第2个时钟)，供给转换器130。对于转换器131也一样。
时钟的占空比为50％时，作为从旋转开关120-1选择输出的第3信号IN3，就选择从多相倍增电路110输出的16相时钟中180度相位的信号(16相的时钟中的第9个时钟)，作为从旋转开关120-2选择输出的第4信号IN4，就选择相位与信号IN3相邻的信号(例如第10个时钟)，供给转换器130。第1和第2信号IN1及IN2、第3和第4信号IN3及IN4分别选择相位相互相邻的信号，但是，第1信号IN1和第3信号IN3可以根据相对于输入时钟1而设定的相位(例如0度)和占空比的值(例如在占空比50％时为180度)任意选择。对于转换器131也一样。
第1和第2相位调整用转换器30-1及30-2和参照图12说明的转换器30相同。在本实施例中，转换器30根据控制信号的控制，2个输入信号的时间差T的内分比按16分度可变。
这时，在开关120及121中，选择相位(360度的1/16)相邻的时钟对，在第1和第2转换器130及131中，按16分度内分时钟对的相位差，可以按360度(输入时钟的1个周期)的1/256(＝16×16)的分解率进行相位调整。
现在，再回到图15，时钟控制电路还具有将将从第1转换器130的第1和第2相位调整用的转换器输出的第1和第2信号叠加而输出的第1多重化电路140和将从第2转换器131的第1和第2相位调整用的转换器输出的第1和第2信号叠加而输出的第2多重化电路141。
另外，还具有检测多重化电路140的输出与输入时钟的相位差的相位比较电路150、将从相位比较电路150输出的UP信号和DOWN信号平滑的数字滤波器160、根据从数字滤波器160输出的UP信号和DOWN信号进行上升计数(上升移位)和下降计数(下降移位)的第1计数器170和装入偏移值并根据从滤波器160输出的UP信号和DOWN信号进行上升计数(上升移位)和下降计数(下降移位)的有偏移的第2计数器171，根据第1计数器170的计数输出进行第1开关120的切换和上述第1转换器130的相位调整，根据第2计数器171的计数输出进行上述第2相位调整用的转换器131的内分比的设定和上述第2开关121的时钟输出的切换。
从多重化电路141输出相位从输入时钟1偏离了由偏移值规定的角度的时钟。
向进行16相的多相倍增电路110的输出的切换的开关120及121和16分度的转换器130及131输出控制信号的计数器170及171由例如8位的移位寄存器型计数器构成，高位的4位用于开关(旋转开关)120及121的切换控制，低位的4位用于16分度的转换器130及131的内分比的设定用的控制信号。
在本发明的实施例3中，作为根据输入时钟1生成多相时钟的多相倍增电路110，如上所述，可以使用倍增用转换器，但是，并不限于倍增用转换器。例如，对于将例如PLL、DLL的多相时钟供给开关120及121的结构，当然也可以应用转换器130及131等结构。
图17是表示将在本发明中使用的相位调整用的转换器集成化的设计图的一例的图，表示0度和180度调整用的转换器(16分度转换器)(图16所示的结构)的设计图形的一例。
下面，说明本发明的实施例4。图18是表示本发明实施例4的结构的图。在本发明实施例4中，作为控制电路，具有二进制计数器和译码器，具有0度微调用的转换器和自由设定为任意的角度的转换器，任意的角度通过控制电路中每次相位调整时加法电路的运算来设定，同时，为了利用时钟树形合成(将延迟均等化用的缓冲器适当地配置到树状的时钟除数路径中降低时钟变形的设计方法)等调整配置的时钟传输路径(称为「CTS」)的延迟，具有延迟量与CTS相同的虚拟电路。
更详细而言，如图18所示，就是具有生成并输出将输入时钟1倍增而成的多相时钟的多相倍增电路110、输入从多相倍增电路110输出的多相时钟并选择输出其中的多个时钟的第1和第2开关120及121、输入第1开关120的输出信号(第1～第4信号)的第1转换器130和输入第2开关121的输出信号(第1～第4信号)的第2转换器131。在本发明的实施例4中，将输入时钟1倍增而发生16相的多相时钟的多相倍增电路110(也称为「16相发生多相倍增电路」)由由在上述实施例中说明的倍增用转换器构成，在图5所示的倍增用转换器10的结构中，具有1/16分频器和16相时钟倍增电路。
第1、第2开关120及121和第1、第2转换器130及131的结构和图16所示的结构相同，具有将从第1、第2相位调整用的转换器30-1及30-2输出的第1和第2信号叠加的多重化电路140和将从第2转换器131的第1、第2相位调整用的转换器30-1将30-2输出的第1和第2信号叠加的多重化电路141。
接收时钟供给的时钟传输路径(CTS)201与第2转换器131的输出侧即多重化电路141的输出连接，作为与时钟传输路径201等价的延迟时间的虚拟电路的CTS虚拟电路200与第1转换器130的输出侧即多重化电路140的输出连接。
并且，具有检测CTS虚拟电路200的输出与输入时钟1的相位差的相位比较电路150、将从相位比较电路150输出的UP信号和DOWN信号平滑的数字滤波器160、根据从数字滤波器160输出的UP信号和DOWN信号进行上升计数和下降计数的计数器170、将计数器170的计数输出译码的第1译码器192、将计数器170的计数输出与输入偏移值相加的加法电路180和将加法电路180的输出译码的第2译码器191。
根据第1译码器192的译码输出进行第1开关120的切换和第1转换器130的相位调整(时间差的内分比的设定)，根据第2译码器191的译码输出进行第2转换器131的相位调整(内分比的设定)和第2开关121的切换。
在本发明的实施例4中，在从CTS201接收时钟的供给的锁存电路等(应用电路)中，对该时钟相对于输入时钟1设定偏移量的相位差(角度差)。另外，计数器170的计数输出(第1计数器170计数CTS虚拟电路200的输出与输入时钟1的相位差)与偏移量的角度相加后的值由第2译码器191进行译码，并调整CTS201的输出时钟的相位，所以，即使噪音等插入，在CTS201的输出时钟中也可以可靠地确保偏移量的相位差。
在图18中，构成转换器130及131的各转换器的第1、第2相位调整用转换器30-1及30-2(参见图16)由16分度的转换器构成，计数器170的输出为8位，加法电路180的输出为8位，偏移信号也采用8位，按256分度进行相位调整。在本发明中，多相倍增电路110不限于16相的多相时钟的发生，另外，转换器的结构当然也不限于16分度的转换器。
作为计数器170与第1译码器192的译码输出的关系，每上升计数1个计数器输出，就向转换器130输出控制信号C，以使向延迟时钟1周期tCK的指定量分之一(例如，在生成16相的倍增时钟的多相倍增电路110和16分度的转换器的结构中，就是时钟周期tCK的1/256)的一方移位。
在图18所示的16相的多相倍增电路110和16分度的转换器130及131的结构中，计数器170由另外8位二进制计数器构成，高位的4位用于开关(旋转开关)120及121的切换控制，低位的4位用于16分度转换器130及131的内分比的设定。
开关(旋转开关)120及121的切换控制在16分度转换器130及131的控制信号C(参见图1)全部为“1”或“0”时进行切换。
第1、第2译码器192及191的低位的位输出作为16分度转换器130及131的控制信号而输入，利用例如温度计式的移位，根据高位的位的奇偶性(高位的4位的最低一位为“0”或“1”)，移位方向的上行和下行也可以相反。
第1、第2译码器192及191的高位的位输出作为开关(旋转开关)120及121的切换控制信号，各移位2位，选择输出多相时钟中的奇信号和偶信号的时钟对。
在第1、第2译码器192及191和开关120及121的控制信号及16分度转换器130及131间也可以插入定时电路，抑制信号切换时等的噪音。
下面，说明本发明的实施例5。图19是表示本发明实施例5的结构的图。本发明的实施例5具有用于调整时钟传输路径(CTS)的相位的转换器及其控制电路。
更详细而言，如图19所示，在本发明的实施例5中，具有生成并输出将输入时钟倍增而成的多相时钟的多相倍增电路110、输入从多相倍增电路110输出的多相时钟并选择输出其中的多个时钟的第1～第3开关120～122、输入第1开关120的输出信号(第1～第4信号)的第1转换器130、输入第2开关121的输出信号(第1～第4信号)的第2转换器131、输入第3开关122的输出信号的第3转换器132。在本发明的实施例5中，将输入时钟棕绷而发生16相的多相时钟的多相倍增电路110(也称为「16相发生多相倍增电路」)由在上述实施例中说明的倍增用转换器构成，在图5所示的倍增用转换器10的结构中，具有1/16分频器和16相时钟倍增电路。
第1～第3转换器130～132的结构和图16所示的结构相同，在第1～第3转换器130～132中，具有将从第1、第2相位调整用的转换器30-1及30-2输出的第1、第2信号叠加的多重化电路140～142。
接收时钟供给的时钟传输路径(时钟树形合成配线)201与连接在第3转换器132的输出端的多重化电路142连接。
此外，还具有检测与第1转换器130连接的多重化电路140的输出与上述输入时钟的相位差的第1相位比较电路150、将从第1相位比较电路150输出的UP信号和DOWN信号平滑的第1数字滤波器160、根据从第1数字滤波器160输出的UP信号和DOWN信号进行上升计数和下降计数的第1计数器170、将第1计数器170的计数输出译码的第1译码器190、将第1计数器170的计数输出与输入偏移值相加的加法电路180和将加法电路180的输出译码的第2译码器191。根据第1译码器190的译码输出进行第1转换器130的相位调整和第1开关120的切换，根据第2译码器191的译码输出进行第2转换器131的相位调整和第2开关121的切换。
在本发明的实施例5中，还具有检测时钟传输路径(CTS)201的输出与第2转换器131的输出的相位差的第2相位比较电路151、将从第2相位比较电路151输出的UP信号和DOWN信号平滑的第2数字滤波器161、根据从第2数字滤波器161输出的UP信号和DOWN信号进行上升计数和下降计数的第2计数器171和将第2计数器171的计数输出译码的第3译码器193，根据第3译码器193的译码输出进行第3转换器132的相位调整和第3开关122的切换。
在本发明的实施例5中，通过将时钟传输路径(CTS)201的输出与具有相对于输入时钟偏移量的相位差的信号进行相位比较，控制其具有指定的相位差(角度)。
下面，说明本发明的实施例6。图20是表示本发明实施例6的结构的图。本发明的实施例6采用利用输入信号的前沿期间和后沿期间的平均来附加相位偏移的结构，在输入时钟的占空比有变化时，就可以例如按输入时钟的前沿和下一个前沿的中间的相位将数据锁定，从而可以可靠地进行数据的锁定。
如图20所示，具有生成并输出将输入时钟1倍增而成的多相时钟的多相倍增电路110、输入从多相倍增电路110输出的多相时钟并选择输出其中的多个时钟的第1～第4开关120～123、输入第1～第4开关的输出的第1～第4转换器130～133和将从第1～第4转换器130～133的第1和第2相位调整用的转换器输出的第1和第2信号叠加的多重化电路140～143。在本发明的实施例5中，将输入时钟倍增而发生16相的多相时钟的多相倍增电路110(也称为「16相发生多相倍增电路」)由在上述实施例中说明的倍增用转换器构成，在图5所示的倍增用转换器10的结构中，具有1/16分频器和16相时钟倍增电路。另外，第1～第4转换器130～133的结构和图16所示的结构相同。
接收时钟供给的时钟传输路径(CTS)201与连接在第4转换器133的输出端的多重化电路143连接。
另外，还具有检测连接在第1转换器130的输出端的多重化电路140的输出与输入时钟1的前沿的相位差的第1相位比较电路150、将从第1相位比较电路150输出的UP信号和DOWN信号平滑的第1数字滤波器160、根据从第1数字滤波器160输出的UP信号和DOWN信号进行上升计数和下降计数的第1计数器170、检测第2转换器131的输出与输入时钟1的后沿的相位差的第2相位比较电路151、将将从第2相位比较电路151输出的UP信号和DOWN信号平滑的第2数字滤波器161、根据从第2数字滤波器161输出的UP信号和DOWN信号进行上升计数和下降计数的第2计数器171、将第1计数器170的计数输出和第2计数器171的计数输出的值平均而输出的平均化电路210、将第1计数器170的输出译码的第1译码器190、将第2计数器171的输出译码的第2译码器191和将平均化电路210的输出译码的第3译码器192。
根据第1译码器190的译码输出进行第1转换器130的相位调整和第1开关120的切换，根据第2译码器191的译码输出进行第2转换器131的相位调整和第2开关121的切换，根据第3译码器192的译码输出进行第3转换器132的相位调整和第3开关122的切换。
此外，还具有检测CTS201的输出与连接在第3转换器的输出端的多重化电路142的输出的相位差第3相位比较电路152、将从第3相位比较电路152输出的UP信号和DOWN信号平滑的第3数字滤波器162、根据从第3数字滤波器162输出的UP信号和DOWN信号进行上升计数和下降计数的第3计数器172和将第3计数器的计数输出译码的第4译码器193，根据第4译码器193的译码输出进行第4转换器133的相位调整和第4开关123的切换。
图21是表示本发明实施例6的定时动作的一例的图。即使输入时钟IN的周期和占空比等发生变化(偏差)、与该时钟同步地发送的数据的周期等也发生偏差时，在本发明的实施例6中，设定为根据基于将输入时钟倍增的多相时钟而与输入时钟的前沿同步的信号(AR)(脉冲宽度为a、占空比为50％)和与输入时钟的后沿同步的信号(AF)(脉冲宽度为b、占空比为50％)与输入时钟的相位差的平均值由转换器132进行了相位调整的信号(B)(脉冲宽度为a+b、占空比为50％)从多重化电路142输出，该信号(B)与CTS201的输出的相位差成为指定值(例如两者一致)。因此，即使占空比发生变化，在将CTS201的输出时钟C作为锁定定时时钟将数据(DATA)锁定的锁存电路中，可以在数据(DATA)的1周期的正中间进行采样。
下面，说明本发明的实施例7。图22是用于说明本发明的实施例7的说明图。图22(a)是利用转换器抑制占空比的变化的影响、由锁存电路(图中未示出)可靠地将数据锁定的结构的例子。
更详细而言，如图22(a)所示，具有使数据(DATA)的前沿延迟并作为信号A而输出的第1转换器211、将输入时钟(IN)的时钟脉冲的前沿(图22中的前沿)与该时钟脉冲的后沿(图22中的后沿)间的时间差内分的第2转换器212、将输入时钟(IN)的时钟脉冲的后沿(图22中的后沿)与下一个时钟脉冲的前沿(图22中的前沿)间的时间差内分的第3转换器213和将第2及第3转换器212及213的输出叠加作为1条信号B而输出的多重化电路214。
第2转换器212在例如图12所示的转换器的结构中是输出具有与将输入信号IN1的前沿和输入信号IN2的后沿的时间差内分的相位对应的前沿的信号的转换器，通过将输入信号IN2反相的信号输入逻辑和电路OR01的输入端和N沟道MOS晶体管MN28、MN30、MN32的栅极而构成。第3转换器213在图11所示的转换器的结构中是输出具有与将输入信号IN1的后沿和输入信号IN2的前沿的时间差内分的相位对应的后沿的信号的转换器，通过将输入信号IN2反相的信号输入否定逻辑积电路NAND01的输入端和反相器INV02而构成。
如图22(b)所示，通过用从多重化电路214输出的时钟B将第1转换器211的数据输出A进行采样，在锁存电路中，抑制时钟的占空比的变化的影响，可靠地锁定数据。即，由于在数据A的循环的例如中央(中心)时刻时钟B上升和下降，所以，即使时钟的占空比发生变化，也不会在不正确的时刻来锁定数据。在图22(b)所示的例子中，使用时钟B的前沿和后沿对数据A进行采样，但是，对于仅用时钟B的前沿进行采样的系统同样也可以应用。
下面，说明本发明的实施例8。图23是用于说明本发明的实施例8的设计概略图。图24是表示图23所示的设计的电路结构的图。如图23和图24所示，在芯片300内具有输入外部时钟的多相倍增电路10，向内部电路供给时钟的电路具有从多相倍增电路10输入多相时钟的开关201和转换器301，此外，在配置在芯片中的宏块301及302内，也具有从多相倍增电路10输入多相(n相)时钟的开关202及203和转换器302及303。在本发明的实施例8中，将相位调整用的转换器30分散配置在宏块内，可以控制各宏块内的时钟的相位，同时可以进行多个宏块间的时钟的相位调整。
如上所述，按照上述结构的本发明，可以获得下述效果。
本发明的第1个效果是，通过采用使用转换器进行倍增和多相时钟的生成的结构，便可生成没有以往成为问题的环路偏差和中心频率变化的时钟。
另外，本发明的第2个效果是，接收2个开关的输出将相位差进行内分的转换器通过采用不仅周期的设定而且内分比都可以根据控制电路的控制信号可变地控制的结构，便可进行时钟相位的精细的调整。
本发明的第3个效果是，在多相时钟生成时不具有PLL、DLL等那样的反馈环路，可以即时地输出倍增和多相时钟。
本发明的第4个效果是，利用将相位差内分的转换器将偏差平均化，可以大大降低时钟循环间的偏差。
本发明的第5个效果是，可以生成相对于输入时钟偏离任意的偏移相位的时钟信号。
本发明的第6个效果是，可以将从时钟树等时钟传输路径输出的时钟设定为相对于输入时钟偏离指定偏移量的相位。
本发明的第7个效果是，即使时钟的占空比变化时，也可以可靠锁定数据。

Claims (42)

1、一种时钟控制电路，其特征在于，具有：
倍增用转换器，其包含将输入时钟分频而生成并输出相位相互不同的多相时钟的分频电路和多相时钟倍增电路，所述多相时钟倍增电路具有将2个信号间的相位差内分后的信号输出的多个电路，以所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟；
开关，以所述倍增用转换器输出的多相时钟作为输入，选择其中一对时钟并输出；
至少1个相位调整用转换器，以所述开关输出的时钟对作为输入，将该时钟对之间的相位差内分而输出相位调整后的时钟信号；
相位比较电路，检测所述相位调整用转换器的输出和基准时钟之间的相位差；和
控制电路，根据所述相位比较电路的输出信号，设定所述相位调整用转换器的内分比，并对所述开关的时钟输出进行切换。
2、一种时钟控制电路，其特征在于，包括：
倍增用转换器，其包含将输入时钟分频而生成并输出相位相互不同的多相时钟的分频电路和多相时钟倍增电路，所述多相时钟倍增电路具有将2个信号间的相位差内分后的信号输出的多个电路，以所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟；
多个开关，以所述倍增用转换器输出的多相时钟作为输入，并输出从其中选择的组合的时钟对；
多个相位调整用转换器，分别输入从所述开关选择输出的多个时钟对并分别输出将该时钟对的相位差内分的信号；
相位比较电路，检测所述相位调整用转换器的输出和基准时钟之间的相位差；和
控制电路，根据所述相位比较电路的输出信号，设定所述相位调整用转换器的内分比，并对所述开关的时钟输出进行切换。
3、根据权利要求1或2所述的时钟控制电路，其特征在于，所述倍增用转换器还具有检测所述输入时钟的周期的周期检测电路；
所述多相时钟倍增电路具有输出将2个输入的时间差分割的信号的多个时间差分割电路和分别将2个所述时间差分割电路的输出叠加而输出的多重化电路；
所述多个时间差分割电路具有输入同一相位的时钟的时间差分割电路和输入相位相邻的2个时钟的时间差分割电路。
4、根据权利要求3所述的时钟控制电路，其特征在于，所述多相时钟倍增电路具有输入n相的时钟，即第1～第n个时钟，并输出将2个输入的时间差分割的信号的2n个时间差分割电路，
第2I-1个时间差分割电路作为所述2个输入而输入第I个同一时钟，
第2I个时间差分割电路输入第I个时钟和第(I+1 mod n)个时钟，
此外，还具有输入第J个时间差分割电路的输出和第(J+2 modn)个时间差分割电路的输出的2n个脉冲宽度修正电路，和输入第K个脉冲宽度修正电路的输出和第(K+n)个脉冲宽度修正电路的输出的n个多重化电路，
其中，1≤I≤n，1≤J≤2n，1≤K≤n，mod表示余数运算，(I+1 mod n)表示用n除I+1的余数，(J+2 mod n)表示用n除J+2的余数。
5、根据权利要求3或4所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号的否定逻辑和电路，
和输入作为所述否定逻辑和电路的输出的内部节点的电位的反相器，
多条串联连接的开关元件和电容并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
6.根据权利要求3或4所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，
和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
和串联连接在所述内部节点与第2电源间的由第1恒流源和所述第1输入信号控制通/断的第2开关元件，
和串联连接在所述内部节点与所述第2电源间的由第2恒流源和所述第2输入信号控制通/断的第3开关元件，
此外，多条串联连接的第4开关元件和电容并联连接在所述内部节点与所述第2电源之间，由供给所述第4开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
7、根据权利要求6所述的时钟控制电路，其特征在于：所述第1开关元件由第1导电型的晶体管构成，所述第2～第4开关元件由第2导电型的晶体管构成。
8、根据权利要求3或4所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，
和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入栅极的P沟道MOS晶体管，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
和连接在所述内部节点与地之间的将所述第1输入信号的反相信号输入栅极并由恒流源驱动的N沟道MOS晶体管和将所述第2输入信号的反相信号输入栅极并由恒流源驱动的N沟道MOS晶体管；
此外，多条串联连接的开关元件和电容并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
9、根据权利要求1或2所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，
和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
和由多个由第1恒流源和所述第1输入信号控制通/断的第2开关元件和由所述控制电路的控制信号控制通/断的第3开关元件构成的串联电路并联连接在所述内部节点与第2电源间，
由多个由第2恒流源和所述第2输入信号控制通/断的第4开关元件和由所述控制电路的控制信号控制通/断的第5开关元件构成的串联电路并联连接在所述内部节点与第2电源间，
此外，多个由第6开关元件和电容构成的串联电路并联连接在所述内部节点与所述第2电源之间，由供给所述第6开关元件的控制端子的周期控制信号控制所述第6开关元件的通/断和决定附加到所述内部节点上的电容。
10.根据权利要求9所述的时钟控制电路，其特征在于，所述第1开关元件由第1导电型的晶体管构成，所述第2～第6开关元件由第2导电型的晶体管构成。
11、根据权利要求9所述的时钟控制电路，其特征在于，所述第2开关元件、所述第3开关元件、所述第4开关元件和所述第5开关元件都至少由指定个数即N个构成，
由供给所述第3开关元件组的控制信号使K个所述第3开关元件导通，其中K是0～N的数，
由供给所述第5开关元件组的控制信号使N-K个所述第5开关元件导通，
输出与以所述时间差的1/N为单位根据所述K将所述第1输入信号与所述第2输入信号的时间差内分的相位对应的信号，通过改变所述K的值来改变内分比。
12、根据权利要求1或2所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号的逻辑和电路，
和连接在电源与内部节点间的将所述逻辑电路的输出信号输入栅极的P沟道MOS晶体管，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
和多个由将所述第1输入信号输入栅极并由恒流源驱动的N沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
多个由将所述第2输入信号输入栅极并由恒流源驱动的N沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
此外，多个由开关元件和电容构成的串联电路并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
13、根据权利要求1或2所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号的否定逻辑积电路，
和连接在电源与内部节点间的将所述否定逻辑积电路的输出信号输入栅极的P沟道MOS晶体管，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
和多个由将由第1反相电路使所述第1输入信号反相后的信号输入栅极并由恒流源驱动的N沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路，
并联连接在所述内部节点与地之间，多个由将由第2反相电路使所述第2输入信号反相后的信号输入栅极并由恒流源驱动的N沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
此外，多个由开关元件和电容构成的串联电路并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
14、根据权利要求5～13中任一权利要求所述的时钟控制电路，其特征在于，所述周期控制信号从权利要求4的所述周期检测电路供给。
15.根据权利要求1或2所述的时钟控制电路，其特征在于，所述控制电路在所述相位调整用转换器的内分比达到设定的上限或下限而需要进行所述相位调整用转换器的输出的相位调整时，进行选择输出供给所述相位调整用转换器的时钟的所述开关的时钟输出的切换。
16、根据权利要求1或2所述的时钟控制电路，其特征在于：所述控制电路根据所述输入时钟或指定的基准时钟与所述相位调整用转换器的输出的相位比较结果，控制所述相位调整用转换器的内分比的设定和所述开关的时钟输出的切换。
17.根据权利要求1或2所述的时钟控制电路，其特征在于，所述控制电路具有根据所述输入时钟或指定的基准时钟与所述相位调整用转换器的输出的相位比较结果改变其值的计数器，
根据所述计数器的输出控制所述相位调整用转换器的内分比的设定和所述开关的时钟输出的切换。
18、根据权利要求1或2所述的时钟控制电路，其特征在于，所述控制电路具有根据所述输入时钟或指定的基准时钟与所述相位调整用转换器的输出的相位比较结果改变其值的计数器，
和将所述计数器的输出译码的译码器，
和根据所述译码器的输出控制所述相位调整用转换器的内分比的设定和所述开关的时钟输出的切换。
19、根据权利要求1或2所述的时钟控制电路，其特征在于，所述开关由旋转开关构成，在输入从所述倍增用转换器输出的n相的时钟并根据所述控制电路的切换控制信号将第I个时钟供给所述相位调整用转换器的第1输入而将其相邻的第I+1个时钟供给第2输入时，根据输出的相位落后或超前的情况切换时钟输出时，就将所述相位调整用转换器的所述第1输入切换控制为第I+2个时钟而将所述第2输入仍然采用第I+1个时钟或者将所述第1输入仍然采用第I个时钟而将所述第2输入切换控制为第I-1个时钟，其中，I+1、I-1、I+2取1～n的值，用n除的余数。
20、一种转换器，其特征在于，
具有输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路，
和连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件，
和输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
多个由第1恒流源和所述第1输入信号控制通/断的第2开关元件与由输入控制端子的控制信号控制通/断的第3开关元件构成的串联电路并联连接在所述内部节点与第2电源之间，
多个由第2恒流源和所述第2输入信号控制通/断的第4开关元件与由输入控制端子的控制信号控制通/断的第5开关元件构成的串联电路并联连接在所述内部节点与所述第2电源之间，
此外，多个由第6开关元件和电容构成的串联电路并联连接在所述内部节点与所述第2电源之间，由供给所述第6开关元件的控制端子的周期控制信号控制所述第6开关元件的通/断，决定附加到所述内部节点上的电容，
利用所述第3开关元件组与输入所述第5开关元件组的控制端子的控制信号的值的组合，从所述缓冲电路输出和将所述第1输入信号与所述第2输入信号的相位差内分的相位对应的输出信号。
21、根据权利要求20所述的转换器，其特征在于，所述第2开关元件、所述第3开关元件、所述第4开关元件和所述第5开关元件都至少由指定个数，即N个构成，
由供给所述第3开关元件组的控制信号使K个所述第3开关元件导通，其中K是0～N的数，
由供给所述第5开关元件组的控制信号使N-K个所述第5开关元件导通，
输出与以所述时间差的1/N为单位根据所述K将所述第1输入信号与所述第2输入信号的时间差内分的相位对应的信号，通过改变所述K的值来改变内分比。
22、一种时钟控制方法，其特征在于，
通过使用包含多个输出将2个信号间的相位差内分的信号的电路的倍增用转换器，生成将输入时钟倍增而成的多相时钟而降低倍增时钟的偏差，
用开关选择从所述倍增用转换器输出的多相时钟中的2个时钟供给相位调整用的转换器，
所述相位调整用的转换器输出将所述2个时钟的相位差内分的时钟，
根据指定的基准时钟与所述相位调整用的转换器的输出时钟的相位比较结果可变地控制所述相位调整用的转换器的内分比。
23、一种时钟控制方法，其特征在于，
对于输入2个信号并输出将它们的相位差内分的信号的第1～第3转换器，将与时钟信号同步地传输的数据信号共同输入所述第1转换器，并将所述数据信号延迟输出，
所述时钟信号输入所述第2转换器，输出将时钟脉冲的前沿与后沿的时间差内分的时钟信号，
所述时钟信号输入所述第3转换器，输出将所述时钟脉冲的后沿与下一个时钟脉冲的前沿的时间差内分的时钟信号，
将所述第2和第3转换器的输出叠加的时钟作为锁定定时信号，将从所述第1转换器输出的数据锁定，锁定时刻可以与时钟信号的占空比的变化无关地自动地调整到相对于所述数据最佳的位置。
24、一种时钟控制电路，其特征在于，
具有生成并输出多相时钟或生成并输出通过倍增而成的多相时钟的多相时钟生成电路，
和输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的多个开关，
和分别输入从所述各开关输出的时钟对并分别输出将该时钟输出对的相位内分的信号的多个转换器，
和控制所述多个转换器的内分比的设定和所述各开关的时钟输出的切换的控制电路，
从一个所述转换器输出的时钟调整为与所述输入时钟间成为指定的相位差，从另一个所述转换器输出的时钟调整为相对于所述输入时钟或相对于别的转换器的输出时钟具有指定的相位。
25、一种时钟控制电路，其特征在于，包括：
具有分频电路和多相时钟倍增电路的多相时钟生成电路，该分频电路将输入时钟分频而生成并输出相位不同的多相时钟，该多相时钟倍增电路包含输出将2个信号间的相位差内分后的信号的多个电路，以从所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟，
和输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的第1和第2开关，
和输入从所述第1开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第1转换器，
和输入从所述第2开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第2转换器，
和检测所述第1转换器的输出与所述输入时钟的相位差的相位比较电路，
和将从所述相位比较电路输出的相位比较结果信号平滑的滤波器，
和根据从所述滤波器输出的相位比较结果信号进行上升计数和下降计数的第1计数器，
和设定偏移值并根据从所述滤波器输出的相位比较结果信号进行上升计数和下降计数的第2计数器，
根据所述第1计数器的输出进行所述第1转换器的内分比的设定和所述第1开关的时钟输出的切换，
根据所述第2计数器的输出进行所述第2转换器的内分比的设定和所述第2开关的时钟输出的切换。
26、一种时钟控制电路，其特征在于，包括：
具有分频电路和多相时钟倍增电路的多相时钟生成电路，该分频电路将输入时钟分频而生成并输出相位不同的多相时钟，该多相时钟倍增电路包含输出将2个信号间的相位差内分后的信号的多个电路，以从所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟，
和输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的第1和第2开关，
和输入从所述第1开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第1转换器，
和输入从所述第2开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第2转换器，
接收时钟供给的时钟传输路径与所述第2转换器的输出连接，
与所述时钟传输路径等价的延迟时间的虚拟电路与所述第1转换器的输出连接，
此外，还具有：
检测所述虚拟电路的输出与所述输入时钟的相位差的相位比较电路，
和将从所述相位比较电路输出的相位比较结果信号平滑的滤波器，
和根据从所述滤波器输出的相位比较结果信号进行上升计数和下降计数的第1计数器，
和将所述第1计数器的计数输出译码的第1译码器，
和将所述第1计数器的计数输出与输入偏移值相加的加法电路，
和将所述加法电路的输出译码的第2译码器，
根据所述第1译码器的输出进行所述第1转换器的内分比的设定和所述第1开关的时钟输出的切换，
根据所述第2译码器的输出进行所述第2转换器的内分比的设定和所述第2开关的时钟输出的切换。
27、一种时钟控制电路，其特征在于，包括：
具有分频电路和多相时钟倍增电路的多相时钟生成电路，该分频电路将输入时钟分频而生成并输出相位不同的多相时钟，该多相时钟倍增电路包含输出将2个信号间的相位差内分后的信号的多个电路，以从所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟，
和输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的第1～第3开关，
和输入分别从所述第1～第3开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第1～第3转换器，
接收时钟供给的时钟传输路径与所述第3转换器的输出连接，
另外，还具有：
检测所述第1转换器的输出与所述输入时钟的相位差的第1相位比较电路、
将从所述相位比较电路输出的相位比较结果信号平滑的第1滤波器、
根据从所述第1滤波器输出的相位比较结果信号进行上升计数和下降计数的第1计数器、
将所述第1计数器的计数输出译码的第1译码器、
将所述第1计数器的计数输出与输入偏移值相加的加法电路，
和将所述加法电路的输出译码的第2译码器，
根据所述第1译码器的输出进行所述第1转换器的内分比的设定和所述第1开关的时钟输出的切换，
根据所述第2译码器的输出进行所述第2转换器的内分比的设定和所述第2开关的时钟输出的切换，
此外，还具有：
检测所述时钟传输路径的输出与所述第2转换器的输出的相位差的第2相位比较电路、
将从所述第2相位比较电路输出的相位比较结果信号平滑的第2滤波器、
和根据从所述第2滤波器输出的相位比较结果信号进行上升计数和下降计数的第2计数器和将所述第2计数器的计数输出译码的第3译码器，
根据所述第3译码器的译码输出进行所述第3转换器的内分比的设定和所述第3开关的时钟输出的切换。
28、一种时钟控制电路，其特征在于，包括：
具有分频电路和多相时钟倍增电路的多相时钟生成电路，该分频电路将输入时钟分频而生成并输出相位不同的多相时钟，该多相时钟倍增电路包含输出将2个信号间的相位差内分后的信号的多个电路，以从所述分频电路输出的多相时钟作为输入，生成将所述时钟倍增后的多相时钟，
输入从所述多相时钟生成电路输出的多相时钟并选择输出时钟对的第1～第4开关、
和输入分别从所述第1～第4开关输出的时钟对并将该时钟对间的相位差内分从而输出进行了相位调整的时钟信号的第1～第4转换器，
接收时钟供给的时钟传输路径与所述第4转换器的输出连接，
另外，还具有：
检测所述第1转换器的输出与所述输入时钟的前沿的相位差的第1相位比较电路、
将从所述第1相位比较电路输出的相位比较结果信号平滑的第1滤波器、
根据从所述第1滤波器输出的相位比较结果信号进行上升计数和下降计数的第1计数器、
检测出所述第2转换器的输出与由反相电路将所述输入时钟反相的信号的后沿的相位差的第2相位比较电路、
将从所述第2相位比较电路输出的相位比较结果信号平滑的第2滤波器、
根据从所述第2滤波器输出的相位比较结果信号进行上升计数和下降计数的第2计数器、
将所述第1计数器的计数输出与所述第2计数器的计数输出平均的平均化电路、
将所述第1计数器的输出译码的第1译码器、
将所述第2计数器的输出译码的第2译码器、
和将所述平均化电路的输出译码的第3译码器，
根据所述第1～第3译码器的译码输出分别进行所述第1～第3转换器的内分比的设定和所述第1～第3开关的时钟输出的切换，
此外，还具有：
检测所述时钟传输路径的输出与所述第3转换器的输出的相位差的第3相位比较电路、
将从所述第3相位比较电路输出的相位比较结果信号平滑的第3滤波器、
根据从所述第3滤波器输出的相位比较结果信号进行上升计数和下降计数的第3计数器，
和将所述第3计数器的计数输出译码的第4译码器，
根据所述第4译码器的译码输出进行所述第4转换器的内分比的设定和所述第4开关的时钟输出的切换。
29.根据权利要求25或26所述的时钟控制电路，其特征在于，所述第1和第2开关在从所述多相时钟生成电路输出的多相时钟中分别选择输出由第1信号和相位与所述第1信号相邻的第2信号构成的第1时钟对，
和由与所述第1信号为指定的相位差的第3信号和相位与所述第3信号相邻的第4信号构成的第2时钟对，
所述第1和第2转换器分别具有输出将所述第1时钟对的时间差内分的第1输出信号的第1相位调整用转换器，
和输出将所述第2时钟对的时间差内分的第2输出信号的第2相位调整用转换器，
此外，还具有将分别从所述第1转换器的所述第1和第2相位调整用转换器输出的第1和第2输出信号叠加而输出的第1多重化电路，
和将分别从所述第2转换器的所述第1和第2相位调整用转换器输出的第1和第2输出信号叠加而输出的第2多重化电路。
30、根据权利要求27所述的时钟控制电路，其特征在于，所述第1～第3开关在从所述多相时钟生成电路输出的多相时钟中分别选择输出由第1信号和相位与所述第1信号相邻的第2信号构成的第1时钟对，
和由与所述第1信号为指定的相位差的第3信号和相位与所述第3信号相邻的第4信号构成的第2时钟对，
所述第1～第3转换器分别具有输出将所述第1时钟对的时间差内分的第1输出信号的第1相位调整用转换器，
和输出将所述第2时钟对的时间差内分的第2输出信号的第2相位调整用转换器，
分别与所述第1～第3转换器对应，具有将分别从所述第1和第2相位调整用转换器输出的第1和第2输出信号叠加而输出的第1～第3多重化电路。
31、根据权利要求28所述的时钟控制电路，其特征在于，所述第1～第4开关在从所述多相时钟生成电路输出的多相时钟中分别选择输出由第1信号和相位与所述第1信号相邻的第2信号构成的第1时钟对，
和由与所述第1信号为指定的相位差的第3信号和相位与所述第3信号相邻的第4信号构成的第2时钟对，
所述第1～第4转换器分别具有输出将所述第1时钟对的时间差内分的第1输出信号的第1相位调整用转换器，
和输出将所述第2时钟对的时间差内分的第2输出信号的第2相位调整用转换器，
分别所述第1～第4转换器对应，具有将分别从所述第1和第2相位调整用转换器输出的第1和第2输出信号叠加而输出的第1～第4多重化电路。
32、根据权利要求25～28中任一权利要求所述的时钟控制电路，其特征在于，所述多相时钟生成电路由具有多个输出将根据所述输入时钟生成的多相时钟中的2个信号的相位差希望内分的信号的时间差分割电路的多相倍增电路组成的倍增用转换器构成。
33、根据权利要求25～28中任一权利要求所述的时钟控制电路，其特征在于：所述多相时钟生成电路具有检测所述输入时钟的周期的周期检测电路，
所述多相时钟倍增电路具有输出将2个输入的时间差内分的信号的多个时间差分割电路和将2个时间差分割电路的输出叠加的多个多重化电路，
所述多个时间差分割电路由具有输入同一相位的时钟的时间差分割电路和使用相位相邻的2个时钟的时间差分割电路的多相倍增电路而组成的倍增用转换器构成。
34.根据权利要求33所述的时钟控制电路，其特征在于，所述多相时钟倍增电路具有输入n相的时钟，即第1～第n个时钟并输出将2个输入的时间差分割的信号的2n个时间差分割电路，
第2I-1个时间差分割电路作为所述2个输入而输入第I个同一时钟，
第2I个时间差分割电路输入第I个时钟和第(I+1 mod n)个时钟，此外，还具有输入第J个时间差分割电路的输出和第(J+2 modn)个时间差分割电路的输出的2n个脉冲宽度修正电路和输入第K个脉冲宽度修正电路的输出和第(K+n)个脉冲宽度修正电路的输出的n个多重化电路，
其中，1≤I≤n，1≤J≤2n，1≤K≤n，mod表示余数运算，(I+1 mod n)表示用n除I+1的余数，(J+2 mod n)表示用n除J+2的余数。
35.根据权利要求33或34所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号的否定逻辑和电路，
和输入作为所述否定逻辑和电路的输出的内部节点的电位的反相器，
多条串联连接的开关元件和电容并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
36、根据权利要求33或34所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路、
连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件、
输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路、
串联连接在所述内部节点与第2电源间的由第1恒流源和所述第1输入信号控制通/断的第2开关元件，
和串联连接在所述内部节点与所述第2电源间的由第2恒流源和所述第2输入信号控制通/断的第3开关元件，
此外，多条由第4开关元件和电容构成的串联电路并联连接在所述内部节点与所述第2电源之间，由供给所述第4开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
37.根据权利要求25～28中任一权利要求所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路、
连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入控制端子的第1开关元件、
输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
由多个由第1恒流源和所述第1输入信号控制通/断的第2开关元件和由所述控制电路的控制信号控制通/断的第3开关元件构成的串联电路并联连接在所述内部节点与第2电源间，
由多个由第2恒流源和所述第2输入信号控制通/断的第4开关元件和由所述控制电路的控制信号控制通/断的第5开关元件构成的串联电路并联连接在所述内部节点与第2电源间，
此外，多个由第6开关元件和电容构成的串联电路并联连接在所述内部节点与所述第2电源之间，由供给所述第6开关元件的控制端子的周期控制信号控制所述第6开关元件的通/断和决定附加到所述内部节点上的电容。
38、一种时钟控制电路，其特征在于，
具有输入2个信号而输出将它们的相位差内分的信号的第1～第3转换器，
所述第1转换器共同输入数据信号而将所述数据信号延迟后输出，
所述第2转换器输入输入时钟信号，输出将时钟脉冲的前沿与后沿的时间差内分的时钟信号，
所述第3转换器输出将所述时钟信号的时钟脉冲的后沿与下一个时钟脉冲的后沿的时间差内分的时钟信号，
此外，还具有将所述第2和第3转换器的输出叠加而输出的多重化电路，从所述多重化电路输出的时钟信号作为用于锁定从所述第1转换器输出的数据的锁定定时时钟而供给锁存电路。
39、一种半导体集成电路装置，其特征在于，
具有权利要求1～18或权利要求24～28中任一权利要求所述的时钟控制电路。
40.根据权利要求3或4所述的时钟控制电路，其特征在于，所述时间差分割电路具有输入第1和第2输入信号并输出所述第1和第2输入信号的指定的逻辑运算结果的逻辑电路、
连接在第1电源与内部节点间的将所述逻辑电路的输出信号输入栅极的N沟道MOS晶体管、
输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路、
连接在所述内部节点与地之间的将所述第1输入信号的反相信号输入栅极并由恒流源驱动的P沟道MOS晶体管和将所述第2输入信号的反相信号输入栅极并由恒流源驱动的P沟道MOS晶体管，
此外，多条串联连接的开关元件和电容并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
41.根据权利要求1或2所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号的逻辑和电路、
连接在电源与内部节点间的将所述逻辑和电路的输出信号输入栅极的N沟道MOS晶体管、
输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
多个由将所述第1输入信号输入栅极并由恒流源驱动的P沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
多个由将所述第2输入信号输入栅极并由恒流源驱动的P沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
此外，多个由开关元件和电容构成的串联电路并联连接在所述内部节点与地之间，由供给所述开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
42、根据权利要求1或2所述的时钟控制电路，其特征在于，所述相位调整用转换器具有输入第1和第2输入信号的否定逻辑积分路、
连接在电源与内部节点间的将所述否定逻辑积电路的输出信号输入栅极的N沟道MOS晶体管、
输入端与所述内部节点连接的并在所述内部节点电位与阈值的大小关系颠倒时将输出逻辑值反相的缓冲电路，
多个由将由第1反相电路使所述第1输入信号反相后的信号输入栅极并由恒流源驱动的P沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
多个由将由第2反相电路使所述第2输入信号反相后的信号输入栅极并由恒流源驱动的P沟道MOS晶体管和由所述控制电路的控制信号控制通/断的开关元件构成的串联电路并联连接在所述内部节点与地之间，
此外，多个由开关元件和电容构成的串联电路并联连接在所述内部节点与地之间，由供给所述连接开关元件的控制端子的周期控制信号决定附加到所述内部节点上的电容。
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