CN1777032B - 四通道无失配时钟控制电路 - Google Patents

四通道无失配时钟控制电路 Download PDF

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CN1777032B CN 200510122833 CN200510122833A CN1777032B CN 1777032 B CN1777032 B CN 1777032B CN 200510122833 CN200510122833 CN 200510122833 CN 200510122833 A CN200510122833 A CN 200510122833A CN 1777032 B CN1777032 B CN 1777032B
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Abstract

一种四通道无失配时钟控制电路，包含有全局时钟电路，四相时钟电路，两个双相非交叠时钟电路，四相时钟电路对时钟输入信号进行分频和产生四相时钟信号，全局时钟电路产生一个全局小脉冲时钟信号和屏蔽时钟信号用于双相非交叠时钟电路产生相位差为180的一对通道采样时钟信号和一对通道底板采样时钟信号，两个双相非交叠时钟电路共产生四个通道采样时钟信号和四个通道底板采样时钟信号，各通道采样时钟信号相位差均分，各通道底板采样时钟信号相位差均分，且同步与全局小脉冲时钟信号。由于有一全局时钟电路，从而消除了各通道时钟信号间的失配。输出的时钟信号完全能满足多通道模数转换器的要求。

Description

四通道无失配时钟控制电路
技术领域
本发明涉及一种时钟控制电路，尤其是涉及一种四通道无失配时钟控制电路。
背景技术
模数转换器(ADC)将模拟量转换成数字量，应用广泛。在现代通信系统中，需要高速高精度的模数转换器，而模数转换器的速度受到工艺的限制。为了提高模数转换器的速度可以采用时钟交叉(time interleaving)技术，即多通道技术。然而在多通道电路的设计中，各通道之间存在时钟失配，这会产生镜像频谱，严重影响模数转换器的性能，降低模数转换器的精度。虽然可以用校准电路对时钟进行校准，使时钟间的失配最小化，但通常只是在片外用软件来实现，很难将电路设计在片内，这是因为时钟校准电路的设计非常复杂，在设计中，由于校准电路本身就会存在一定的误差，很难精确的检测通道间的时钟失配，并对时钟信号进行调整。因此很难达到高速高精度模数转换器的性能要求。
发明内容
本发明的目的在于克服现有技术之不足，提供一种能够消除各通道模数转换器通道间的时钟失配四通道无失配时钟控制电路。
本发明的上述目的由以下技术方案实现：
一种四通道无失配时钟控制电路，包含有一个四相时钟电路100和两个双相非交叠时钟电路300、400，时钟输入信号连接到四相时钟电路100，四相时钟电路100产生相位均差90°的四个四相时钟信号
Figure B2005101228336D00012
四相时钟信号中的0相位信号
Figure B2005101228336D00013
和180°相位信号
Figure B2005101228336D00014
输出到第一双相非交叠时钟电路(300)，四相时钟信号中的90°相位信号
Figure B2005101228336D00015
和270°相位信号
Figure B2005101228336D00016
输出到第二双相非交叠时钟电路400，第一双相非交叠时钟电路300输出第一和第三通道采样时钟信号和第一和第三通道底板采样时钟信号
Figure B2005101228336D00021
第二双相非交叠时钟电路400输出第二和第四通道采样时钟信号和第二和第四通道底板采样时钟信号
Figure B2005101228336D00023
时钟输入信号
Figure B2005101228336D00024
连接全局时钟电路200，四相时钟电路100输出时钟输入信号的二分频信号
Figure B2005101228336D00026
到全局时钟电路200，全局时钟电路200产生全局小脉冲时钟信号
Figure B2005101228336D00027
输出到两个双相非交叠时钟电路300、400，全局时钟电路200还产生两个相位差180°的屏蔽时钟信号
Figure B2005101228336D00028
Figure B2005101228336D00029
相位为180°的屏蔽时钟信号
Figure B2005101228336D000210
输出到第一双相非交叠时钟电路300，相位为0的屏蔽时钟信号
Figure B2005101228336D000211
输出到第二双相非交叠时钟电路400。
所述的全局时钟电路由两个倒相器INV2、INV3、一个与非门NAND1和一个D触发器DFF6组成，时钟输入信号连接到第一倒相器INV2和与非门NAND1的一个输入端，第一倒相器INV2的输出连接到与非门NAND1的另一输入端，与非门NAND1的输出端连接到第二倒相器INV3的输入端，第二倒相器INV3的输出端为全局小脉冲时钟信号
Figure B2005101228336D000213
D触发器DFF6的时钟输入端CK和数据输入端D分别连接第一倒相器INV2的输出端和由四相时钟电路100来的二分频时钟信号其同相输出端Q和反相输出端QZ分别是相位为0和180°的屏蔽时钟信号
Figure B2005101228336D000215
所述的四相时钟电路100由5个D触发器DFF1、DFF2、DFF3、DFF4、DFF5和一个倒相器INV1组成，第一D触发器DFFI的时钟输入端CK接输入时钟信号
Figure B2005101228336D000216
反相输出端QZ与数据输入端D相连，同相输出端Q为二分频时钟信号
Figure B2005101228336D000217
其连接第四D触发器DFF4的时钟输入端CK和第二D触发器DFF2的数据输入端D，第二触发器DFF2的时钟输入端CK连接输入时钟信号
Figure B2005101228336D000218
其同相输出端Q连接第五D触发器DFF5的时钟输入端CK，其反相输出端QZ连接倒相器INV1的输入端，倒相器INV1的输出连接第三D触发器DFF3的时钟输入端CK，第三D触发器DFF3的反相输出端QZ与数据输入端D相连，其同相输出端Q连接第四D触发器DFF4和第五D触发器DFF5的数据输入端D，第四D触发器DFF4的同相输出端Q与反相输出端QZ分别为0和180°相位的四相时钟信号
Figure B2005101228336D000219
第五D触发器DFF5的同相输出端Q与反相输出端QZ分别为90°和270°相位的四相时钟信号
Figure B2005101228336D000220
所述的两个两相非交叠时钟电路300、400的输入连接来自全局时钟电路200的全局小脉冲时钟信号
Figure B2005101228336D000221
第一两相非交叠时钟电路300的输入还连接来自四相时钟电路100中的第四D触发器DFF4的同相输出端Q、反相输出端QZ的0和180°相位的四相时钟信号
Figure B2005101228336D000222
第二两相非交叠时钟电路400的输入还连接来自四相时钟电路100中的第五D触发器DFF5的同相输出端Q、反相输出端QZ的90°和270°相位的四相时钟信号
Figure B2005101228336D00031
第一两相非交叠时钟电路300输出相位差为180°的第一和第三通道采样时钟信号
Figure B2005101228336D00032
和相位差为180°的第一和第三通道底板采样时钟信号
Figure B2005101228336D00033
第二两相非交叠时钟电路400输出相位差为180°的第二和第四通道采样时钟信号
Figure B2005101228336D00034
和相位差为180°的第二和第四通道底板采样时钟信号
Figure B2005101228336D00036
两个两相非交叠时钟电路的输出组成，相位均差90°的四个采样时钟信号和90°的四个底板采样时钟信号，两个两相非交叠时钟电路结构相同，各含有两个单元电路，两个单元电路交叉连接，每个单元电路结相同，均由一个与非门、七个倒相器、两个NMOS管和一个PMOS管组成；第一两相非交叠时钟电路300的第一单元电路的与非门NAND11的两个输入端一个接来自四相时钟电路100的0相位四相时钟信号另一输入端接第二单元电路的反馈端，与非门NAND11输出接第一倒相器INV11的输入端和PMOS管P11的栅极，第一倒相器INV11的输出端接第二倒相器INV12的输入端和第一NMOS管N11的漏极以及第六倒相器INV16的输入端，第一NMOS管N11的栅极连接来自全局时钟电路200输出的全局小脉冲时钟信号第一NMOS管N11的源极接第二NMOS管N12的漏极，第二NMOS管N12的栅极接来自全局时钟电路200输出的180°相位的屏蔽时钟信号第二NMOS管N12的源极接地，第二倒相器INV12的输出端接第三倒相器INV13的输入端，第三倒相器INV13的输出端接第四倒相器INV14的输入端和PMOS管P11的漏极，PMOS管P11的源极接电源，第四倒相器INV14的输出端为第一单元电路的反馈端，其连接到第二单元电路的与非门NAND31的一个输入端，同时第四倒相器INV14的输出端还连接到第五倒相器INV15的输入端，第六倒相器INV16的输出端接第七倒相器INV17的输入端，第七倒相器INV17的输出端输出第一通道底板采样时钟信号
Figure B2005101228336D000310
第五倒相器INV15的输出端输出第一通道采样时钟信号第一两相非交叠时钟电路300的第二单元电路的与非门NAND31两个输入端一个接来自四相时钟电路100的180°相位的四相时钟信号
Figure B2005101228336D000312
另一个输入端接第一单元电路的反馈端，第二单元电路输出第三通道底板采样时钟信号
Figure B2005101228336D000313
和第三通道采样时钟信号第二两相非交叠时钟电路400的第一单元电路的与非门NAND21两个输入端一个接来自四相时钟电路100的90°相位的四相时钟信号
Figure B2005101228336D000315
另一个输入端接第二单元电路的反馈端，第一单元电路输出第二通道底板采样时钟信号
Figure B2005101228336D000316
和第二通道采样时钟信号
Figure B2005101228336D00041
第二两相非交叠时钟电路400的第二单元电路的与非门NAND41两个输入端一个接来自四相时钟电路100的270°相位的四相时钟信号
Figure B2005101228336D00042
另一个输入端接第一单元电路的反馈端，第二单元电路输出第四通道底板采样时钟信号
Figure B2005101228336D00043
和第四通道采样时钟信号两个两相非交叠时钟电路300、400产生相位差依次为90°的第一、第二、第三和第四通道底板采样时钟信号
Figure B2005101228336D00045
以及相位差依次为90°的第一、第二、第三和第四通通道采样时钟信号
所述的在两个两相非交叠时钟电路的单元电路中第一NMOS管N11、N31、N21、N41和第二NMOS管N12、N32、22、N42的驱动能力大于第一倒相器INV11、INV31、INV21、INV41的驱动能力。
本发明的优点及效果：消除各通道模数转换器通道间的时钟失配。本发明的四通道模数转换器的时钟控制电路加入一全局时钟，通过与各通道的时钟信号相或，使各通道时钟信号的下降沿与全局时钟相一致，从而消除了各通道时钟信号间的失配。实验结果表明，通过一全局时钟处理后，各通道间的时钟信号匹配的非常好，时钟信号完全能满足四通道模数转换器的要求。
附图说明
图1是本发明的四通道模数转换器的采样保持电路。
图2是本发明的四通道模数转换器时钟控制电路原理框图。
图3是本发明的四通道模数转换器时钟控制电路图磁化电流曲线图。
图4是本发明的无失配时钟的波形图。
其中：300为两相非交叠时钟电路1，400为两相非交叠时钟电路2
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细描述。
图1为四通道模数转换器的采样保持电路，电路由四路采样保持电路并联而成，因此采样速率为单个采样保持电路的4倍。该采样保持电路采用底板采样技术，采样值由底板开关控制信号决定，图中C1，C2，C3，C4为采样电容，开关控制信号
Figure B2005101228336D00048
的相位与
Figure B2005101228336D00052
分别相差90°，180°，270°。与相位相同，但比
Figure B2005101228336D00055
提前关断一小段时间。
图2为本发明的原理框图，电路由一个四相时钟100、一个全局时钟200和两个两相非交叠时钟电路300和400组成。四相时钟电路100的输入端接时钟输入信号
Figure B2005101228336D00056
输出为四相时钟信号四相时钟信号
Figure B2005101228336D00058
四相时钟信号和四相时钟信号以及二分频时钟信号全局时钟电路200的两个输入端分别连时钟输入信号
Figure B2005101228336D000512
和二分频时钟信号
Figure B2005101228336D000513
输出为全局小脉冲时钟信号屏蔽时钟信号
Figure B2005101228336D000515
和屏蔽时钟信号
Figure B2005101228336D000516
两相非交叠时钟电路300的四个输入分别接0相位四相时钟信号
Figure B2005101228336D000517
180°相位四相时钟信号
Figure B2005101228336D000518
全局小脉冲时钟信号和180°相位屏蔽时钟信号输出分别为第一通道采样时钟信号第一通道底板采样时钟信号第三通道采样时钟信号
Figure B2005101228336D000523
和第三通道底板采样时钟信号
Figure B2005101228336D000524
两相非交叠时钟电路400的四个输入分别接90°相位四相时钟信号
Figure B2005101228336D000525
270°相位四相时钟信号
Figure B2005101228336D000526
全局小脉冲时钟信号
Figure B2005101228336D000527
和0相位屏蔽时钟信号
Figure B2005101228336D000528
输出分别为第二通道采样时钟信号第二通道底板采样时钟信号
Figure B2005101228336D000530
第四通道采样时钟信号和第四通道底板采样时钟信号
Figure B2005101228336D000532
四相时钟电路100将输入信号4分频，并产生相位分别相差0，90°，180°，270°的4路四相时钟信号
Figure B2005101228336D000533
并且产生了一个二分频时钟信号
Figure B2005101228336D000534
两相非交叠时钟电路产生两路非交叠时钟信号和相应的底板采样时钟信号，输出信号频率与输入信号频率相同。全局小脉冲时钟信号
Figure B2005101228336D000535
为占空比很小的小脉冲时钟信号，信号频率与输入时钟信号频率相同，其与两相非交叠时钟的底板采样时钟相或，所有的底板采样时钟信号的下降沿由同一时钟信号决定，消除了通道间的时钟失配。
图3为本发明的四通道模数转换器的无失配时钟控制电路，由四相时钟电路、全局时钟电路和两相非交叠时钟电路组成。四相时钟的输入为时钟输入信号输出为0相位四相时钟信号
Figure B2005101228336D000537
180°相位四相时钟信号
Figure B2005101228336D000538
90°相位四相时钟信号
Figure B2005101228336D000539
和270°相位四相时钟信号
Figure B2005101228336D000540
以及二分频时钟信号D触发器DFF1的CK端接输入时钟信号
Figure B2005101228336D000542
输出QZ与输入D相连，输出Q为二分频时钟信号其连接D触发器DFF4的CK端和D触发器DFF2的D端，触发器DFF2的CK端接输入时钟信号
Figure B2005101228336D000544
同相输出端Q连D触发器DFF5的CK端，反相输出端QZ连倒相器INV1的输入端，倒相器INV1的输出连D触发器DFF3的CK端，D触发器DFF3的反相输出端QZ端与输入端D相连，同相输出端Q连接D触发器DFF4和D触发器DFF5的D端，D触发器DFF4的输出端Q与QZ分别为0相位四相时钟信号
Figure B2005101228336D00061
和180°相位四相时钟信号
Figure B2005101228336D00062
D触发器DFF5的输出端Q与QZ分别为90°相位四相时钟信号
Figure B2005101228336D00063
和270°相位四相时钟信号全局时钟电路的输入接输入时钟信号
Figure B2005101228336D00065
和二分频时钟信号
Figure B2005101228336D00066
输出为全局小脉冲时钟信号0相位屏蔽时钟信号
Figure B2005101228336D00068
和180°相位屏蔽时钟信号倒相器INV2输入接输入时钟信号
Figure B2005101228336D000610
输出接与非门NAND1的一端输入和D触发器DFF6的CK端，与非门NAND1的另一个输入端接输入时钟信号输出接倒相器INV3的输入端，倒相器INV3的输出为全局小脉冲时钟信号
Figure B2005101228336D000612
D触发器DFF6的D端连接D触发器DFF1的输出端Q，输出端Q、QZ分别为0相位屏蔽时钟信号和180°相位屏蔽时钟信号
Figure B2005101228336D000614
两相非交叠时钟电路1的输入为0相位四相时钟信号180°相位四相时钟信号
Figure B2005101228336D000616
全局小脉冲时钟信号和180°相位屏蔽时钟信号
Figure B2005101228336D000618
输出为第一通道底板采样时钟信号
Figure B2005101228336D000619
第一通道采样时钟信号第三通道底板采样时钟信号
Figure B2005101228336D000621
和第三通道采样时钟信号
Figure B2005101228336D000622
与非门NAND11的一个输入端连接0相位四相时钟信号
Figure B2005101228336D000623
输出连接倒相器INV11的输入端和PMOS管P11的栅，倒相器INV11输出连接倒相器INV12的输入，倒相器INV12的输出连接倒相器INV13的输入，倒相器INV13的输出连接PMOS管P11的漏和倒相器INV14的输入，PMOS管P11的源接电源，倒相器INV14的输出连接与非门NAND31的另一个输入端和倒相器INV15的输入端，倒相器INV15的输出为第一通道采样时钟信号
Figure B2005101228336D000624
NMOS管N12的栅连180°相位屏蔽时钟信号
Figure B2005101228336D000625
源接地，漏接NMOS管N11的源，NMOS管N11的栅连全局小脉冲时钟信号
Figure B2005101228336D000626
漏连接倒相器INV11的输出端和倒相器INV16的输入端，倒相器INV16的输出端连接倒相器INV17的输入端，倒相器INV17的输出为第一通道底板采样时钟信号
Figure B2005101228336D000627
与非门NAND31的另一个输入端连180°相位四相时钟信号
Figure B2005101228336D000628
输出连接倒相器INV31的输入端和PMOS管P31的栅，倒相器INV31输出端连接倒相器INV32的输入端，倒相器INV32的输出端连接倒相器INV33的输入端，倒相器INV33的输出端连接PMOS管P31的漏和倒相器INV34的输入端，PMOS管P31的源接电源，倒相器INV34的输出端连接与非门NAND11的另一个输入端和倒相器INV35的输入端，倒相器INV35的输出为第三通道采样时钟信号
Figure B2005101228336D000629
NMOS管N32的栅连接180°相位屏蔽时钟信号
Figure B2005101228336D00071
源接地，漏连接NMOS管N31的源，NMOS管N31的栅连接全局小脉冲时钟信号
Figure B2005101228336D00072
漏连接倒相器INV31的输出端和倒相器INV36的输入端，倒相器INV36的输出端连接倒相器INV37的输入段，倒相器INV37的输出为第三通道底板采样时钟信号两相非交叠时钟电路2的输入为90°相位四相时钟信号
Figure B2005101228336D00074
270°相位四相时钟信号全局小脉冲时钟信号和0相位屏蔽时钟信号输出为第二通道底板采样时钟信号
Figure B2005101228336D00078
和第二通道采样时钟信号
Figure B2005101228336D00079
第四通道底板采样时钟信号
Figure B2005101228336D000710
和第四通道采样时钟信号其内部结构与非交叠两相时钟电路1的结构完全相同。
四相时钟电路由5个D触发器和一个倒相器组成。D触发器DFF1将输入信号
Figure B2005101228336D000712
分频，D触发器DFF2将D触发器DFF1的Q端输出信号延迟1/4个周期。D触发器DFF4和D触发器DFF5分别对D触发器DFF1和D触发器DFF2的输出信号2分频。倒相器INV1与D触发器DFF3的作用是使D触发器DFF4和D触发器DFF5的输出信号一致。全局时钟电路由两个倒相器，一个与非门和一个D触发器组成，时钟输入信号
Figure B2005101228336D000713
通过倒相器INV2、倒相器INV3和与非门NAND1后产生频率与时钟输入信号
Figure B2005101228336D000714
相同的小脉冲全局时钟信号D触发器DFF6产生周期为全局小脉冲时钟信号
Figure B2005101228336D000716
倍的屏蔽时钟信号
Figure B2005101228336D000717
和然后将全局小脉冲时钟信号
Figure B2005101228336D000719
0相位屏蔽时钟信号
Figure B2005101228336D000720
和180°相位屏蔽时钟信号
Figure B2005101228336D000721
作用于两相非交叠时钟电路，使得各通道输出时钟无失配。具体波形图如图4。0相位屏蔽时钟信号180°相位屏蔽时钟信号
Figure B2005101228336D000723
对全局小脉冲时钟信号
Figure B2005101228336D000724
某些周期屏蔽掉，从波形图可以看出，的下降沿由全局小脉冲时钟信号
Figure B2005101228336D000726
的上升沿决定，这样时钟信号
Figure B2005101228336D000727
就不存在失配。两相非交叠时钟电路将互补的时钟信号0相位时钟和180°相位
Figure B2005101228336D000729
生成两相非交叠时钟，为了得到较好的无失配时钟，图中NMOS管N11、N12、N31、N32、N21、N22、N41、N42的驱动能力要比倒相器INV11、INV31、INV21、INV41大。

Claims (4)

1.一种四通道无失配时钟控制电路，包含有一个四相时钟电路(100)和两个双相非交叠时钟电路(300、400)，时钟输入信号
Figure F2005101228336C00011
连接到四相时钟电路(100)，四相时钟电路(100)产生相位均差90°的四个四相时钟信号
Figure F2005101228336C00012
四相时钟信号中的0相位信号
Figure F2005101228336C00013
和180°相位信号
Figure F2005101228336C00014
输出到第一双相非交叠时钟电路(300)，四相时钟信号中的90°相位信号
Figure F2005101228336C00015
和270°相位信号
Figure F2005101228336C00016
Figure F2005101228336C00017
输出到第二双相非交叠时钟电路(400)，第一双相非交叠时钟电路(300)输出第一和第三通道采样时钟信号
Figure F2005101228336C00018
和第一和第三通道底板采样时钟信号
Figure F2005101228336C000110
第二双相非交叠时钟电路(400)输出第二和第四通道采样时钟信号和第二和第四通道底板采样时钟信号
Figure F2005101228336C000112
其特征在于：时钟输入信号
Figure F2005101228336C000113
连接全局时钟电路(200)，四相时钟电路(100)输出时钟输入信号
Figure F2005101228336C000114
的二分频信号
Figure F2005101228336C000115
到全局时钟电路(200)，全局时钟电路(200)产生全局小脉冲时钟信号
Figure F2005101228336C000116
输出到两个双相非交叠时钟电路(300、400)，全局时钟电路(200)还产生两个相位差180°的屏蔽时钟信号
Figure F2005101228336C000117
相位为180°的屏蔽时钟信号
Figure F2005101228336C000118
输出到第一双相非交叠时钟电路(300)，相位为0的屏蔽时钟信号
Figure F2005101228336C000119
输出到第二双相非交叠时钟电路(400)。
2.根据权利要求1所述的四通道无失配时钟控制电路，其特征是所述的全局时钟电路由两个倒相器(INV2、INV3)、一个与非门(NAND1)和一个D触发器(I)FF6)组成，时钟输入信号
Figure F2005101228336C000120
连接到第一倒相器(INV2)和与非门(NAND1)的一个输入端，第一倒相器(INV2)的输出连接到与非门(NAND1)的另一输入端，与非门(NAND1)的输出端连接到第二倒相器(INV3)的输入端，第二倒相器(INV3)的输出端为全局小脉冲时钟信号
Figure F2005101228336C000121
D触发器(DFF6)的时钟输入端(CK)和数据输入端(D)分别连接第一倒相器(INV2)的输出端和由四相时钟电路(100)来的二分频时钟信号
Figure F2005101228336C000122
其同相输出端(Q)和反相输出端(QZ)分别是相位为0和180°的屏蔽时钟信号
Figure F2005101228336C000124
3.根据权利要求2所述的四通道无失配时钟控制电路，其特征是：
所述的四相时钟电路(100)由5个D触发器(DFF1、DFF2、DFF3、DFF4、DFF5)和一个倒相器(INV1)组成，第一D触发器(DFF1)的时钟输入端(CK)接输入时钟信号
Figure F2005101228336C00021
反相输出端(QZ)与数据输入端(D)相连，同相输出端(Q)为二分频时钟信号
Figure F2005101228336C00022
其连接第四D触发器(DFF4)的时钟输入端(CK)和第二D触发器(DFF2)的数据输入端(D)，第二触发器(DFF2)的时钟输入端(CK)连接输入时钟信号
Figure F2005101228336C00023
其同相输出端(Q)连接第五D触发器(DFF5)的时钟输入端(CK)，其反相输出端(QZ)连接倒相器(INV1)的输入端，倒相器(INV1)的输出连接第三D触发器(DFF3)的时钟输入端(CK)，第三D触发器(DFF3)的反相输出端(QZ)与数据输入端(D)相连，其同相输出端(Q)连接第四D触发器(DFF4)和第五D触发器(DFF5)的数据输入端(D)，第四D触发器(DFF4)的同相输出端(Q)与反相输出端(QZ)分别为0和180°相位的四相时钟信号第五D触发器(DFF5)的同相输出端(Q)与反相输出端(QZ)分别为90°和270°相位的四相时钟信号
Figure F2005101228336C00025
所述的两个两相非交叠时钟电路(300、400)的输入连接来自全局时钟电路(200)的全局小脉冲时钟信号
Figure F2005101228336C00026
第一两相非交叠时钟电路(300)的输入还连接来自四相时钟电路(100)中的第四D触发器(DFF4)的同相输出端(Q)、反相输出端(QZ)的0和180°相位的四相时钟信号第二两相非交叠时钟电路(400)的输入还连接来自四相时钟电路(100)中的第五D触发器(DFF5)的同相输出端(Q)、反相输出端(QZ)的90°和270°相位的四相时钟信号
Figure F2005101228336C00028
第一两相非交叠时钟电路(300)输出相位差为180°的第一和第三通道采样时钟信号
Figure F2005101228336C00029
和相位差为180°的第一和第三通道底板采样时钟信号第二两相非交叠时钟电路(400)输出相位差为180°的第二和第四通道采样时钟信号
Figure F2005101228336C000211
和相位差为180°的第二和第四通道底板采样时钟信号
Figure F2005101228336C000212
两个两相非交叠时钟电路的输出组成，相位均差90°的四个采样时钟信号和90°的四个底板采样时钟信号，两个两相非交叠时钟电路结构相同，各含有两个单元电路，两个单元电路交叉连接，每个单元电路结相同，均由一个与非门、七个倒相器、两个NMOS管和一个PMOS管组成；
第一两相非交叠时钟电路(300)的第一单元电路的与非门(NAND11)的两个输入端一个接来自四相时钟电路(100)的0相位四相时钟信号
Figure F2005101228336C000213
另一输入端接第二单元电路的反馈端，与非门(NAND11)输出接第一倒相器(INV11)的输入端和PMOS管(P11)的栅极，第一倒相器(INV11)的输出端接第二倒相器(INV12)的输入端和第一NMOS管(N11)的漏极以及第六倒相器(INV16)的输入端，第一NMOS管(N11)的栅极连接来自全局时钟电路(200)输出的全局小脉冲时钟信号
Figure F2005101228336C00031
第一NMOS管(N11)的源极接第二NMOS管(N12)的漏极，第二NMOS管(N12)的栅极接来自全局时钟电路(200)输出的180°相位的屏蔽时钟信号
Figure F2005101228336C00032
第二NMOS管(N12)的源极接地，第二倒相器(INV12)的输出端接第三倒相器(INV13)的输入端，第三倒相器(INV13)的输出端接第四倒相器(INV14)的输入端和PMOS管(P11)的漏极，PMOS管(P11)的源极接电源，第四倒相器(INV14)的输出端为第一单元电路的反馈端，其连接到第二单元电路的与非门(NAND31)的一个输入端，同时第四倒相器(INV14)的输出端还连接到第五倒相器(INV15)的输入端，第六倒相器(INV16)的输出端接第七倒相器(INV17)的输入端，第七倒相器(INV17)的输出端输出第一通道底板采样时钟信号
Figure F2005101228336C00033
第五倒相器(INV15)的输出端输出第一通道采样时钟信号
Figure F2005101228336C00034
第一两相非交叠时钟电路(300)的第二单元电路的与非门(NAND31)两个输入端一个接来自四相时钟电路(100)的180°相位的四相时钟信号
Figure F2005101228336C00035
另一个输入端接第一单元电路的反馈端，第二单元电路输出第三通道底板采样时钟信号
Figure F2005101228336C00036
和第三通道采样时钟信号
Figure F2005101228336C00037
第二两相非交叠时钟电路(400)的第一单元电路的与非门(NAND21)两个输入端一个接来自四相时钟电路(100)的90°相位的四相时钟信号
Figure F2005101228336C00038
另一个输入端接第二单元电路的反馈端，第一单元电路输出第二通道底板采样时钟信号
Figure F2005101228336C00039
和第二通道采样时钟信号
第二两相非交叠时钟电路(400)的第二单元电路的与非门(NAND41)两个输入端一个接来自四相时钟电路(100)的270°相位的四相时钟信号
Figure F2005101228336C000311
另一个输入端接第一单元电路的反馈端，第二单元电路输出第四通道底板采样时钟信号
Figure F2005101228336C000312
和第四通道采样时钟信号
Figure F2005101228336C000313
两个两相非交叠时钟电路(300、400)产生相位差依次为90°的第一、第二、第三和第四通道底板采样时钟信号
Figure F2005101228336C000314
以及相位差依次为90°的第一、第二、第三和第四通通道采样时钟信号
4.根据权利要求3所述的四通道无失配时钟控制电路，其特征是所述的在两个两相非交叠时钟电路的单元电路中第一NMOS管(N11、N31、N21、N41)和第二NMOS管(N12、N32、22、N42)的驱动能力大于第一倒相器(INV11、INV31、INV21、INV41)的驱动能力。
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