CN103699702A - 一种超高速数据采集与处理方法、装置 - Google Patents

一种超高速数据采集与处理方法、装置 Download PDF

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邵永丰
吕佳
齐博蕾
智国宁
刘金川
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Abstract

本发明公开了一种超高速数据采集与处理方法、装置。其中,该方法包括:对A/D转换器的输出时钟进行分频处理,得到分频时钟;对分频时钟进行数据抽取处理,得到分配至每个通道的数据;对每个通道的数据进行缓存处理;其中,缓存处理是指每个通道的两个双口RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。本发明基于高速A/D转换器完成射频信号的高速采样,对A/D转换器输出的超高速数据流进行时域分解,采用新型数据缓存技术和交换架构,进行采样数据的流速变换及串并转换,在保持数据吞吐量不变的情况下,实现了数据实时降速处理,不影响信号质量。

Description

一种超高速数据采集与处理方法、装置
技术领域
[0001] 本发明涉及高速数据采集处理技术领域,特别是涉及一种超高速数据采集与处理方法、装置。
背景技术
[0002] 随着A/D (模数)转换器的采样率逐渐提高,射频数字下变频的数据处理难度也相应增加。目前12位的A/D转换器采样率已经超过lGsps,而常用的数据处理可编程芯片:现场可编程门阵列(Field — Programmable Gate Array,简称为FPGA)、复杂可编程逻辑器件(Complex Programmable Logic Device,简称为CPLD)和数字信号处理(DigitalSignalProcessing,简称DSP)等均很难实现如此高速的数据处理,且对大容量高速数据存储提出了更高要求。
[0003] 针对相关技术中射频数字下变频的数据处理速率较高,可编程器件的设计难度较大的问题,目如尚未提出有效的解决方案。
发明内容
[0004] 针对相关技术中射频数字下变频的数据处理速率较高,可编程器件的设计难度较大的问题,本发明提供了一种超高速数据采集与处理方法、装置,用以解决上述技术问题。
[0005] 根据本发明的一个方面,本发明提供了一种超高速数据采集与处理方法,其中,该方法包括:对模数A/D转换器的输出时钟进行分频处理,得到分频时钟;对所述分频时钟进行数据抽取处理,得到分配至每个通道的数据;对每个通道的数据进行缓存处理;其中,所述缓存处理是指每个通道的两个双口随机存储器(random access memory,简称为RAM)的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。
[0006] 优选地,所述两个双口 RAM为乒乓架构。
[0007] 优选地,位于相邻通道的所述分频时钟存在固定相位差。
[0008] 优选地,所述RAM的数据读取时钟高于所述分频时钟。
[0009] 优选地,分频处理的分频因子由数据分流通道数决定。
[0010] 根据本发明的另一方面,本发明还提供了一种超高速数据采集与处理装置,其中,该装置包括:分流模块,用于对模数A/D转换器的输出时钟进行分频处理,得到分频时钟;对所述分频时钟进行数据抽取处理,得到分配至每个通道的数据;变速模块,用于对每个通道的数据进行缓存处理;其中,所述缓存处理是指每个通道的两个双口随机存储器RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。
[0011] 优选地,所述两个双口 RAM为乒乓架构。
[0012] 优选地,位于相邻通道的所述分频时钟存在固定相位差。
[0013] 优选地,所述RAM的数据读取时钟高于所述分频时钟。
[0014] 优选地,分频处理的分频因子由数据分流通道数决定。
[0015] 本发明基于高速A/D转换器完成射频信号的高速采样,对A/D转换器输出的超高速数据流进行时域分解,采用新型数据缓存技术和交换架构,进行采样数据的流速变换及串并转换,在保持数据吞吐量不变的情况下,实现了数据实时降速处理,不影响信号质量。
[0016] 上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂,以下特举本发明的具体实施方式。
附图说明
[0017] 图1是根据本发明实施例的超高速数据采集与处理方法的流程图;
[0018] 图2是根据本发明实施例的高速数据分流降速结构示意图;
[0019] 图3是根据本发明实施例的数据通道时钟分频时序图;
[0020] 图4是根据本发明实施例的数据抽取时序图;
[0021] 图5是根据本发明实施例的数据缓存及变速示意图;
[0022] 图6是根据本发明实施例的超高速数据采集与处理装置的结构框图。
具体实施方式
[0023] 为了解决现有技术中射频数字下变频的数据处理速率较高,可编程器件的设计难度较大的问题,本发明提供了一种超高速数据采集与处理方法、装置,以下结合附图以及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不限定本发明。
[0024] 本发明要解决的技术问题是降低射频数字下变频的数据处理速率,对A/D转换器输出的超高速数据流进行分流降速处理。针对IGsps以上采样率的A/D转换器,对A/D转换器的高速数据流进行分流降速,可大幅降低可编程器件的设计难度,缩短产品研发周期。基于此,本发明实施例提供了一种超高速数据采集与处理方法、装置,下面通过具体实施例进行说明。
[0025] 本实施例提供了一种超高速数据采集与处理方法,图1是根据本发明实施例的超高速数据采集与处理方法的流程图,如图1所示,该方法包括以下步骤(步骤S102-步骤S104):
[0026] 步骤S102,对A/D转换器的输出时钟进行分频处理,得到分频时钟;对分频时钟进行数据抽取处理,得到分配至每个通道的数据。其中,位于相邻通道的分频时钟存在固定相位差。分频处理的分频因子由数据分流通道数决定。
[0027] 步骤S104,对每个通道的数据进行缓存处理;其中,缓存处理是指每个通道的两个双口随机存储器RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。其中,两个双口 RAM为乒乓架构。RAM的数据读取时钟高于分频时钟。
[0028] 本实施例基于高速A/D转换器完成射频信号的高速采样,对A/D转换器输出的超高速数据流进行时域分解,采用新型数据缓存技术和交换架构,进行采样数据的流速变换及串并转换,在保持数据吞吐量不变的情况下,实现了数据实时降速处理,不影响信号质量。
[0029] 本实施例介绍的超高速数据采集与处理方法,包括超高速数据分流和数据变速两个环节,具体方法如下:[0030] (I)对A/D转换器的输出时钟进行分频,分频因子由数据分流通道数决定,利用该分频时钟实现数据抽取功能。
[0031] (2)每个通道的数据有一个缓存单元,每个缓存单元由两个同样大小的双口 RAM组成,即乒乓架构的RAM缓存,该缓存可实现变速功能;
[0032] 在上述方法中,数据抽取因子与时钟分频因子相等,即数据分流的通道数,通道数可根据A/D转换器的采样率和后端数据处理的速率决定,通道数最好大于A/D采样率除以后端数据处理速率的整数倍。每个通道的分频时钟按照通道顺序存在恒定的相位差。
[0033] 在数据降速单元中,乒乓架构的双口 RAM实现变速,RAM的读取时钟即后端并行数字下变频的时钟,它只要高于A/D转换器输出时钟的分频时钟即可。所有的RAM读取时钟都必须一致,RAM的大小可根据FPGA的存储资源确定。
[0034] 下面结合附图与具体实施方式对本发明作进一步详细说明。
[0035] 图2是根据本发明实施例的高速数据分流降速结构示意图,如图2所示,高速A/D转换器的输出时钟作为分频模块的参考时钟,经过分频后的时钟作为数据抽取模块的采样时钟。如果分流后的数据通道数为N,则对A/D转换器的输出时钟进行N分频,相邻的通道时钟相位差为2 π /N。经过抽取后的数据分为N个通道,每个通道缓存有两个大小相同的双口 RAM组成。所有的RAM读取时钟由后端并行数字下变频的数据处理时钟提供,将数据从RAM中冋步取出完成后端处理。
[0036] 图3是根据本 发明实施例的数据通道时钟分频时序图,如图3所示,以4分频为例,A/D转换器的采样时钟进行分频后得到4路时钟,相邻两个通道时钟相位差为π /2。
[0037] 图4是根据本发明实施例的数据抽取时序图,如图4所示,以4通道为例,每一路的分频时钟均为A/D转换器采样时钟的4分频,按照固定的相位差分别采集数据。每个通道抽取后的数据间隔4个采样点,以一通道为例,抽取后的数据为Ν、Ν+4、Ν+8、……。
[0038] 图5是根据本发明实施例的数据缓存及变速示意图,如图5所示,单通道的时钟作为双口 RAM的写数据时钟,开关控制逻辑完成数据存储至两个RAM的选择和读取RAM数据的选择。当数据存储至RAMl时,开关切换到RAMl的数据口,存满数据后,开关切换至RAM2。此时,后端数据处理模块就开始从RAMl读取数据,读取速度必须大于RAM的写入时钟。当RAM2存满数据后切换至RAMl,数据的读取切换至RAM2,如此交替循环。由于读取速度相对写入速度较快,因此后端数据处理模块必须等待写满后才能读取。但只要后端数据处理的时间小于RAM读取的等待时间,RAM中的数据就能正常读写,否则数据就会被覆盖。因此,后端数据处理的速度可以在这一临界速度和RAM自身极限读取速度之间可调。
[0039] 本发明针对IGsps以上的超高速A/D采样信号设计的抽取和缓存结构,逻辑设计简单可靠,可应用于基于FPGA的射频数字下变频技术。根据数据处理的硬件资源,能在一定范围内合理调节数据通道数和数据流速,可实现整数倍带宽分割和采样率调整,同时也降低了 FPGA设计中的时序约束要求和数字下变频的设计难度。
[0040] 对应于上述实施例介绍的超高速数据采集与处理方法,本实施例提供了一种超高速数据采集与处理装置,用以实现上述实施例。图6是根据本发明实施例的超高速数据采集与处理装置的结构框图,如图6所示,该装置包括:分流模块10和变速模块20。下面对该结构进行详细介绍。
[0041] 分流模块10,用于对模数A/D转换器的输出时钟进行分频处理,得到分频时钟;对分频时钟进行数据抽取处理,得到分配至每个通道的数据。其中,位于相邻通道的分频时钟存在固定相位差。分频处理的分频因子由数据分流通道数决定。
[0042] 变速模块20,连接至分流模块10,用于对每个通道的数据进行缓存处理;其中,缓存处理是指每个通道的两个双口随机存储器RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。其中,两个双口 RAM为乒乓架构。RAM的数据读取时钟高于分频时钟。
[0043] 本发明基于高速A/D转换器完成射频信号的高速采样,对A/D转换器输出的超高速数据流进行时域分解,采用新型数据缓存技术和交换架构,进行采样数据的流速变换及串并转换,在保持数据吞吐量不变的情况下,实现数据实时降速处理,不影响信号质量。
[0044] 尽管为示例目的,已经公开了本发明的优选实施例,本领域的技术人员将意识到各种改进、增加和取代也是可能的,因此,本发明的范围应当不限于上述实施例。

Claims (10)

1.一种超高速数据采集与处理方法,其特征在于,所述方法包括: 对模数A/D转换器的输出时钟进行分频处理,得到分频时钟;对所述分频时钟进行数据抽取处理,得到分配至每个通道的数据; 对每个通道的数据进行缓存处理;其中,所述缓存处理是指每个通道的两个双口随机存储器RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。
2.如权利要求1所述的方法,其特征在于,所述两个双口 RAM为乒乓架构。
3.如权利要求1所述的方法,其特征在于,位于相邻通道的所述分频时钟存在固定相位差。
4.如权利要求1所述的方法,其特征在于,所述RAM的数据读取时钟高于所述分频时钟。
5.如权利要求1所述的方法,其特征在于,分频处理的分频因子由数据分流通道数决定。
6.一种超高速数据采集与处理装置,其特征在于,所述装置包括: 分流模块,用于对模数A/D转换器的输出时钟进行分频处理,得到分频时钟;对所述分频时钟进行数据抽取处理,得到分配至每个通道的数据; 变速模块,用于对每个通道的数据进行缓存处理;其中,所述缓存处理是指每个通道的两个双口随机存储器RAM的数据读写处理同时分别进行并交替循环,且数据读取速度大于数据写入速度。
7.如权利要求6所述的装置,其特征在于,所述两个双口 RAM为乒乓架构。
8.如权利要求6所述的装置,其特征在于,位于相邻通道的所述分频时钟存在固定相位差。
9.如权利要求6所述的装置,其特征在于,所述RAM的数据读取时钟高于所述分频时钟。
10.如权利要求6所述的装置,其特征在于,分频处理的分频因子由数据分流通道数决定。
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