CN1395368A - 时钟控制电路 - Google Patents

Abstract

来自时钟发生器(11)的时钟信号提供给门电路(1)，在复位信号为“H”电平期间，时钟信号提供给内部电路(2)，复位信号变为“L”电平时，通过在门控制电路(12)进行中止时钟信号输出的控制，来防止在内部电路(2)的延迟信号大于时钟信号的1个周期时的误动作。

Description

时钟控制电路

技术领域

本发明涉及时钟控制电路。更确切地说，本发明涉及在有复位等重负载信号或长延迟时间信号时能抑制消耗功率和电路规模的增加而达到要求性能的时钟控制电路。

现有技术

复位信号由于一次置位多个闩锁，因此扇出非常大。为此，复位信号从复位电路到闩锁传播需要时间，尤其是当工作频率较高时，从外部接到复位解除信号，将所有的闩锁由复位状态解除，要占掉时间成为误动作的原因。

例如，图20所示电路中，图21B的复位信号经缓冲器20提供到D型触发器21～25的复位端子(R1～R5)。缓冲器20的输出有5个D型触发器21～25为负载，图21C的D型触发器21的复位信号R1和图21D的D型触发器25的复位信号R5的传播时间，有可能错过图21A所示的时钟信号的1个周期。这时，由复位信号R1复位的D型触发器21和复位信号R5复位的D型触发器25的复位解除时间错过了时钟周期，成为误动作的原因。

系统的最高频率取决于最慢的路径，这样就因复位解除的路径延迟将LSI的工作频率降低，而使整体性能下降。

为解决这个问题，虽有如图22所示，将缓冲器30的输出连接到树状结构的缓冲器31～34，或如图23所示，用输出较大的缓冲器40传播复位信号的方法，但在电路规模和功率消耗方面是不利的。

另外，除复位信号之外，在向多个块供给的延迟时间较长的信号源也存在发生同样问题的可能性。

例如，在图24所示，含有缓冲器40的输出连接多个缓冲器41～46那样扇出很大的节点的A→B的路径，从图25B所示的信号A的上升时间到图25C所示的B的上升时间的延迟时间超过图25A所示的时钟周期则引起误动作。

作为解决这些问题的方法，存在与复位信号的情况一样，或组成树状结构或用较大的缓冲器传播复位信号的方式，同样在电路规模和功率消耗方面是不利的。

发明内容

因此，本发明的主要目的是提供在复位信号等延迟时间较长的信号的状态变化后或前后，通过降低时钟频率或中止时钟信号来解决上述问题的时钟控制电路。

本发明简单地说，在响应第1信号，由门电路中止时钟信号的供给，第1信号从第1状态变为第2状态时，由门控制电路总是在一定期间中止时钟信号的供给。

所以，依照本发明，第1信号传播经过足够的时间后，从门电路的输出再供给时钟信号，因此不会误动作。其结果，对延迟时间较长的节点，不需要使用大的缓冲器或采取树状结构，就可以实现消耗功率或面积小的电路。

本发明的另一种情况，响应第1信号，由门电路中止时钟信号的供给，同时响应第1信号由门控制电路生成逻辑电平变化的第2信号，在第2信号的逻辑电平变化的前后中止时钟信号的供给。

本发明的另一种情况，响应第1信号，由时钟变换电路降低时钟信号的频率，第1信号从第1状态变为第2状态时，由时钟切换电路总是在一定期间降低时钟信号的频率。

本发明的另一种情况，响应第1信号，由时钟变换电路输出由时钟变换电路降低了频率的时钟信号，同时由时钟切换电路响应第1信号生成逻辑电平变化的第2信号，在第2信号的逻辑电平变化的前后降低时钟信号的频率。

附图说明

图1是本发明第1实施例的时钟控制电路的示意框图。

图2A～2E是图1所示时钟控制电路的时序图。

图3是图1所示门控制电路例的示意图。

图4是图1所示门控制电路其它例的示意图。

图5是本发明第2实施例的示意框图。

图6A～6G是图5的动作说明时序图。

图7是图5所示门控制电路例的示意图。

图8是图5所示门控制电路其它例的示意图。

图9是本发明第3实施例的时钟控制电路的示意框图。

图10是图9所示时钟变换器具体例的示意电路图。

图11A～11F是图9所示实施例的动作说明时序图。

图12是本发明第4实施例的时钟控制电路的示意框图。

图13是本发明第5实施例的时钟控制电路的示意框图。

图14A～14D是图13所示实施例的时序图。

图15是图13所示门控制电路例的示意图。

图16是图13所示门控制电路其它例的示意图。

图17是本发明第6实施例的时钟控制电路的示意框图。

图18A～18E是图17所示实施例的时序图。

图19是本发明第7实施例的时钟控制电路的示意框图。

图20是缓冲器连接5个D型触发器的现有例电路图。

图21A～21D是图20所示现有例的时序图。

图22是缓冲器电路成为树状结构的现有例电路图。

图23是在输出大的缓冲器电路驱动D型触发器的现有例电路图。

图24是具有包含扇出较大的节点的路径的电路图。

图25A～25C是图24电路的时序图。

实施方式

(实施例1)

图1是本发明第1实施例的时钟控制电路的示意框图。

图1中，本实施例的时钟控制电路由2输入门电路1和门控制电路12构成。时钟发生器11产生时钟信号(以下，图中以CLOCK标记)提供给门电路1的1个输入。外部端子10输入复位信号，这个复位信号提供到门控制电路12的同时还提供到内部电路2。门控制电路12响应复位信号输出时钟控制信号(以下，图中以CLOCK_CNT标记)，将该反相信号提供到门电路1的另一输入。门电路1是将时钟信号与时钟控制信号的反相信号进行AND逻辑运算的AND逻辑门，它输出的内部时钟信号(以下，图中以ICLK标记)提供给内部电路2。

内部电路2是实现在这个半导体芯片上形成的集成电路的主要功能的电路，有图20一样的构成，包含缓冲电路20和多个D型触发器21～25同时还包含接收来自门电路1输出的内部时钟信号的缓冲电路26。复位信号经缓冲电路20都提供到各D型触发器21～25的复位端子，使记忆内容复位。内部时钟信号经缓冲电路20都提供到各D型触发器21～25的时钟端子，以存储与内部时钟信号ICLK的上升(或下降)沿同步提供给D端子的数据。

门控制电路12响应复位信号由门电路1中止时钟信号的供给，特别是在复位信号的电平变化后立即中止时钟信号的供给。门电路12特别每当复位信号由“H”电平变为“L”电平时都以相同的期间中止时钟信号的供给，而在复位信号由“L”电平变为“H”电平时不中止时钟信号的供给。其具体结构第1例如图3的电路，其第2例为图4的电路。

另外，图1所示时钟发生器11和门控制电路12和门电路1及内部电路2都在一共同的半导体芯片上形成的。但时钟发生器11不设在芯片上，由芯片外部提供时钟信号也是可以的。

图2A～图2E是图1所示时钟控制电路的时序图。向门电路1提供时钟信号，图2B所示复位信号(RESET)在“H”电平期间，时钟控制信号如图2E所示为“L”电平，该期间如图2A所示有内部时钟信号输出。当复位信号变为“L”电平时钟控制信号变为“H”电平时，该期间时钟信号中止输出，门电路1的输出为“L”电平。

因此，基于图2B所示复位信号，提供到内部电路的复位信号R1(图2C)，R5(图2D)的延迟差即使大于时钟信号的1个周期，传播复位信号R1，R5之后经过足够时间门电路1再供给时钟信号，所以不会有误动作。其结果，对延迟时间大的节点，没有必要使用上述图24所示大缓冲器或采取如图22所示树状结构，而实现消耗功率和面积小的电路。

其次，图3所示门控制电路包括，延迟复位信号的延迟元件3，和在一输入接受复位信号的逻辑反相信号，在另一输入接受延迟元件3的输出信号，进行AND逻辑运算的AND电路4。另外，延迟元件3由多个缓冲元件串联构成，延迟时间设定成与时钟中止供给期间的时间一致。

图2B所示复位信号经延迟元件3延迟后输入到AND电路4，输出比复位信号延迟了的图2E的时钟控制信号。

图4所示的例子，串联多个D型触发器构成延迟电路5，复位信号由时钟信号依次移位，将从复位信号按设定时间延迟了的时钟控制信号与复位信号一起提供到AND电路6，构成了将输入的复位信号计数的手段。此例中，延迟电路5也设计成计数时间与时钟信号中止供给期间的时间一致。

(实施例2)

图5是本发明第2实施例的示意框图，图6是图5的动作说明时序图。

图5中，本实施例的时钟控制电路由2输入的门电路1和门控制电路22构成。门控制电路22与图1一样，响应图6C所示复位信号由门电路1中止图6B所示时钟信号的供给同时，生成延迟了复位信号的电平变化的内部复位信号如图6D所示，内部复位信号的逻辑电平变化前后中止向内部电路2供给时钟信号。

内部电路2与图1一样设有多个D型触发器21～25，各D型触发器21～25的复位端子都连接时钟控制电路22输出的内部复位信号。其它结构及动作与图1一样。这样设置了门控制电路22就可以构成难于发生误动作的安全电路。

图7及图8是图5所示的门控制电路的各例。图7是在与上述图3同样电路中，将多个缓冲元件串联的延迟元件3中最后的缓冲元件32以外的设定的缓冲元件31输出的信号作为内部复位信号输出的电路。图8是在与图4同样电路中，将多个D型触发器组成的延迟电路5中最后的触发器52以外的设定的触发器51输出的信号作为内部复位信号输出的电路。图7及图8都对复位信号生成相当于例如由延迟元件3，延迟电路5的各延迟时间的1/2延迟量的内部复位信号。

(实施例3)

图9是本发明实施例3的示意框图。本实施例的时钟控制电路由门电路1和时钟切换电路32构成，代替图1所示门电路1和门控制电路12设置了时钟变换器7和时钟切换电路32。时钟切换电路32响应复位信号生成控制信号将提供到内部电路22的内部时钟信号按设定期间由时钟变换电路7降低频率输出，同时生成延迟于复位信号电平变化的内部复位信号，内部复位信号的逻辑电平变化的前后，降低提供给内部电路2的时钟信号频率。

更具体地说，时钟切换电路32可由图7或图8同样电路组成。时钟切换电路32  在复位信号由“H”电平到“L”电平变化时响应，使时钟信号的频率降低，且每当响应复位信号都只按相同期间降低时钟信号频率。

时钟变换器7随控制信号按设定期间降低时钟信号的频率。内部电路2与图1一样设有多个D型触发器21～25，由时钟变换器7输出的时钟信号都提供到各D型触发器21～25的时钟端子，而时钟控制电路22输出的内部复位信号都提供到复位端子。

图9的内部电路2、时钟变换器7、时钟切换电路32及时钟发生器11都集成在同一半导体芯片上。但时钟发生器11可以不设在芯片上，可以由外部提供时钟信号。

图10是图9所示时钟变换器7的具体例电路图。图10中，时钟变换器7由时钟分频器71和多路复用器72构成。时钟分频器71由计数器构成，将时钟信号按规定分频比分频，将该分频信号提供给多路复用器72。多路复用器72按时钟控制信号切换时钟信号和分频信号作为内部时钟信号输出。

时钟变换器7还可以考虑其它控制方法，例如，选择将时钟信号倍增的信号和时钟信号的方法，以及对分频电路和倍增电路由内部具有的控制其分频比或倍增比的方法等。

图11是图9所示实施例的动作说明时序图。图10所示多路复用器72，在图11F所示时钟控制信号“L”电平期间如图11A所示将时钟信号作为内部时钟信号输出，在时钟控制信号“H”电平期间，将分频信号作为内部信号输出。而低频时的内部时钟信号的1个周期设定得要长于信号R1，R5之间的电平变化的延迟时间(图11的Δt)。

因而，在本实施例中，图11B所示的复位信号在下降到“L”电平数周期间内部时钟信号的频率降低，所以R1～R5的延迟即便比时钟信号的1个周期大，只要在降低了频率的内部时钟信号的1个周期以内，就不会产生误动作。

因此，没有必要如图22或图23那样，对延迟时间较大的节点，使用大缓冲器或采用树状结构，就可实现消耗功率和面积小的电路。

(实施例4)

图12是本发明实施例4的示意框图。图12中，时钟控制电路由时钟变换器7和时钟切换电路42构成。时钟发生器11和时钟变换器7与图9是同样结构，时钟切换电路42响应复位信号生成使时钟变换器7向内部电路2提供的时钟信号的频率降低的控制信号。复位信号提供给内部电路2中的多个D型触发器21～25的各复位端子。

时钟切换电路42具体有如图3或图4同样构成。因而提供给内部电路2中各D型触发器21～25的复位信号由“H”电平变为“L”电平后，时钟信号的频率下降。降低后的频率设定得如同图9的例子一样，时钟信号的1个周期要长于R1～R5之间的电平变化的延迟时间。

(实施例5)

图13是本实施例5的示意框图。本实施例是将现有例的图24加以改良的，时钟控制电路是由门电路1和门控制电路48构成。时钟发生器11和门电路1与图1的构成一样，门电路1的输出信号作为内部时钟信号提供给D型触发器53，54的时钟端子。另外，此图13所示电路都形成在一个半导体芯片上。

门控制电路48响应节点A不论是由“L”电平变为“H”电平，还是由“H”电平变为“L”电平都产生一个控制信号使门电路1中止一定期间供给内部时钟信号。

D型触发器53，54在时钟信号上升(或下降)沿记忆保存D端子数据。例如，由组合电路组成的逻辑电路51对触发电路53输出的数据(节点A的信号)进行规定的逻辑运算输出到缓冲器40。逻辑电路52接受缓冲器41的数据进行规定的逻辑运算提供给D型触发器54的D端子(节点B)。

此例是假定节点A的信号电平变化，相应地节点B的电平必定变化的电路。另外，节点B没必要同节点A的电平变化相同。本实施例中，缓冲器40的输出连接多个缓冲器41～46的输入，其扇出较大是其优点。

图14是图13所示实施例的时序图。在含有延迟时间长的节点的控制信号A在图14B所示由“H”电平变为“L”电平时，用图1所示时钟控制电路送出控制信号使内部时钟信号如图14A那样中止供给一定期间(期间A)，同时在节点A由“L”电平变为“H”电平时也相应地送出中止供给时钟信号一定期间(期间B)的控制信号。

本实施例每次响应节点A由“H”电平变为“L”电平时，时钟停供期间(期间A)时间总是一样的，响应节点A由“L”电平变为“H”电平时，时钟停供期间(期间A)时间总是一样的。其结果，A→B的路径传播后经过足够时间再供给内部时钟，所以不会引起误动作。

因此，对延迟时间较大的节点，没有必要使用大缓冲器或采用树状结构，就可实现消耗功率和面积小的电路。

图15及图16是图13所示时钟控制电路中的门控制电路48的示意图例。特别是图15是使用延迟元件的门控制电路，代替图3所示的门电路4换成异或门(EXOR)55，图16使用触发器的门控制电路，代替图4所示门电路6换成异或门56。在本实施例中，期间A，B与图15多个延迟元件3的延迟时间大体一致，与图16多个触发器5的延迟时间大体一致。

另外，图13是中止供给时钟信号的例子，若将门电路1换用图10的时钟变换器7，也可如图12的例子那样时钟控制信号有效时，降低时钟信号的频率。

另外，在图13的例中，是让节点A的电平上升及下降双方都激活时钟控制信号的，但如响应节点A的上升(或下降)节点B的电平变化的延迟较大，而响应节点A的下降(或上升)节点B的电平变化的延迟有时又小得达不到临界点的程度。这时可以让时钟控制电路只响应节点A的上升(或下降)中止一定期间时钟信号的供给或也可降低频率。作为门控制电路采用图3或图4的电路即可。

(实施例6)

图17是本发明实施例6的示意框图。本实施例是图13电路的改良例，时钟控制电路由门电路1和门控制电路48构成。节点A′的信号提供到逻辑电路55。逻辑电路55是一个例如含有在其信号传播经路上记忆信号的顺序电路，按规定的逻辑运算，将其运算结果输出。逻辑电路55也与图13的其它电路形成在同一块芯片上。这里逻辑电路55设计成响应节点A′的逻辑电平变化，节点A的电平也一定变化。

但，节点A′没有必要同A的电平变化一样。D型触发器53与内部时钟信号同步，作为逻辑电路55的输出节点A是在节点A′的逻辑电平变化一定时间延迟后出现电平变化信号。

门控制电路48可采用同图13一样结构，但不是接受节点A而是接受节点A′的信号。其它结构都同图13一样。

图18A～18E是图17所示实施例的时序图。用图1所示时钟控制电路在延迟时间较长的节点A′如图18D由“H”电平变为“L”电平时，送出控制信号将时钟信号的频率如图18A所示总是在一定期间(期间C)降低，同时响应节点A′由“L”电平变为“H”电平时也送出控制信号在一点期间(期间D)降低时钟信号的频率。

本实施例中，如图18B所示响应节点A由“H”电平变为“L”电平时，时钟信号的频率降低的期间(期间D)总是一样的。

响应节点A′的电平变化，经逻辑电路55及触发器53节点A只延迟期间X后逻辑电平改变。而响应节点A的电平变化，经过逻辑电路51，驱动器40、41及逻辑电路52如图18C所示节点B只延迟期间Y后逻辑电平改变。期间C，D即图15的延迟元件3，或图16的触发器电路5的延迟时间，设计得在节点A，B逻辑电平改变前后，一定要降低时钟信号的频率。

在本实施例中，除了降低时钟信号的频率之外还可以象图1等那样中止时钟信号的供给。另外有时也可以只响应节点A′的电平上升或下降，总是在一定期间降低时钟信号的频率或中止供给。

(实施例7)

图19是本发明第7实施例的示意框图。本实施例的时钟控制电路是由门电路1和AND门电路94和门控制电路12和寄存器92和比较器91构成，增加了时钟信号频率达到一定频率以上中止供给时钟信号的机构，仅对不同于图1的结构作一说明。在这里对作为时钟发生器90输出可变时钟信号频率的发生器使用进行说明。时钟发生器90输出寄存器93指定频率的时钟信号。寄存器93保持着让内部电路2工作的频率设定值。

另一方面，寄存器92保持着某一频率的设定值。寄存器92，93由芯片内CPU(或外部CPU)事先设定。

比较器91将寄存器92，93的各值作比较，判断寄存器92设定的频率是否在寄存器93设定的频率以上，“以上”时输出“H”电平，否则输出“L”电平。寄存器92和比较器91组成了一个判断时钟信号的频率是否在某规定频率以上的判别电路。门控制电路12与图1相同。AND门94是将门控制电路12的输出与比较器91的输出作AND逻辑运算，其运算结果作为时钟控制信号提供给门电路1的一个输入。

因此，门控制电路12即使输出例如“H”电平而比较器91是“L”电平，即时钟发生器90输出的时钟信号的频率低于寄存器92设定的频率时，时钟控制信号为“L”电平，内部时钟信号就输出时钟发生器90的时钟信号。另一方面，比较器91输出“H”电平时，即时钟发生器90输出的时钟信号的频率在寄存器92设定的频率以上时，门控制电路12的输出成为时钟控制信号象图1一样中止供给时钟信号。

时钟信号若不按图19那样由时钟发生器90生成，而是由芯片外部提供时，去掉寄存器92、93及比较器91，代之由外部输入时钟信号，设置判别时钟信号是否在规定频率以上的判别电路，将判别电路的输出提供给AND门94的一输入也可。

另外，在图5，图9，图12，图13以及图17所示电路中若采用图19的电路，在时钟信号达到规定频率以上时中止时钟信号，或降低时钟信号的频率也可。

另外，上述说明是对供给中止或降低时钟信号的电路，在同一块半导体芯片上形成的内部电路2的情况进行的说明。但不限于此，在形成了本发明的时钟控制电路的芯片和在多个半导体芯片上形成了各自的集成电路搭载一块母板的系统上，时钟控制电路对在形成了时钟控制电路的芯片之外的芯片上形成的集成电路的全部或一部，供给中止或降低频率的时钟信号也是可以的。

另外，将中止或降低频率的时钟信号ICLK提供到构成内部电路2的全部块也可，只提供其一部分块也可。在后者的情况，对不提供时钟信号ICLK的块，提供例如时钟发生器11输出的时钟信号CLOCK。另外，还可以对构成内部电路2的全部块或一部分块提供时钟信号ICLK，而对芯片外部的集成电路供给不变的时钟信号也可以。这时将时钟发生器11输出的时钟信号CLOCK输出芯片外部也可。

如上所述，按照本发明的实施例，第1信号传播后经过足够的时间，由门电路的输出再供给时钟信号，所以不会有误动作。结果，对延迟时间大的节点，不需要使用大的缓冲器或采取树状结构，而构成工作可靠的电路，实现消耗功率和面积小的电路。

本次提出的实施例所提各点均应认为只是举例而非所限。本发明的范围不是上述的说明，而由权利要求的范围表示，同权利要求均等并包含范围内的各种变更。

Claims (16)

1.一种时钟控制电路，包含

中止时钟信号供给的门电路(1)；

门控制电路(12)，其响应第1信号由上述门电路中止上述时钟信号的供给，在上述第1信号从第1状态变为第2状态时总是在一定期间中止上述时钟信号的供给。

2.权利要求1记载的时钟控制电路，其中

上述门控制电路对上述第1信号和使该第1信号延迟(3)了的延迟信号进行运算(4)，向上述门电路输出指示中止上述时钟信号供给的第2信号。

3.权利要求1记载的时钟控制电路，其中

上述门控制电路对上述第1信号和将该第1信号计数(5)的计数信号进行运算(6)，向上述门电路输出指示中止上述时钟信号供给的第2信号。

4.权利要求1记载的时钟控制电路，其中

上述门控制电路响应上述第1信号生成逻辑电平变化的第2信号，同时在上述第2信号的逻辑电平变化的前后中止上述时钟信号的供给。

5.权利要求1记载的时钟控制电路，其中

上述第1信号是将记忆元件的记忆内容复位的复位信号。

6.一种时钟控制电路，包含

中止时钟信号供给的门电路(1)；

门控制电路(30)，其响应第1信号由上述门电路中止上述时钟信号的供给，同时响应上述第1信号生成逻辑电平变化的第2信号，在上述第2信号的逻辑电平变化的前后中止上述时钟信号的供给。

7.权利要求6记载的时钟控制电路，

具备判断上述时钟信号的频率是否在规定的频率以上的判断电路(91，92)，其中

上述门控制电路在上述时钟频率被判断为是在规定频率以上时，中止上述时钟信号的供给。

8.权利要求6记载的时钟控制电路，其中

上述第2信号是将记忆元件的记忆内容复位的复位信号。

9.一种时钟控制电路，包含

改变时钟信号频率的时钟变换电路(7)；

时钟切换电路(42)，其响应第1信号由上述时钟变换电路降低上述时钟信号的频率，当上述第1信号从第1状态向第2状态变化时，总是在一定期间降低上述时钟信号的频率。

10.权利要求9记载的时钟控制电路，其中

上述时钟切换电路对上述第1信号和使该第1信号延迟(3)了的延迟信号进行运算(4)，向上述时钟变换电路输出指示改变上述时钟信号频率的第2信号。

11.权利要求9记载的时钟控制电路，其中

上述时钟切换电路对上述第1信号和将该第1信号计数(5)的计数信号进行运算(6)，向上述时钟变换电路输出指示改变上述时钟信号频率的第2信号。

12.权利要求9记载的时钟控制电路，其中

上述时钟切换电路响应上述第1信号生成逻辑电平变化的第2信号，在上述第2信号的逻辑电平变化的前后降低上述时钟信号的频率。

13.权利要求9记载的时钟控制电路，其中

上述第1信号是将记忆元件的记忆内容复位的复位信号。

14.一种时钟控制电路，包含

改变时钟信号频率的时钟变换电路(7)；

时钟切换电路(32)，其响应第1信号由上述时钟变换电路使从上述时钟变换电路输出降低了频率的时钟信号，同时响应上述第1信号生成逻辑电平变化的第2信号，在上述第2信号的逻辑电平变化的前后使上述时钟信号的频率降低。

15.权利要求14记载的时钟控制电路，

具备判断上述时钟信号的频率是否在规定频率以上的判断电路(91，92)，其中

上述时钟切换电路在上述时钟信号频率被判断为在规定频率以上时，降低上述时钟信号的频率。

16.权利要求14记载的时钟控制电路，其中

上述第2信号是将记忆元件的记忆内容复位的复位信号。

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