CN100347955C - 带有扫描测试功能基于条件预充结构的d触发器 - Google Patents

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CN100347955C CNB2005100119045A CN200510011904A CN100347955C CN 100347955 C CN100347955 C CN 100347955C CN B2005100119045 A CNB2005100119045 A CN B2005100119045A CN 200510011904 A CN200510011904 A CN 200510011904A CN 100347955 C CN100347955 C CN 100347955C
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Abstract

带有扫描测试功能且基于条件预充结构的D触发器属于D触发器技术领域，其特征在于：本发明由测试功能端的控制电路、第一、第二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。

Description

带有扫描测试功能基于条件预充结构的D触发器
技术领域
“带有扫描测试功能基于条件预充结构的D触发器”直接应用的技术领域是基于条件预充结构的具有扫描测试功能的低功耗触发器电路设计。所提出电路是一类可以适用于低功耗时钟信号网络技术的CMOS触发器电路单元。
背景技术
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
同时在大规模集成电路的设计中，带有扫描测试功能的触发器，也就是当测试使能端TE为低电平时，电路实现D触发器的功能，当测试使能端为高电平时，电路实现测试信号TI导输出端的通路，可用于测试电路的功能。可测试的触发器在系统的插入测试以及故障检测领域有着广泛的应用。使用可测试的装置可以减少集成电路的设计周期，方便故障的检测。因此可测试触发器的功耗和延时性能在集成电路领域也越来越受到关注。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynumic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα                     (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFSDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3 &“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是基本触发器的结构比较简单，但是其扫描测试功能端的加入相对复杂，并且不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％ Power Reduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。
发明内容
本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上做一定的改进，提出一种基于条件预充结构的带有扫描测试功能端的触发器结构。其两个互补输出端信号翻转延时较为对称，静态延时有一定的改善，相比传统的数字标准单元可节省20％以上的功耗。
本发明的特征在于：它含有：
所述的D触发器是上升沿触发的，该D触发器含有：
第一级锁存器，包括：
第1“或”逻辑电路，由第8NMOS管MN8和第9NMOS管MN9组成，该两个NMOS管的漏极相连，衬底相连后接地，该第8NMOS管MN8的栅极接第2中间节点Db，源极接时钟信号CLK；该第9NMOS管MN9的栅极和源极都接第1中间节点DI；
第2“或”逻辑电路，由第10NMOS管MN10和第11NMOS管MN11组成，该第10NMOS管MN10的栅极接第1中间节点DI，源极接时钟信号CLK；该第11NMOS管MN11的栅极和漏极都接第2中间节点Db；
第1PMOS管MP1，所述第1“或”逻辑电路中的时钟信号CLK和第1中间节点DI组成“或”逻辑并经所述第9NMOS管MN9的漏极和该第1PMOS管MP1的栅极相连；该第1PMOS管MP1的源极和衬底相连后接电源电压VDD；
第2PMOS管MP2，所述第2“或”逻辑电路中的时钟信号CLK和第2中间节点Db组成“或”逻辑并经该第11NMOS管MN11的漏极和所述第2PMOS管MP2的栅极相连，而该第2PMOS管MP2的源极和衬底相连后接电源电压VDD；
第3PMOS管MP3，该第3PMOS管MP3的源极和衬底相连后接电源电压VDD；
第4PMOS管MP4，该第4PMOS管MP4的源极和衬底相连后接电源电压VDD；
第6NMOS管MN6，该第6NMOS管MN6的源极同时和所述第1PMOS管MP1和第3PMOS管MP3的漏极、第4PMOS管MP4的栅极相连，所述连接点记为第3中间节点SALATCH_N；所述第6NMOS管MN6的栅极同时和所述第3PMOS管MP3的栅极、第4PMOS管MP4和第2PMOS管MP2的漏极相连，所构成的连接点记为第4中间节点SALATCH_P；所述第6NMOS管MN6的衬底接地；
第7NMOS管MN7，该第7NMOS管MN7的源极和所述第4中间节点SALATCH_P相连；该第7NMOS管MN7的栅极和所述第3中间节点SALATCH_N相连；该第7NMOS管MN7的衬底接地；
第2NMOS管MN2，该第2NMOS管MN2的源极和所述第6NMOS管MN6的漏极相连，该第2NMOS管MN2的衬底接地；
第3NMOS管MN3，该第3NMOS管MN3的源极和所述第7NMOS管MN7的漏极相连；该第3NMOS管MN3的衬底接地；
第1反相器φ1，该第1反相器φ1的输入端和所述第2NMOS管MN2的栅极相连并且接第1中间节点DI；该第1反相器φ1的输出端接所述第2中间节点Db，所述第2中间节点Db接所述第3NMOS管MN3的栅极；
第1NMOS管MN1，该第1NMOS管MN1的源极同时和所述第2NMOS管MN2和第3NMOS管MN3的漏极相连；该第1NMOS管MN1的漏极和衬底同时接地；
第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：
第5PMOS管MP5，该第5PMOS管MP5的栅极接所述第4中间节点SALATCH_P；该第5PMOS管MP5的源极接电源电压VDD；
第6PMOS管MP6，该第6PMOS管MP6的栅极和所述第3中间节点SALATCH_N相连；该第6PMOS管MP6的源极接电源电压VDD；
第2反相器φ2和第3反相器φ3，反相并接，也就是第2反相器φ2的输出端接第3反相器φ3的输入端，第2反相器φ2的输入端接第3反相器φ3的输出端；
第12NMOS管MN12，该第12NMOS管MN12的栅极和所述第4中间节点SALATCH_P相连；该第12NMOS管MN12的源极同时和所述第5PMOS管MP5的漏极、第2反相器φ2的输入端、第3反相器φ3的输出端相连，该连接点记为第5中间节点QI；该第12NMOS管MN12的衬底接地；
第13NMOS管MN13，该第13NMOS管MN13的栅极接所述第3中间节点SALATCH_N；该第13NMOS管MN13的源极同时接所述第6NMOS管MN6的漏极、第2反相器φ2的输出端和第3反相器φ3的输入端，该连接点记为第6中间节点QNI；该第13NMOS管MN13的衬底接地；
第4NMOS管MN4，该第4NMOS管MN4的源极接所述第12NMOS管MN12的漏极；所述第4NMOS管MN4的栅极接时钟信号CLK；该第4NMOS管MN4的漏极和衬底都接地；
第5NMOS管MN5，该第5NMOS管MN5的源极接所述第13NMOS管MN13的漏极；该第5NMOS管MN5的栅极接时钟信号CLK；该第5NMOS管MN5的漏极和衬底都接地；
第4反相器φ4，该第4反相器φ4的输入端接所述第6中间节点QNI，输出为所述D触发器的第2输出信号Qb；
第5反相器φ5，该第5反相器φ5的输入端接所述第5中间节点QI，输出为所述D触发器的第1输出信号Q；
测试功能端的控制电路，包括：
由第7PMOS管MP7和第14NMOS管MN14组成的第1CMOS传输门XD，所述第1CMOS传输门XD中，所述第7PMOS管MP7和所述第14NMOS管MN14的源极相连后接第1输入信号D；所述第7PMOS管MP7的衬底接电源电压VDD，所述第14NMOS管MN14的衬底接地；
由第8PMOS(MP8和第15NMOS管MN15组成的第2CMOS传输门，记为XTI，所述第2CMOS传输门XTI中，所述第8PMOS管MP8和所述第15NMOS管MN15的源极相连后接第3输入信号TI；所述第8PMOS管MP8的衬底接电源电压VDD，所述第15NMOS管MN15的衬底接地；
第6反相器XTE，该第6反相器XTE的输出端同时和所述第1CMOS传输门XD中的第14NMOS管MN14的栅极以及所述第2CMOS传输门XTI中的第8PMOS管MP8的栅极相连；该第6反相器XTE的输入端同时和所述第1CMOS传输门XD中第7PMOS管MP7的栅极以及所述第2CMOS传输门XTI中第15NMOS管MN15的栅极相接后接第2输入信号TE；所述测试功能端的控制电路中，所述第1CMOS传输门XD中的第7PMOS管MP7和第14NMOS管MN14的漏极、第2CMOS传输门XTI中的第8PMOS管MP8和第15NMOS管MN15的漏极相连后构成所述控制电路的输出端，接第一、二两级锁存器输出的所述第1中间节点DI。
所述的D触发器是一个具有异步置位功能的D触发器，所述异步置位是指置位信号不受时钟信号的控制，只要异步信号有效，输出端就立即被置位；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第9PMOS管MS1，该第9PMOS管MS1串接于所述第一级锁存器内的所述第1PMOS管MP1的源极和电源电压VDD之间，该第9PMOS管MS1的衬底接该第1PMOS管MP1的源极后再与电源电压VDD接通；该第9PMOS管MS1管的栅极接异步置位控制信号SNb，该异步置位控制信号SNb是一个直流电平信号；
第16NMOS管MS2，该第16NMOS管MS2串接于第一级锁存器内所述第1PMOS管MP1的漏极和地之间，该第16NMOS管MS2的源极和所述第1PMOS管MP1的漏极相连，而该第16NMOS管MS2的衬底和漏极都接地；该第16NMOS管MS2管的栅极接所述异步置位控制信号SNb；
第10PMOS管MS3，该第10PMOS管MS3串接于第一级锁存器内所述第4中间节点SALATCH_P和电源电压VDD之间，该第10PMOS管MS3的漏极和所述第4中间节点SALATCH_P相连；该第10PMOS管MS3的源极接电源电压VDD；该第10PMOS管MS3的栅极接异步置位输入信号SN，所述异步置位输入信号SN是一个直流电平信号，该异步置位输入信号SN为高电平时则所述异步置位控制信号SNb为低电平；
第17NMOS管MS4，该第17NMOS管MS4位于第二级锁存器内且串接于所述第5中间节点QI与地之间；该第17NMOS管MS4的源极接第5中间节点QI，其漏极和衬底相连后接地，栅极接所述异步置位控制信号SNb；
当异步置位输入信号SN为高电平时，异步置位控制信号SNb为低电平，则第9PMOS管MS1导通，第16NMOS管MS2、第10PMOS管MS3、第17NMOS管MS4关闭，所述D触发器无异步置位作用；反之，则第9PMOS管MS1关闭，第16NMOS管MS2、第10PMOS管MS3、第17NMOS管MS4导通，则第4中间节点SALATCH_P为高电平，第3中间节点SALATCH_N、第5中间节点QI为低电平，第1输出信号Q为高电平，第2输出信号Qb为低电平，异步置位输入信号SN置位有效。
所述的D触发器是一个具有异步复位功能的D触发器，所述的异步复位是指复位信号不受时钟信号的控制，只要复位信号有效，输出端就立即被复位，即输出的第1输出信号Q复位为低电平，第2输出信号Qb为高电平；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第11PMOS管MR1，该第11PMOS管MR1串接在所述第一级锁存器内所述第2PMOS管MP2的源极与电源电压VDD之间；所述第11PMOS管MR1的源极再和衬底相连后接电源电压VDD；所述第11PMOS管MR1的漏极和所述第2PMOS管MP2的源极相连；所述第11PMOS管MR1的栅极接异步复位控制信号RNb；
第12PMOS管MR2，该第12PMOS管MR2串接在第一级锁存器内所述第3中间节点SALATCH_N和电源电压VDD之间；该第12PMOS管MR2的漏极和该第3中间节点SALATCH_N相连；该第12PMOS管MR2的源极在和衬底相连后接电源电压VDD；该第12PMOS管MR2的栅极接异步复位输入信号RN，所述异步复位输入信号RN是一个直流电平信号，该异步复位输入信号RN为高电平时，所述异步复位控制信号RNb为低电平；
第18NMOS管MR3，该第18NMOS管MR3串接于第一级锁存器内所述第4中间节点SALATCH_P和地之间；该第18NMOS管MR3的源极接第4中间节点SALATCH_P；该第18NMOS管MR3的漏极和衬底都接地；该第18NMOS管MR3的栅极接所述异步复位控制信号RNb；
第19NMOS管MR4，该第19NMOS管MR4串接于第二级锁存器内所述第6中间节点QNI和地之间；该第19NMOS管MR4的源极和所述第6中间节点QNI相连；该第19NMOS管MR4的漏极和衬底相连后接地；该第19NMOS管MR4的栅极接异步复位控制信号RNb；
当异步复位输入信号RN为高电平时异步复位控制信号RNb为低电平，则第11PMOS管MR1导通，第12PMOS管MR2、第18NMOS管MR3、第19NMOS管MR4关闭，异步复位输入信号无效；反之，则第11PMOS管MR1关闭，第12PMOS管MR2、第18NMOS管MR3、第19NMOS管MR4导通，第3中间节点SALATCH_N为高电平，第4中间节点SALATCH_P、第6中间节点QNI为低电平，第1输出信号Q复位为低电平，第2输出信号Qb为高电平，异步复位输入信号RN有效。
所述的D触发器是一个同时带有异步置位和异步复位功能的D触发器，所述的异步是指所述置位或复位信号不受时钟信号影响，只要该置位或复位信号有效，则输出端就立即被置位或复位；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第13PMOS管MS1’，该第13PMOS管MS1’串接于所述第一级锁存器内所述第1PMOS管MP1的源极和电源电压VDD之间；所述第13PMOS管MS1’的漏极和该第1PMOS管MP1的源极相连；所述第13PMOS管MS1’的源极在和衬底相连后接所述电源电压VDD；该第13PMOS管MS1’的栅极接异步置位控制信号SNb；
第20NMOS管MS2’，该第20NMOS管MS2’串接于所述第一级锁存器内所述第1PMOS管MP1的漏极与地之间；该第20NMOS管MS2’的源极和该第1PMOS管MP1的漏极相连；该第20NMOS管MS2’的漏极和衬底都接地而栅极接异步置位控制信号SNb；
第21NMOS管MS3’，该第21NMOS管MS3’串接于所述第二级锁存器内第5中间节点QI与地之间；该第21NMOS管MS3’的源极和该第5中间节点QI相连；该第21NMOS管MS3’的漏极和衬底都接地而栅极接异步置位控制信号SNb；
第14PMOS管MR1’，该第14PMOS管MR1’串接于所述第一级锁存器内所述第2PMOS管MP2的源极与电源电压VDD之间；该第14PMOS管MR1’的漏极和所述第2PMOS管MP2的源极相连；该第14PMOS管MR1’的源极在和衬底相连后接电源电压VDD；该第14PMOS管MR1’的栅极接异步复位控制信号RNb；
第22NMOS管MR2’，该第22 NMOS管MR2’串接于第一级锁存器内所述第4中间节点SALATCH_P和地之间；该第22NMOS管MR2’的源极接第4中间节点SALATCH_P；该第22NMOS管MR2’的漏极和衬底都接地；该第22NMOS管MR2’的栅极接异步复位控制信号RNb；
第23NMOS管MR3’，该第23NMOS管MR3’串接于第二级锁存器内所述第6中间节点QNI和地之间；该第23NMOS管MR3’的源极和所述第6中间节点QNI相连；该第23NMOS管MR3’的漏极和衬底相连后接地；该第23NMOS管MR3’的栅极接异步复位控制信号RNb；
异步复位输入信号RN和异步置位输入信号SN的逻辑控制电路，含有：
第7反相器φL，该第7反相器φL的输入端与异步置位输入信号SN相连；
第1或非门N，该第1或非门N的两个输入端分别与所述第7反相器φL的输出端以及异步复位输入信号RN相连；该第1或非门N的输出为异步复位输入信号RNb；所述的异步置位输入信号SN以及异步复位输入信号RN为高电平时，则异步置位控制信号SNb、异步复位控制信号RNb为低电平；只要异步置位输入信号SN为低电平，则所述D触发器置位；只要异步置位输入信号SN为高电平同时异步复位输入信号RN为低电平，所述D触发器复位。
所述D触发器是一个具有同步复位功能的D触发器，所述同步复位是指在同步复位输入信号RN’有效以后的第1个时钟上升沿，所述D触发器输出端被复位，即第1输出信号Q为低电平，第2输出信号Qb为高电平；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括测试功能的控制电路的前级加了一个同步复位电路，所述电路包括：
第3CMOS传输门XRD，由第15PMOS管MP15和第24NMOS管MN24组成，所述第15PMOS管MP15和第24NMOS管MN24的源极相连后接第1输入信号D；
第25NMOS管MN25，该第25NMOS管MN25的漏极和衬底都接地；
第8反相器φS，该第8反相器φS的输出端同时接所述第25NMOS管MN25的栅极和所述第3CMOS传输门XRD中第24NMOS管MN24的栅极，该第8反相器φS的输入端接所述第3CMOS传输门XRD中的第15PMOS管MP15的栅极，其输入信号为同步复位输入信号RN’；
所述第3CMOS传输门XRD中，所述第15PMOS管MP15和第24NMOS管MN24的漏极相连后再和所述第25NMOS管MN25的漏极相连同时接到所述测试功能的控制电路中第1CMOS传输门XD中所述第7PMOS管MP7和第14NMOS管MN14的源极。
本发明的有益效果是：与传统的数字标准单元触发器电路FFSDHD1X相比较，本发明提出的FFSDHD1X_SCB_FCS触发器在相同的测试条件下，可以节省高于20％的功耗。并且扫描测试功能端的电路结构得到简化，电路面积较小，电路延时特性也较好。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，TE为测试使能信号控制输入端，TI为测试信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFSDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图，
Figure C20051001190400151
为接地符号。
图4.本发明所述的FFSDHD1X_SCB_FCS触发器电路结构图。
图5.本发明所述的扫描测试功能端的逻辑控制电路结构图。
图6.同时带有异步置位功能端的FFSDSHD1X_SCB_FCS可测试触发器的基本部分电路结构图，扫描功能端部分见附图5。
图7.同时带有异步复位功能端的FFSDRHD1X_SCB_FCS可测试触发器的基本部分电路结构图，扫描功能端部分见附图5。
图8.同时带有异步置位、复位功能端的FFSDSRHD1X_SCB_FCS可测试触发器的基本部分电路结构图，(a)为基本结构图，(b)为控制逻辑电路结构。
图9.同时带有同步复位功能端的FFSDCRHD1X_SCB_FCS可测试触发器的电路结构图，(a)为基本结构，(b)为同步复位和扫描测试功能控制电路结构。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的基于条件预充结构的可测试触发器FFSDHD1X_SCB_FCS，如图4所示。FFSDHD1X_SCB_FCS触发器具有采用条件预充技术减小触发器电路本身功耗的特点，同时具有可测试的功能。
图4中右侧的结构是一个基于条件预充结构的基本触发器，DI为基本触发器的D信号输入端，为一个上升沿触发的D触发器，其工作原理如下：时钟信号CLK和输入数据信号DI组成“或”逻辑并连接到PMOS管MP1的栅极，同时时钟信号CLK和输入数据信号Db组成或逻辑并连接到PMOS管MP2的栅极。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号D为高电平，使得节点SALATCH_N放电，节点SALATCH_P维持高电平不变。此时第二级锁存器被节点SALATCH_N和SALATCH_P驱动，并且由于CLK为高电平，NMOS管MN4和MN5导通，使得触发器互补输出端Q为高电平，Qb为低电平。当CLK为低电平的同时，如果输入信号D仍然保持高电平，MP1保持截止，不会对节点SALATCH_N进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN4和MN5截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号D翻转到低电平，MP1导通，对SALATCH_N节点预充电；并且当下一个时钟上升沿到来时，节点SALATCH_P放电，节点SALATCH_N保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Qb为高电平，这样就实现了时钟上升沿触发的D触发器的功能。这部分电路和图3所示的SAFF_CP触发器相比，有以下几点改进：首先，第二级用两个独立的并具有相同电路参数的单时钟相位锁存器代替了原来的交叉耦合的与非门的结构，可以实现输出端上升沿延时和下降沿延时的基本对称；其次，两个锁存器的输出QI和QNI之间接了两个首尾相接的反相器作为holder，可以实现在CLK为低电平时QI和QNI点的电位保持功能，使得其电位确定。在全时钟摆幅工作情况下，由于MP1和MP2栅极的电压足够截断其泄漏电流，因此可以去掉连接在MN2和MN3源级之间的NOMS管，这样在版图设计的时候可以减小电路的寄生电容，降低延时和功耗。
图4中左侧是测试功能端的控制电路。XD和XTI是两个CMOS传输门，其输入信号分别为D(数据信号)和TI(测试信号)。TE为测试使能控制信号。TE为低电平时，XD的PMOS管栅极为低电平，NMOS管栅极为高电平，传输门导通，而XTI的PMOS管栅极为高电平，NOMS管栅极为低电平，传输门关断，D信号被送到DI端，也就是电路实现D触发器的功能。TE为高电平时，则XD被关断，XTI导通，TI信号被送到DI端，实现对触发器进行测试的功能。与图2所示的传统的数字标准单元实现相同功能的电路相比，前级的控制逻辑采用传输门而不是三态反相器。传统的触发器由几级反相器级联和反馈所组成，比较适合图2的TI、TE附加电路结构。但是基于条件预充结构的触发器是一种对称结构，其器件的尺寸相对较小，前级附加结构比较复杂，会使得前级的负载较大，对电路的功耗和延时性能影响比较严重。本发明的扫描测试功能端的附加电路结构比较适合于基于条件预充结构的触发器，对功耗和延时的性能影响较小。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。
对于一般的SAFF_CP触发器电路，电路的建立时间特性受到第一级锁存器预充电时间的限制。FFSDHD1X_SCB_FCS触发器中去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，这样在预充时可以减小预充电的负载电容，保证比较快的完成充电的过程。而图4左侧基本触发器结构的前级负载较大也会使得电路的建立比较困难，增大亚稳态周期。通过电路的仿真结果可以发现，本发明提出的触发器FFSDHD1X_SCB_FCS有比较优越的亚稳态周期和Total Delay性能。
本发明的必要技术特征是：首先，触发器电路采用由输入数据信号D控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对SALATCH_P或者SALATCH_N节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点SALATCH_P和SALATCH_N分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证FFSDHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。其次，相对于SAFF_CP触发器电路，由于FFSDHD1X_SCB_FCS去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。另外，在第二级两个单时钟相位锁存器的输出端QI和QNI之间接入了两个首尾相接的反相器作为电位保持单元(holder)，使得在CLK为低电平时，QI和QNI可以保持确定的电平，避免了由于其处于中间电位而引起的第二级的漏电。扫描测试的逻辑电路比较简单，使得电路的前级负载较小，因而能够具有较好的亚稳态周期性能。
为了比较本发明所提出的FFSDHD1X_SCB_FCS触发器相对于传统的触发器电路FFSDHD1X的性能特点，我们采用VerSilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为两种触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。测试使能端TE为0V直流电平，即电路工作在触发器状态下，测试信号输入端TI为周期与占空比和D相同，相位相反的信号。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。Q，Qb Loaded代表两个互补输出端都接20fF负载。动态功耗数据单位为微瓦特(uW)。
                       表1触发器动态功耗比较
  Q Loaded，QbEmpty(uW)   Qb Loaded，QEmpty(uW)   Q，Qb Loaded(uW)
  FFSDHD1X     6.096     6.130     6.992
  FFSDHD1X_SCB_FCS     4.180     4.175     5.041
  节省功耗比例     31.4％     31.9％     27.9％
表2A和表2B所示为两种触发器电路延时性能的比较。表2A为电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。两种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。测试使能端TE和测试信号输入端TI都为0V直流电平，即电路工作在触发器状态下。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；Tmp、Delay和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是纳秒(ns)。
表2B为电路静态延时的比较。仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。信号转换时间都为0.104ns。测试使能端TE为0V直流电平，即电路工作在触发器状态下，测试信号输入端TI为周期与占空比和D相同，相位相反的信号。互补输出端Q和Qb负载为0.02pF。
                       表2A触发器Total Delay比较
  跳变沿              RISE                 FALL
   Tmp    Delay  Total Delay   Tmp  Delay  Total Delay
  FFSDHD1X    75    318     395   129   322     451
  FFSDHD1X_SCB_FCS    162    221     383   187   252     439
                       表2B触发器静态延时比较
    输出端           Q           Qb
    跳变沿     RISE     FALL     RISE     FALL
    FFSDHD1X     313     315     363     342
    FFSDHD1X_SCB_FCS     213     249     220     239
表3为两种结构触发器版图面积比较。其中在版图设计的规则中，其宽度固定，长度必须为0.56um的整数倍。长度的单位是微米(um)。面积的单位是平方微米(um2)。
                       表3触发器版图面积比较
  宽度(um)   长度(um)      面积(um2)
  FFSDHD1X     4.32     12.32     12.32*4.32
  FFSDHD1X_SCB_FCS     4.32     11.76     11.76*4.32
由上述数据的比较可以看出，本发明所采用的可测试触发器的结构与传统的数字标准单元的相应结构相比，其在功耗上有较大的优势，同时静态延时的性能也有较大的改善，TotalDelay和面积基本没有增加。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。
基本结构的延伸：在FFSDHD1X_SCB_FCS电路结构的基础上，增加一些简单的部分就可以实现具有其他不同功能的触发器，举例如下：
1.FFSDSHD1X_SCB_FCS出具有FFSDHD1X_SCB_FCS电路的功能外，还具有异步置位功能端SN，如图5和图6组合即为其电路的结构图。置位就是将输出端Q置位高电平而Qb相应为低电平。异步置位定义为置位信号不受时钟信号的控制，只要置位信号有效，输出端就立即被置位。电路工作如下：SN输入为直流电平信号(0V/1.5V)；SN为高电平(1.5V)时，SNb为低电平，则MOS管MS1导通，MS2、MS3、MS4关闭，电路的功能和FFSDHD1X_SCB_FCS相同，即SN信号不起作用；SN为低电平(0V)时，SNb为高电平，此时MS1管关闭，MS2、MS3、MS4导通，则SALATCH_P被置为高电平，SALATCH_N和QI被置为低电平，互补输出端相应的被置位，Q端为高电平，Qb端为低电平，即SN置位有效。
其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDSHD1X比较结果如表11、表12A、表12B和表13所示。测试的条件为SN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
                       表11触发器动态功耗比较
  Q Loaded，QbEmpty(uW)   Qb Loaded，QEmpty(uW)   Q，Qb Loaded(uW)
   FFSDSHD1X     6.288     6.311     7.161
   FFSDSHD1X_SCB_FCS     4.684     4.682     5.561
   节省功耗比例     25.5％     25.8％     22.3％
                       表12A触发器Total Delay比较
   跳变沿                RISE               FALL
  Tmp   Delay    Total Delay   Tmp   Delay    Total Delay
   FFSDSHD1X   95   323    418   149   329    478
   FFSDSHD1X_SCB_FCS   175   248    423   275   220    495
                    表12B触发器静态延时比较
   输出端     Q     Qb
   跳变沿     RISE     FALL     RISE     FALL
   FFSDSHD1X     318     325     397     394
   FFSDSHD1X_SCB_FCS     238     216     230     217
                     表13触发器版图面积比较
  宽度(um)   长度(um)     面积(um2)
   FFSDSHD1X   4.32   13.44     13.44*4.32
   FFSDSHD1X_SCB_FCS   4.32   14.56     14.56*4.32
2.FFSDRHD1X_SCB_FCS电路在FFSDHD1X_SCB_FCS的基础上附加了异步复位功能端RN，图5和图7的组合即为其电路结构图，原理与异步置位功能类似。复位即为使输出端Q恢复为低电平，Qb为相应的高电平。RN输入为直流电平信号(0V/1.5V)；RN为高电平(1.5V)时，RNb为低电平，则MOS管MR1导通，MR2、MR3、MR4关闭，电路的功能和FFSDHD1X_SCB_FCS相同，即RN信号不起作用；RN为低电平(0V)时，RNb为高电平，此时MR1管关闭，MR2、MR3、MR4导通，则SALATCH_N被置为高电平，SALATCH_P和QNI被置为低电平，互补输出端相应的被置位，Q端为低电平，Qb端为高电平，即RN复位有效。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDRHD1X比较结果如表21、表22A、表22B和表23所示。测试的条件为RN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
                        表21触发器动态功耗比较
  Q Loaded，QbEmpty(uW)   Qb Loaded，QEmpty(uW)   Q，Qb Loaded(uW)
   FFSDRHD1X     7.437     7.472     8.294
   FFSDRHD1X_SCB_FCS     4.763     4.763     5.631
   节省功耗比例     36.5％     36.3％     32.1％
                     表22A触发器Total Delay比较
    跳变沿                 RISE               FALL
   Tmp    Delay  Total Delay   Tmp   Delay  Total Delay
    FFSDRHD1X    96    357     453   180   340     520
    FFSDRHD1X_SCB_FCS    280    178     458   201   297     498
                     表22B触发器静态延时比较
   输出端           Q           Qb
   跳变沿     RISE     FALL     RISE     FALL
   FFSDRHD1X     352     335     413     428
   FFSDRHD1X_SCB_FCS     177     283     187     250
                     表23触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
   FFSDRHD1X    4.32    15.68    15.68*4.32
   FFSDRHD1X_SCB_FCS    4.32    14.56    14.56*4.32
3.FFSDSRHD1X_SCB_FCS为同时带有异步置位(SN)和复位(RN)功能端的可测试触发器电路。异步置位和复位功能端的工作原理和上述两个电路的原理相同，但是置位端的优先级高于复位端。图5和图8的组合即为其电路结构图。
为了版图设计的方便，去掉了用于FFSDSHD1X_SCB_FCS中的MS3和FFSDRHD1X_SCB_FCS中的MR2管子，由于第一级中间存在一个正反馈的逻辑，将SALATCH_N或SALATCH_P中的一个节点置位低电平，另一个节点就可以相应的被置位高电平。图8中下部为RN和SN的逻辑控制电路，用来控制SN和RN的优先级。只要置位信号SN有效(为低电平)电路即被置位，而只有当SN无效(为高电平)的时候，RNb才能随RN的变化而变化，即复位端RN才能有效的使电路复位。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDSRHD1X比较结果如表31、表32A、表32B和表33所示。测试的条件为RN和SN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
                     表31触发器动态功耗比较
  Q Loaded，QbEmpty(uW)   Qb Loaded，QEmpty(uW)   Q，Qb Loaded(uW)
  FFSDSRHD1X     6.533     6.536     7.397
  FFSDSRHD1X_SCB_FCS     5.003     5.021     5.910
  节省功耗比例     23.4％     23.2％     20.1％
                     表32A触发器Total Delay比较
  跳变沿              RISE                FALL
 Tmp  Delay  Total Delay  Tmp  Delay  Total Delay
  FFSDSRHD1X  145   328     473  175   329     504
  FFSDSRHD1X_SCB_FCS  285   204     489  284   244     528
                     表32B触发器静态延时比较
    输出端            Q           Qb
    跳变沿     RISE     FALL     RISE     FALL
    FFSDSRHD1X     322     326     411     417
    FFSDSRHD1X_SCB_FCS     202     237     197     233
                     表33触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFSDSRHD1X    4.32    16.24    16.24*4.32
  FFSDSRHD1X_SCB_FCS    4.32    17.36    17.36*4.32
4.FFSDCRHD1X_SCB_FCS电路在FFSDHD1X_SCB_FCS的前级加入了同步复位端RN。同步为在复位信号有效以后的第一个时钟上升沿，输出端被复位(Q为低电平，Qb为高电平)。其电路结构如图9所示。电路的工作原理如下：同步复位端RN输入信号为直流电平信号(0V/1.5V)；如图9所示，当RN为1.5V高电平时，CMOS传输门XRD导通，NMOS传输门MN6关断，输入信号D被送到D2节点，则电路的工作情况和FFSDHD1X_SCB_FCS相同；当RN为0V低电平时，NMOS传输门MN6导通，CMOS传输门XRD关断，D2为低电平，则当测试使能信号TE无效(为低电平)时，在下一个时钟的上升沿，电路实现触发器的逻辑功能，输出端Q变为低电平，Qb为高电平，即实现同步复位功能。只要测试使能信号TE有效(为高电平)，电路实现测试功能，输出Q在时钟信号的上升沿随着测试信号TI翻转。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDCRHD1X比较结果如表41、表42A、表42B和表43所示。测试的条件为RN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
                     表41触发器动态功耗比较
  Q Loaded，QbEmpty(uW)   Qb Loaded，QEmpty(uW)   Q，Qb Loaded(uW)
  FFSDCRHD1X     6.114     6.141     7.006
  FFSDCRHD1X_SCB_FCS     4.369     4.377     5.245
  节省功耗比例     28.5％     28.7％     25.1％
                     表42A触发器Total Delay比较
  跳变沿             RISE                 FALL
 Tmp  Delay  Total Delay  Tmp   Delay  Total Delay
  FFSDCRHD1X  105   314     419   153   319     472
  FFSDCRHD1X_SCB_FCS  228   198     426   233   245     477
                     表42B触发器静态延时比较
  输出端            Q           Qb
  跳变沿     RISE     FALL     RISE     FALL
  FFSDCRHD1X     310     314     363     339
  FFSDCRHD1X_SCB_FCS     191     243     196     235
                       表43触发器版图面积比较
  宽度(um)   长度(um)       面积(um2)
  FFSDCRHD1X    4.32     13.44      13.44*4.32
  FFSDCRHD1X_SCB_FCS    4.32     12.88      12.88*4.32
上述几种不同功能的可测试触发器的比较说明，本发明的基于条件预充结构的可测试触发器在功耗和静态延时上具有较优的性能，同时Total Delay和面积基本没有增加，适用于低功耗的大规模数字集成电路中。

Claims (5)

1.带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述的D触发器是上升沿触发的，该D触发器含有：
第一级锁存器，包括：
第1“或”逻辑电路，由第8NMOS管(MN8)和第9NMOS管(MN9)组成，该两个NMOS管的漏极相连，衬底相连后接地，该第8NMOS管(MN8)的栅极接第2中间节点(Db)，源极接时钟信号(CLK)；该第9NMOS管(MN9)的栅极和源极都接第1中间节点(DI)；
第2“或”逻辑电路，由第10NMOS管(MN10)和第11NMOS管(MN11)组成，该第10NMOS管(MN10)的栅极接第1中间节点(DI)，源极接时钟信号(CLK)；该第11NMOS管(MN11)的栅极和漏极都接第2中间节点(Db)；
第1PMOS管(MP1)，所述第1“或”逻辑电路中的时钟信号(CLK)和第1中间节点(DI)组成“或”逻辑并经所述第9NMOS管(MN9)的漏极和该第1PMOS管(MP1)的栅极相连；该第1PMOS管(MP1)的源极和衬底相连后接电源电压(VDD)；
第2PMOS管(MP2)，所述第2“或”逻辑电路中的时钟信号(CLK)和第2中间节点(Db)组成“或”逻辑并经该第11NMOS管(MN11)的漏极和所述第2PMOS管(MP2)的栅极相连，而该第2PMOS管(MP2)的源极和衬底相连后接电源电压(VDD)；
第3PMOS管(MP3)，该第3PMOS管(MP3)的源极和衬底相连后接电源电压(VDD)；
第4PMOS管(MP4)，该第4PMOS管(MP4)的源极和衬底相连后接电源电压(VDD)；
第6NMOS管(MN6)，该第6NMOS管(MN6)的源极同时和所述第1PMOS管(MP1)和第3PMOS管(MP3)的漏极、第4PMOS管(MP4)的栅极相连，所述连接点记为第3中间节点(SALATCH_N)；所述第6NMOS管(MN6)的栅极同时和所述第3PMOS管(MP3)的栅极、第4PMOS管(MP4)和第2PMOS管(MP2)的漏极相连，所构成的连接点记为第4中间节点(SALATCH_P)；所述第6NMOS管(MN6)的衬底接地；
第7NMOS管(MN7)，该第7NMOS管(MN7)的源极和所述第4中间节点(SALATCH_P)相连；该第7NMOS管(MN7)的栅极和所述第3中间节点(SALATCH_N)相连；该第7NMOS管(MN7)的衬底接地；
第2NMOS管(MN2)，该第2NMOS管(MN2)的源极和所述第6NMOS管(MN6)的漏极相连，该第2NMOS管(MN2)的衬底接地；
第3NMOS管(MN3)，该第3NMOS管(MN3)的源极和所述第7NMOS管(MN7)的漏极相连；该第3NMOS管(MN3)的衬底接地；
第1反相器(φ1)，该第1反相器(φ1)的输入端和所述第2NMOS管(MN2)的栅极相连并且接第1中间节点(DI)；该第1反相器(φ1)的输出端接所述第2中间节点(Db)，所述第2中间节点(Db)接所述第3NMOS管(MN3)的栅极；
第1NMOS管(MN1)，该第1NMOS管(MN1)的源极同时和所述第2NMOS管(MN2)和第3NMOS管(MN3)的漏极相连；该第1NMOS管(MN1)的漏极和衬底同时接地；
第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：
第5PMOS管(MP5)，该第5PMOS管(MP5)的栅极接所述第4中间节点(SALATCH_P)；该第5PMOS管(MP5)的源极接电源电压(VDD)；
第6PMOS管(MP6)，该第6PMOS管(MP6)的栅极和所述第3中间节点(SALATCH_N)相连；该第6PMOS管(MP6)的源极接电源电压(VDD)；
第2反相器(φ2)和第3反相器(φ3)，反相并接，也就是第2反相器(φ2)的输出端接第3反相器(φ3)的输入端，第2反相器(φ2)的输入端接第3反相器(φ3)的输出端；
第12NMOS管(MN12)，该第12NMOS管(MN12)的栅极和所述第4中间节点(SALATCH_P)相连；该第12NMOS管(MN12)的源极同时和所述第5PMOS管(MP5)的漏极、第2反相器(φ2)的输入端、第3反相器(φ3)的输出端相连，该连接点记为第5中间节点(QI)；该第12NMOS管(MN12)的衬底接地；
第13NMOS管(MN13)，该第13NMOS管(MN13)的栅极接所述第3中间节点(SALATCH_N)；该第13NMOS管(MN13)的源极同时接所述第6NMOS管(MN6)的漏极、第2反相器(φ2)的输出端和第3反相器(φ3)的输入端，该连接点记为第6中间节点(QNI)；该第13NMOS管(MN13)的衬底接地；
第4NMOS管(MN4)，该第4NMOS管(MN4)的源极接所述第12NMOS管(MN12)的漏极；所述第4NMOS管(MN4)的栅极接时钟信号(CLK)；该第4NMOS管(MN4)的漏极和衬底都接地；
第5NMOS管(MN5)，该第5NMOS管(MN5)的源极接所述第13NMOS管(MN13)的漏极；该第5NMOS管(MN5)的栅极接时钟信号(CLK)；该第5NMOS管(MN5)的漏极和衬底都接地；
第4反相器(φ4)，该第4反相器(φ4)的输入端接所述第6中间节点(QNI)，输出为所述D触发器的第2输出信号(Qb)；
第5反相器(φ5)，该第5反相器(φ5)的输入端接所述第5中间节点(QI)，输出为所述D触发器的第1输出信号(Q)；
测试功能端的控制电路，包括：
由第7PMOS管(MP7)和第14NMOS管(MN14)组成的第1CMOS传输门(XD)，所述第1CMOS传输门(XD)中，所述第7PMOS管(MP7)和所述第14NMOS管(MN14)的源极相连后接第1输入信号(D)；所述第7PMOS管(MP7)的衬底接电源电压(VDD)，所述第14NMOS管(MN14)的衬底接地；
由第8PMOS管(MP8)和第15NMOS管(MN15)组成的第2CMOS传输门(XTI)，所述第2CMOS传输门(XTI)中，所述第8PMOS管(MP8)和所述第15NMOS管(MN15)的源极相连后接第3输入信号(TI)；所述第8PMOS管(MP8)的衬底接电源电压(VDD)，所述第15NMOS管(MN15)的衬底接地；
第6反相器(XTE)，该第6反相器(XTE)的输出端同时和所述第1CMOS传输门(XD)中的第14NMOS管(MN14)的栅极以及所述第2CMOS传输门(XTI)中的第8PMOS管(MP8)的栅极相连；该第6反相器(XTE)的输入端同时和所述第1CMOS传输门(XD)中第7PMOS管(MP7)的栅极以及所述第2CMOS传输门(XTI)中第15NMOS管(MN15)的栅极相接后接第2输入信号(TE)；所述测试功能端的控制电路中，所述第1CMOS传输门(XD)中的第7PMOS管(MP7)和第14NMOS管(MN14)的漏极、第2CMOS传输门(XTI)中的第8PMOS管(MP8)和第15NMOS管(MN15)的漏极相连后构成所述控制电路的输出端，接第一、二两级锁存器输出的所述第1中间节点(DI)。
2.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个具有异步置位功能的D触发器，所述异步置位是指置位信号不受时钟信号的控制，只要异步信号有效，输出端就立即被置位；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第9PMOS管(MS1)，该第9PMOS管(MS1)串接于所述第一级锁存器内的所述第1PMOS管(MP1)的源极和电源电压(VDD)之间，该第9PMOS管(MS1)的衬底接该第1PMOS管(MP1)的源极后再与电源电压(VDD)接通；该第9PMOS管(MS1)管的栅极接异步置位控制信号(SNb)，该异步置位控制信号(SNb)是一个直流电平信号；
第16NMOS管(MS2)，该第16NMOS管(MS2)串接于第一级锁存器内所述第1PMOS管(MP1)的漏极和地之间，该第16NMOS管(MS2)的源极和所述第1PMOS管(MP1)的漏极相连，而该第16NMOS管(MS2)的衬底和漏极都接地；该第16NMOS管(MS2)管的栅极接所述异步置位控制信号(SNb)；
第10PMOS管(MS3)，该第10PMOS管(MS3)串接于第一级锁存器内所述第4中间节点(SALATCH_P)和电源电压(VDD)之间，该第10PMOS管(MS3)的漏极和所述第4中间节点(SALATCH_P)相连；该第10PMOS管(MS3)的源极接电源电压(VDD)；该第10PMOS管(MS3)的栅极接异步置位输入信号(SN)，所述异步置位输入信号(SN)是一个直流电平信号，该异步置位输入信号(SN)为高电平时则所述异步置位控制信号(SNb)为低电平；
第17NMOS管(MS4)，该第17NMOS管(MS4)位于第二级锁存器内且串接于所述第5中间节点(QI)与地之间；该第17NMOS管(MS4)的源极接第5中间节点(QI)，其漏极和衬底相连后接地，栅极接所述异步置位控制信号(SNb)；
当异步置位输入信号(SN)为高电平时，异步置位控制信号(SNb)为低电平，则第9PMOS管(MS1)导通，第16NMOS管(MS2)、第10PMOS管(MS3)、第17NMOS管(MS4)关闭，所述D触发器无异步置位作用；反之，则第9PMOS管(MS1)关闭，第16NMOS管(MS2)、第10PMOS管(MS3)、第17NMOS管(MS4)导通，则第4中间节点(SALATCH_P)为高电平，第3中间节点(SALATCH_N)、第5中间节点(QI)为低电平，第1输出信号(Q)为高电平，第2输出信号(Qb)为低电平，异步置位输入信号(SN)置位有效。
3.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个具有异步复位功能的D触发器，所述的异步复位是指复位信号不受时钟信号的控制，只要复位信号有效，输出端就立即被复位，即输出的第1输出信号(Q)复位为低电平，第2输出信号(Qb)为高电平；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第11PMOS管(MR1)，该第11PMOS管(MR1)串接在所述第一级锁存器内所述第2PMOS管(MP2)的源极与电源电压(VDD)之间；所述第11PMOS管(MR1)的源极再和衬底相连后接电源电压(VDD)；所述第11PMOS管(MR1)的漏极和所述第2PMOS管(MP2)的源极相连；所述第11PMOS管(MR1)的栅极接异步复位控制信号(RNb)；
第12PMOS管(MR2)，该第12PMOS管(MR2)串接在第一级锁存器内所述第3中间节点(SALATCH_N)和电源电压(VDD)之间；该第12PMOS管(MR2)的漏极和该第3中间节点(SALATCH_N)相连；该第12PMOS管(MR2)的源极在和衬底相连后接电源电压(VDD)；该第12PMOS管(MR2)的栅极接异步复位输入信号(RN)，所述异步复位输入信号(RN)是一个直流电平信号，该异步复位输入信号(RN)为高电平时，所述异步复位控制信号(RNb)为低电平；
第18NMOS管(MR3)，该第18NMOS管(MR3)串接于第一级锁存器内所述第4中间节点(SALATCH_P)和地之间；该第18NMOS管(MR3)的源极接第4中间节点(SALATCH_P)；该第18NMOS管(MR3)的漏极和衬底都接地；该第18NMOS管(MR3)的栅极接所述异步复位控制信号(RNb)；
第19NMOS管(MR4)，该第19NMOS管(MR4)串接于第二级锁存器内所述第6中间节点(QNI)和地之间；该第19NMOS管(MR4)的源极和所述第6中间节点(QNI)相连；该第19NMOS管(MR4)的漏极和衬底相连后接地；该第19NMOS管(MR4)的栅极接异步复位控制信号(RNb)；
当异步复位输入信号(RN)为高电平时异步复位控制信号(RNb)为低电平，则第11PMOS管(MR1)导通，第12PMOS管(MR2)、第18NMOS管(MR3)、第19NMOS管(MR4)关闭，异步复位输入信号无效；反之，则第11PMOS管(MR1)关闭，第12PMOS管(MR2)、第18NMOS管(MR3)、第19NMOS管(MR4)导通，第3中间节点(SALATCH_N)为高电平，第4中间节点(SALATCH_P)、第6中间节点(QNI)为低电平，第1输出信号(Q)复位为低电平，第2输出信号(Qb)为高电平，异步复位输入信号(RN)有效。
4.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个同时带有异步置位和异步复位功能的D触发器，所述的异步是指所述置位或复位信号不受时钟信号影响，只要该置位或复位信号有效，则输出端就立即被置位或复位；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
第13PMOS管(MS1’)，该第13PMOS管(MS1’)串接于所述第一级锁存器内所述第1PMOS管(MP1)的源极和电源电压(VDD)之间；所述第13PMOS管(MS1’)的漏极和该第1PMOS管(MP1)的源极相连；所述第13PMOS管(MS1’)的源极在和衬底相连后接所述电源电压(VDD)；该第13PMOS管(MS1’)的栅极接异步置位控制信号(SNb)；
第20NMOS管(MS2’)，该第20NMOS管(MS2’)串接于所述第一级锁存器内所述第1PMOS管(MP1)的漏极与地之间；该第20NMOS管(MS2’)的源极和该第1PMOS管(MP1)的漏极相连；该第20NMOS管(MS2’)的漏极和衬底都接地而栅极接异步置位控制信号(SNb)；
第21NMOS管(MS3’)，该第21NMOS管(MS3’)串接于所述第二级锁存器内第5中间节点(QI)与地之间；该第21NMOS管(MS3’)的源极和该第5中间节点(QI)相连；该第21NMOS管(MS3’)的漏极和衬底都接地而栅极接异步置位控制信号(SNb)；
第14PMOS管(MR1’)，该第14PMOS管(MR1’)串接于所述第一级锁存器内所述第2PMOS管(MP2)的源极与电源电压(VDD)之间；该第14PMOS管(MR1’)的漏极和所述第2PMOS管(MP2)的源极相连；该第14PMOS管(MR1’)的源极在和衬底相连后接电源电压(VDD)；该第14PMOS管(MR1’)的栅极接异步复位控制信号(RNb)；
第22NMOS管(MR2’)，该第22NMOS管(MR2’)串接于第一级锁存器内所述第4中间节点(SALATCH_P)和地之间；该第22NMOS管(MR2’)的源极接第4中间节点(SALATCH_P)；该第22NMOS管(MR2’)的漏极和衬底都接地；该第22NMOS管(MR2’)的栅极接异步复位控制信号(RNb)；
第23NMOS管(MR3’)，该第23NMOS管(MR3’)串接于第二级锁存器内所述第6中间节点(QNI)和地之间；该第23NMOS管(MR3’)的源极和所述第6中间节点(QNI)相连；该第23NMOS管(MR3’)的漏极和衬底相连后接地；该第23NMOS管(MR3’)的栅极接异步复位控制信号(RNb)；
异步复位输入信号(RN)和异步置位输入信号(SN)的逻辑控制电路，含有：
第7反相器(φL)，该第7反相器(φL)的输入端与异步置位输入信号(SN)相连；
第1或非门(N)，该第1或非门(N)的两个输入端分别与所述第7反相器(φL)的输出端以及异步复位输入信号(RN)相连；该第1或非门(N)的输出为异步复位输入信号(RNb)；所述的异步置位输入信号(SN)以及异步复位输入信号(RN)为高电平时，则异步置位控制信号(SNb)、异步复位控制信号(RNb)为低电平；只要异步置位输入信号(SN)为低电平，则所述D触发器置位；只要异步置位输入信号(SN)为高电平同时异步复位输入信号(RN)为低电平，所述D触发器复位。
5.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述D触发器是一个具有同步复位功能的D触发器，所述同步复位是指在同步复位输入信号(RN’)有效以后的第1个时钟上升沿，所述D触发器输出端被复位，即第1输出信号(Q)为低电平，第2输出信号(Qb)为高电平；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括测试功能的控制电路的前级加了一个同步复位电路，所述电路包括：
第3CMOS传输门，记为(XRD)，由第15PMOS管(MP15)和第24NMOS管(MN24)组成，所述第15PMOS管(MP15)和第24NMOS管(MN24)的源极相连后接第1输入信号(D)；
第25NMOS管(MN25)，该第25NMOS管(MN25)的漏极和衬底都接地；
第8反相器(φS)，该第8反相器(φS)的输出端同时接所述第25NMOS管(MN25)的栅极和所述第3CMOS传输门(XRD)中第24NMOS管(MN24)的栅极，该第8反相器(φS)的输入端接所述第3CMOS传输门(XRD)中的第15PMOS管(MP15)的栅极，其输入信号为同步复位输入信号(RN’)；
所述第3CMOS传输门(XRD)中，所述第15PMOS管(MP15)和第24NMOS管(MN24)的漏极相连后再和所述第25NMOS管(MN25)的漏极相连同时接到所述测试功能的控制电路中第1CMOS传输门(XD)中所述第7PMOS管(MP7)和第14NMOS管(MN14)的源极。
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