CN1702962A - 带有扫描测试功能基于条件预充结构的d触发器 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 73
- 238000010276 construction Methods 0.000 title claims description 26
- 230000005540 biological transmission Effects 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 65
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000000694 effects Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 abstract description 49
- 230000015654 memory Effects 0.000 abstract 5
- 230000000295 complement effect Effects 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 12
- 230000003068 static effect Effects 0.000 description 12
- 239000013256 coordination polymer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005265 energy consumption Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
带有扫描测试功能且基于条件预充结构的D触发器属于D触发器技术领域，其特征在于：本发明由测试功能端的控制电路、第一、第二两级锁存器依次串连组成。所述控制电路用传输门作为前级的控制逻辑，简化了结构，对延时和功耗的影响也较小；第一级锁存器采用由输入数据信号控制的条件预充电路，降低了触发器的功耗；第二级锁存器由两个独立的具有相同电路参数的单时钟相位锁存器构成，以实现输出端上升沿延时和下降沿延时的基本对称；而且两个锁存器输出端之间接了两个首尾相接的反相器作为保持器，以实现时钟信号处于低电平时输出端电位保持确定值。相应的还提出了具有异步置、复位以及同步复位功能的四种电路。
Description
技术领域
“带有扫描测试功能基于条件预充结构的D触发器”直接应用的技术领域是基于条件预充结构的具有扫描测试功能的低功耗触发器电路设计。所提出电路是一类可以适用于低功耗时钟信号网络技术的CMOS触发器电路单元。
背景技术
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
同时在大规模集成电路的设计中，带有扫描测试功能的触发器，也就是当测试使能端TE为低电平时，电路实现D触发器的功能，当测试使能端为高电平时，电路实现测试信号TI导输出端的通路，可用于测试电路的功能。可测试的触发器在系统的插入测试以及故障检测领域有着广泛的应用。使用可测试的装置可以减少集成电路的设计周期，方便故障的检测。因此可测试触发器的功耗和延时性能在集成电路领域也越来越受到关注。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的扫描测试触发器电路单元FFSDHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSiliconGSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是基本触发器的结构比较简单，但是其扫描测试功能端的加入相对复杂，并且不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％Power Reduction”′，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。
发明内容
本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上做一定的改进，提出一种基于条件预充结构的带有扫描测试功能端的触发器结构。其两个互补输出端信号翻转延时较为对称，静态延时有一定的改善，相比传统的数字标准单元可节省20％以上的功耗。
本发明的特征在于：它含有：
所述的D触发器是上升沿触发的，该D触发器含有：
第一级锁存器，包括：
第1“或”逻辑电路，含有两个NMOS管，分别用MN8、MN9表示，该两个NMOS管的漏极相连，衬底相连后接地，该MN8管的栅极接输入数据信号Db，源极接时钟信号CLK；该MN9管的栅极和源极都接另一输入数据信号DI；
第2“或”逻辑电路，含有两个NMOS管，分别记为MN10、MN11，该MN10管的栅极接输入数据信号DI，源极接时钟信号CLK；该MN11管的栅极和漏极都接另一个输入数据信号Db；
第1PMOS管，记为MP1，所述第1“或”逻辑电路中的时钟信号CLK和输入数据信号DI组成“或”逻辑并经所述MN9管的漏极和该MP1管的栅极相连；该MP1管的源极和衬底相连后接电源电压VDD；
第2PMOS管，记为MP2，所述第2“或”逻辑电路中的时钟信号CLK和输入数据信号Db组成“或”逻辑并经该MN11管的漏极和所述MP2管的栅极相连，而该MP2管的源极和衬底相连后接电源电压VDD；
第3PMOS管，记为MP3，该MP3管的源极和衬底相连后接电源电压VDD；
第4PMOS管，记为MP4，该MP4管的源极和衬底相连后接电源电压VDD；
第6NMOS管，记为MN6，该MN6管的源极同时和所述MP1管和MP3管的漏极、MP4管的栅极相连，所述连接点记为节点SALATCH_N；所述MN6管的栅极同时和所述MP3管的栅极、MP4管和MP2管的漏极相连，所构成的连接点记为节点SALATCH_P；所述MN6管的衬底接地；
第7NMOS管，记为MN7，该MN7管的源极和所述节点SALATCH_P相连；该MN7管的栅极和所述节点SALATCH_N相连；该MN7管的衬底接地；
第2NMOS管，记为MN2，该MN2管的源极和所述MN6管的漏极相连，该MN2管的衬底接地；
第3NMOS管，记为MN3，该MN3管的源极和所述MN7管的漏极相连；该MN3管衬底接地；
第1反相器，记为φ1，该反相器φ1的输入端和所述MN2管的栅极相连并且接输入数据信号DI；该反相器φ1的输出端输出的是所述输入数据信号Db，所述信号Db被送入所述MN3管；
第1NMOS管，记为MN1，该MN1管的源极同时和所述MN2管和MN3管的漏极相连；该MN1管的漏极和衬底同时接地；
第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：
第5PMOS管，记为MP5，该MP5管的栅极接所述的节点SALATCH_P；该MP5管的源极接电源电压VDD；
第6PMOS管，记为MP6，该MP6管的栅极和所述节点SALATCH_N相连；该MP6的源极接电源电压VDD；
第2反相器和第3反相器，分别记为φ2和φ3，所述反相器φ2和φ3反相并接；
第12NMOS管，记为MN12，该MN12管的栅极和所述节点SALATCH_P相连；该MN12管的源极同时和所述MP5管的漏极、反相器φ2的输入端、反相器φ3的输出端相连，该连接点记为节点QI；该MN12管的衬底接地；
第13NMOS管，记为MN13，该MN13管的栅极接所述节点SALATCH_N；该MN13管的源极同时接所述MN6管的漏极、反相器φ2的输出端和反相器φ3的输入端，该连接点记为节点QNI；该MN13管的衬底接地；
第4NMOS管，记为MN4，该MN4管的源极接所述MN12管的漏极；所述MN4管的栅极接时钟信号CLK；该MN4管的漏极和衬底都接地；
第5NMOS管，记为MN5，该MN5管的源极接所述MN13管的漏极；该MN5管的栅极接时钟信号CLK；该MN5管的漏极和衬底都接地；
第4反相器，记为φ4，该反相器φ4的输入端接所述节点QNI，输出为所述D触发器的输出Qb信号；
第5反相器，记为φ5，该反相器φ5的输入端接所述节点QI，输出为所述D触发器的另一个输出信号Q；
测试功能端的控制电路，包括：
由一个PMOS管和一个NMOS管组成的第1CMOS传输门，记为XD，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接输入信号D；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；
由一个PMOS管和一个NMOS管组成的第2CMOS传输门，记为XTI，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接测试信号TI；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；
第6反相器，记为XTE，该反相器XTE的输出端同时和所述第1CMOS传输门XD中的NMOS管的栅极以及所述第2CMOS传输门XTI中的PMOS管的栅极相连；该反相器的输入端同时和所述第1CMOS传输门XD中PMOS管的栅极以及所述第2CMOS传输门XTI中NMOS管的栅极相接后接测试的控制信号TE；所述测试功能端的控制电路中，所述第1、第2两个CMOS传输门的漏极相连后构成所述控制电路的输出端，向第一、二两级锁存器输出所述输入数据信号DI。
所述的D触发器是一个具有异步置位功能端SN的D触发器，所述异步置位是指置位信号不受时钟信号的控制，只要异步信号有效，输出端就立即被置位；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管MS1，该MS1管串接于所述第一级锁存器内的所述MP1管源极和电源电压VDD之间，该MS1管的衬底接该MP1管源极后再与电源电压VDD接通；该MS1管的栅极接异步置位信号SNb，该SNb信号是一个直流电平信号；
NMOS管MS2，该MS2管串接于第一级锁存器内所述MP1管的漏极和地之间，该MS2管的源极和所述MP1管的漏极相连，而该MS2管的衬底和漏极都接地；该MS2管的栅极接所述异步置位信号SNb；
PMOS管MS3，该MS3管串接于第一级锁存器内所述节点SALATCH_P和电源电压之间，该MS3管的漏极和所述节点SALATCH_P相连；该MS3管的源极接电源电压VDD；该MS3管的栅极接异步置位信号SN，所述SN信号是一个直流电平信号，该SN信号为高电平时则所述SNb为低电平；
NMOS管MS4，该MS4管位于第二级锁存器内且串接于所述节点QI与地之间；该MS4管的源极接节点QI，漏极和衬底相连后接地，栅极接所述SNb信号；
当信号SN为高电平时，SNb为低电平，则MS1管导通，MS2、MS3、MS4管关闭，所述D触发器无异步置位作用；反之，则MS1关闭，MS2、MS3、MS4管导通，则节点SALATCH_P为高电平，SALATCH_N、QI节点为低电平，Q端为高电平，Qb端为低电平，SN信号置位有效。
所述的D触发器是一个具有异步复位功能的D触发器，所述的异步复位是指复位信号不受时钟信号的控制，只要复位信号有效，输出端就立即被复位，即输出的Q端复位为低电平，Qb端为高电平；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管MR1，该MR1管串接在所述第一级锁存器内所述MP2的源极与电源电压VDD之间；所述MR1管的源极在和衬底相连后接电源电压VDD；所述MR1管的漏极和所述MP2管的源极相连；所述MR1管的栅极接异步复位信号RNb；
PMOS管MR2，该MR2管串接在第一级锁存器内所述节点SALATCH_N和电源电压之间；该MR2管的漏极和该节点SALATCH_N相连；该MR2管的源极在和衬底相连后接电源电压VDD；该MR2管的栅极接异步复位信号RN，所述RN信号是一个直流电平信号，该RN信号为高电平时，所述RNb信号为低电平；
NMOS管MR3，该MR3管串接于第一级锁存器内所述节点SALATCH_P和地之间；该MR3管的源极接节点SALATCH_P；该MR3管的漏极和衬底都接地；该MR3管的栅极接所述RNb信号；
NMOS管MR4，该MR4管串接于第二级锁存器内所述节点QNI和地之间；该MR4管的源极和所述QNI节点相连；该MR4管的漏极和衬底相连后接地；该MR4管的栅极接RNb信号；
当RN为高电平时信号RNb为低电平，则MR1管导通，MR2、MR3、MR4管关闭，异步复位信号无效；反之，则MR1关闭，MR2、MR3、MR4管导通，节点SALATCH_N为高电平，节点SALATCH_P、QNI为低电平，输出端Q复位为低电平，Qb为高电平，RN复位有效。
所述的D触发器是一个同时带有异步置位和异步复位功能的D触发器，所述的异步是指所述置位或复位信号不受时钟信号影响，只要该置位或复位信号有效，则输出端就立即被置位或复位；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管MS1’，该MS1’管串接于所述第一级锁存器内所述MP1管的源极和电源电压VDD之间；所述MS1’管的漏极和该MP1管的源极相连；所述MS1’管的源极在和衬底相连后接所述电源电压VDD；该MS1’管的栅极接异步置位信号SNb；
NMOS管MS2’，该MS2’管串接于所述第一级锁存器内所述MP1管的漏极与地之间；该MS2’管的源极和该MP1管的漏极相连；该MS2’管的漏极和衬底都接地而栅极接异步置位信号SNb；
NMOS管MS3’，该MS3’管串接于所述第二级锁存器内节点QI与地之间；该MS3’管的源极和该QI节点相连；该MS3’管的漏极和衬底都接地而栅极接异步置位信号SNb；
PMOS管MR1’，该MR1’管串接于所述第一级锁存器内所述MP2的源极与电源电压VDD之间；该MR1’管的漏极和所述MP2管的源极相连；该MR1’管的源极在和衬底相连后接电源电压VDD；该MR1’管的栅极接异步复位信号RNb；
NMOS管MR2’，该MR2’管串接于第一级锁存器内所述节点SALATCH_P和地之间；该MR2’管的源极接节点SALATCH_P；该MR2’管的漏极和衬底都接地；该MR2’管的栅极接异步复位信号RNb；
NMOS管MR3’，该MR3’管串接于第二级锁存器内所述节点QNI和地之间；该MR3’管的源极和所述QNI节点相连；该MR3’管的漏极和衬底相连后接地；该MR3’管的栅极接异步复位信号RNb；
复位信号RN和置位信号SN的逻辑控制电路，含有：
反相器φL，该反相器φL的输入端与置位信号SN相连；
或非门N，该或非门N的两个输入端分别与所述反相器φL的输出端以及复位信号RN相连；该或非门N的输出为复位信号RNb；所述的置位信号SN以及复位信号RN为高电平时，则SNb信号、RNb信号为低电平；只要置位信号SN为低电平，则所述D触发器置位；只要置位信号SN为高电平同时复位信号RN为低电平，所述D触发器复位。
所述的D触发器是一个具有同步复位功能的D触发器，所述同步复位是指在复位信号RN有效以后的第1个时钟上升沿，所述D触发器输出端被复位，即Q端为低电平，Qb端为高电平；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括测试功能的控制电路的前级加了一个同步复位电路，所述电路包括：
第3CMOS传输门，记为XRD，由一个PMOS管和一个NMOS管组成，所述PMOS管和NMOS管的源极相连后接输入数据信号D；
NMOS管MN6，该MN6管的漏极和衬底都接地；
反相器φS，该反相器φS的输出端同时接所述MN6管的栅极和所述第3CMOS传输门XRD中NMOS管的栅极，该反相器φS的输入端接所述第3CMOS传输门XRD中的PMOS管的栅极，其输入信号为复位信号RN；
所述第3CMOS传输门XRD中，所述PMOS管和NMOS管的漏极相连后再和所述MN6管的漏极相连同时接到所述测试功能的控制电路中第1CMOS传输门XD中所述PMOS管和NMOS管的源极。
本发明的有益效果是：与传统的数字标准单元触发器电路FFSDHD1X相比较，本发明提出的FFSDHD1X_SCB_FCS触发器在相同的测试条件下，可以节省高于20％的功耗。并且扫描测试功能端的电路结构得到简化，电路面积较小，电路延时特性也较好。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，TE为测试使能信号控制输入端，TI为测试信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFSDHD1X电路结构图；
图3.SAFF_CP触发器电路结构图，
为接地符号。
图4.本发明所述的FFSDHD1X_SCB_FCS触发器电路结构图。
图5.本发明所述的扫描测试功能端的逻辑控制电路结构图。
图6.同时带有异步置位功能端的FFSDSHD1X_SCB_FCS可测试触发器的基本部分电路结构图，扫描功能端部分见附图5。
图7.同时带有异步复位功能端的FFSDRHD1X_SCB_FCS可测试触发器的基本部分电路结构图，扫描功能端部分见附图5。
图8.同时带有异步置位、复位功能端的FFSDSRHD1X_SCB_FCS可测试触发器的基本部分电路结构图，(a)为基本结构图，(b)为控制逻辑电路结构。
图9.同时带有同步复位功能端的FFSDCRHD1X_SCB_FCS可测试触发器的电路结构图，(a)为基本结构，(b)为同步复位和扫描测试功能控制电路结构。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的基于条件预充结构的可测试触发器FFSDHD1X_SCB_FCS，如图4所示。FFSDHD1X_SCB_FCS触发器具有采用条件预充技术减小触发器电路本身功耗的特点，同时具有可测试的功能。
图4中右侧的结构是一个基于条件预充结构的基本触发器，DI为基本触发器的D信号输入端，为一个上升沿触发的D触发器，其工作原理如下：时钟信号CLK和输入数据信号DI组成“或”逻辑并连接到PMOS管MP1的栅极，同时时钟信号CLK和输入数据信号Db组成或逻辑并连接到PMOS管MP2的栅极。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号D为高电平，使得节点SALATCH_N放电，节点SALATCH_P维持高电平不变。此时第二级锁存器被节点SALATCH_N和SALATCH_P驱动，并且由于CLK为高电平，NMOS管MN4和MN5导通，使得触发器互补输出端Q为高电平，Qb为低电平。当CLK为低电平的同时，如果输入信号D仍然保持高电平，MP1保持截止，不会对节点SALATCH_N进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN4和MN5截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号D翻转到低电平，MP1导通，对SALATCH_N节点预充电；并且当下一个时钟上升沿到来时，节点SALATCH_P放电，节点SALATCH_N保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Qb为高电平，这样就实现了时钟上升沿触发的D触发器的功能。这部分电路和图3所示的SAFF_CP触发器相比，有以下几点改进：首先，第二级用两个独立的并具有相同电路参数的单时钟相位锁存器代替了原来的交叉耦合的与非门的结构，可以实现输出端上升沿延时和下降沿延时的基本对称；其次，两个锁存器的输出QI和QNI之间接了两个首尾相接的反相器作为holder，可以实现在CLK为低电平时QI和QNI点的电位保持功能，使得其电位确定。在全时钟摆幅工作情况下，由于MP1和MP2栅极的电压足够截断其泄漏电流，因此可以去掉连接在MN2和MN3源级之间的NOMS管，这样在版图设计的时候可以减小电路的寄生电容，降低延时和功耗。
图4中左侧是测试功能端的控制电路。XD和XTI是两个CMOS传输门，其输入信号分别为D(数据信号)和TI(测试信号)。TE为测试使能控制信号。TE为低电平时，XD的PMOS管栅极为低电平，NMOS管栅极为高电平，传输门导通，而XTI的PMOS管栅极为高电平，NOMS管栅极为低电平，传输门关断，D信号被送到DI端，也就是电路实现D触发器的功能。TE为高电平时，则XD被关断，XTI导通，TI信号被送到DI端，实现对触发器进行测试的功能。与图2所示的传统的数字标准单元实现相同功能的电路相比，前级的控制逻辑采用传输门而不是三态反相器。传统的触发器由几级反相器级联和反馈所组成，比较适合图2的TI、TE附加电路结构。但是基于条件预充结构的触发器是一种对称结构，其器件的尺寸相对较小，前级附加结构比较复杂，会使得前级的负载较大，对电路的功耗和延时性能影响比较严重。本发明的扫描测试功能端的附加电路结构比较适合于基于条件预充结构的触发器，对功耗和延时的性能影响较小。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。这种定义下的总延时相当于电路运行处于临界状态的数据，则其数值对电路的参数比较敏感，而且没有较明确的规律。工业界一般看重的是电路运行比较正常的情况下定义的总延时，其定义方式如下：输入数据D信号在距离时钟信号很远的地方发生跳变，则其CLK到输出Q或者Qb的延时不受亚稳态效应的影响，此时CLK到输出Q的延时定义为静态延时，将静态延时增加5％，定义为延时(Delay)；当CLK到输出Q的延时等于Delay的数据时所对应的输入信号D到CLK的距离定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay，此种定义下的总延时下文中用Total Delay表示)。由于Total Delay是定义在电路运行相对正常情况下的数据指标，其数值对电路的参数相对稳定，更能说明电路的性能。
对于一般的SAFF_CP触发器电路，电路的建立时间特性受到第一级锁存器预充电时间的限制。FFSDHD1X_SCB_FCS触发器中去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，这样在预充时可以减小预充电的负载电容，保证比较快的完成充电的过程。而图4左侧基本触发器结构的前级负载较大也会使得电路的建立比较困难，增大亚稳态周期。通过电路的仿真结果可以发现，本发明提出的触发器FFSDHD1X_SCB_FCS有比较优越的亚稳态周期和Total Delay性能。
本发明的必要技术特征是：首先，触发器电路采用由输入数据信号D控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对SALATCH_P或者SALATCH_N节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点SALATCH_P和SALATCH_N分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证FFSDHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。其次，相对于SAFF_CP触发器电路，由于FFSDHD1X_SCB_FCS去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。另外，在第二级两个单时钟相位锁存器的输出端QI和QNI之间接入了两个首尾相接的反相器作为电位保持单元(holder)，使得在CLK为低电平时，QI和QNI可以保持确定的电平，避免了由于其处于中间电位而引起的第二级的漏电。扫描测试的逻辑电路比较简单，使得电路的前级负载较小，因而能够具有较好的亚稳态周期性能。
为了比较本发明所提出的FFSDHD1X_SCB_FCS触发器相对于传统的触发器电路FFSDHD1X的性能特点，我们采用VerSilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为两种触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。测试使能端TE为0V直流电平，即电路工作在触发器状态下，测试信号输入端TI为周期与占空比和D相同，相位相反的信号。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。Q，Qb Loaded代表两个互补输出端都接20fF负载。动态功耗数据单位为微瓦特(uW)。
表1触发器动态功耗比较
| Q Loaded，QbEmpty(uW) | Qb Loaded，QEmpty(uW) | Q，Qb Loaded(uW) | |
| FFSDHD1X | 6.096 | 6.130 | 6.992 |
| FFSDHD1X_SCB_FCS | 4.180 | 4.175 | 5.041 |
| 节省功耗比例 | 31.4％ | 31.9％ | 27.9％ |
表2A和表2B所示为两种触发器电路延时性能的比较。表2A为电路Total Delay性能的比较，其可以说明电路的亚稳态周期和静态延时。两种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。测试使能端TE和测试信号输入端TI都为0V直流电平，即电路工作在触发器状态下。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；Tmp、Delay和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是纳秒(ns)。
表2B为电路静态延时的比较。仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。信号转换时间都为0.104ns。测试使能端TE为0V直流电平，即电路工作在触发器状态下，测试信号输入端TI为周期与占空比和D相同，相位相反的信号。互补输出端Q和Qb负载为0.02pF。
表2A触发器Total Delay比较
| 跳变沿 | RISE | FALL | ||||
| Tmp | Delay | Total Delay | Tmp | Delay | Total Delay | |
| FFSDHD1X | 75 | 318 | 395 | 129 | 322 | 451 |
| FFSDHD1X_SCB_FCS | 162 | 221 | 383 | 187 | 252 | 439 |
表2B触发器静态延时比较
| 输出端 | Q | Qb | ||
| 跳变沿 | RISE | FALL | RISE | FALL |
| FFSDHD1X | 313 | 315 | 363 | 342 |
| FFSDHD1X_SCB_FCS | 213 | 249 | 220 | 239 |
表3为两种结构触发器版图面积比较。其中在版图设计的规则中，其宽度固定，长度必须为0.56um的整数倍。长度的单位是微米(um)。面积的单位是平方微米(um2)。
表3触发器版图面积比较
| 宽度(um) | 长度(um) | 面积(um2) | |
| FFSDHD1X | 4.32 | 12.32 | 12.32*4.32 |
| FFSDHD1X_SCB_FCS | 4.32 | 11.76 | 11.76*4.32 |
由上述数据的比较可以看出，本发明所采用的可测试触发器的结构与传统的数字标准单元的相应结构相比，其在功耗上有较大的优势，同时静态延时的性能也有较大的改善，TotalDelay和面积基本没有增加。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。
基本结构的延伸：在FFSDHD1X_SCB_FCS电路结构的基础上，增加一些简单的部分就可以实现具有其他不同功能的触发器，举例如下：
1.FFSDSHD1X_SCB_FCS出具有FFSDHD1X_SCB_FCS电路的功能外，还具有异步置位功能端SN，如图5和图6组合即为其电路的结构图。置位就是将输出端Q置位高电平而Qb相应为低电平。异步置位定义为置位信号不受时钟信号的控制，只要置位信号有效，输出端就立即被置位。电路工作如下：SN输入为直流电平信号(0V/1.5V)；SN为高电平(1.5V)时，SNb为低电平，则MOS管MS1导通，MS2、MS3、MS4关闭，电路的功能和FFSDHD1X_SCB_FCS相同，即SN信号不起作用；SN为低电平(0V)时，SNb为高电平，此时MS1管关闭，MS2、MS3、MS4导通，则SALATCH_P被置为高电平，SALATCH_N和QI被置为低电平，互补输出端相应的被置位，Q端为高电平，Qb端为低电平，即SN置位有效。
其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDSHD1X比较结果如表11、表12A、表12B和表13所示。测试的条件为SN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
表11触发器动态功耗比较
| Q Loaded，QbEmpty(uW) | Qb Loaded，QEmpty(uW) | Q，Qb Loaded(uW) | |
| FFSDSHD1X | 6.288 | 6.311 | 7.161 |
| FFSDSHD1X_SCB_FCS | 4.684 | 4.682 | 5.561 |
| 节省功耗比例 | 25.5％ | 25.8％ | 22.3％ |
表12A触发器Total Delay比较
| 跳变沿 | RISE | FALL | ||||
| Tmp | Delay | Total Delay | Tmp | Delay | Total Delay | |
| FFSDSHD1X | 95 | 323 | 418 | 149 | 329 | 478 |
| FFSDSHD1X_SCB_FCS | 175 | 248 | 423 | 275 | 220 | 495 |
表12B触发器静态延时比较
| 输出端 | Q | Qb | ||
| 跳变沿 | RISE | FALL | RISE | FALL |
| FFSDSHD1X | 318 | 325 | 397 | 394 |
| FFSDSHD1X_SCB_FCS | 238 | 216 | 230 | 217 |
表13触发器版图面积比较
| 宽度(um) | 长度(um) | 面积(um2) | |
| FFSDSHD1X | 4.32 | 13.44 | 13.44*4.32 |
| FFSDSHD1X_SCB_FCS | 4.32 | 14.56 | 14.56*4.32 |
2.FFSDRHD1X_SCB_FCS电路在FFSDHD1X_SCB_FCS的基础上附加了异步复位功能端RN，图5和图7的组合即为其电路结构图，原理与异步置位功能类似。复位即为使输出端Q恢复为低电平，Qb为相应的高电平。RN输入为直流电平信号(0V/1.5V)；RN为高电平(1.5V)时，RNb为低电平，则MOS管MR1导通，MR2、MR3、MR4关闭，电路的功能和FFSDHD1X_SCB_FCS相同，即RN信号不起作用；RN为低电平(0V)时，RNb为高电平，此时MR1管关闭，MR2、MR3、MR4导通，则SALATCH_N被置为高电平，SALATCH_P和QNI被置为低电平，互补输出端相应的被置位，Q端为低电平，Qb端为高电平，即RN复位有效。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDRHD1X比较结果如表21、表22A、表22B和表23所示。测试的条件为RN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
表21触发器动态功耗比较
| Q Loaded，QbEmpty(uW) | Qb Loaded，QEmpty(uW) | Q，Qb Loaded(uW) | |
| FFSDRHD1X | 7.437 | 7.472 | 8.294 |
| FFSDRHD1X_SCB_FCS | 4.763 | 4.763 | 5.631 |
| 节省功耗比例 | 36.5％ | 36.3％ | 32.1％ |
表22A触发器Total Delay比较
| 跳变沿 | RISE | FALL | ||||
| Tmp | Delay | Total Delay | Tmp | Delay | Total Delay | |
| FFSDRHD1X | 96 | 357 | 453 | 180 | 340 | 520 |
| FFSDRHD1X_SCB_FCS | 280 | 178 | 458 | 201 | 297 | 498 |
表22B触发器静态延时比较
| 输出端 | Q | Qb | ||
| 跳变沿 | RISE | FALL | RISE | FALL |
| FFSDRHD1X | 352 | 335 | 413 | 428 |
| FFSDRHD1X_SCB_FCS | 177 | 283 | 187 | 250 |
表23触发器版图面积比较
| 宽度(um) | 长度(um) | 面积(um2) | |
| FFSDRHD1X | 4.32 | 15.68 | 15.68*4.32 |
| FFSDRHD1X_SCB_FCS | 4.32 | 14.56 | 14.56*4.32 |
3.FFSDSRHD1X_SCB_FCS为同时带有异步置位(SN)和复位(RN)功能端的可测试触发器电路。异步置位和复位功能端的工作原理和上述两个电路的原理相同，但是置位端的优先级高于复位端。图5和图8的组合即为其电路结构图。
为了版图设计的方便，去掉了用于FFSDSHD1X_SCB_FCS中的MS3和FFSDRHD1X_SCB_FCS中的MR2管子，由于第一级中间存在一个正反馈的逻辑，将SALATCH_N或SALATCH_P中的一个节点置位低电平，另一个节点就可以相应的被置位高电平。图8中下部为RN和SN的逻辑控制电路，用来控制SN和RN的优先级。只要置位信号SN有效(为低电平)电路即被置位，而只有当SN无效(为高电平)的时候，RNb才能随RN的变化而变化，即复位端RN才能有效的使电路复位。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDSRHD1X比较结果如表31、表32A、表32B和表33所示。测试的条件为RN和SN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
表31触发器动态功耗比较
| Q Loaded，QbEmpty(uW) | Qb Loaded，QEmpty(uW) | Q，Qb Loaded(uW) | |
| FFSDSRHD1X | 6.533 | 6.536 | 7.397 |
| FFSDSRHD1X_SCB_FCS | 5.003 | 5.021 | 5.910 |
| 节省功耗比例 | 23.4％ | 23.2％ | 20.1％ |
表32A触发器Total Delay比较
| 跳变沿 | RISE | FALL | ||||
| Tmp | Delay | Total Delay | Tmp | Delay | Total Delay | |
| FFSDSRHD1X | 145 | 328 | 473 | 175 | 329 | 504 |
| FFSDSRHD1X_SCB_FCS | 285 | 204 | 489 | 284 | 244 | 528 |
表32B触发器静态延时比较
| 输出端 | Q | Qb | ||
| 跳变沿 | RISE | FALL | RISE | FALL |
| FFSDSRHD1X | 322 | 326 | 411 | 417 |
| FFSDSRHD1X_SCB_FCS | 202 | 237 | 197 | 233 |
表33触发器版图面积比较
| 宽度(um) | 长度(um) | 面积(um2) | |
| FFSDSRHD1X | 4.32 | 16.24 | 16.24*4.32 |
| FFSDSRHD1X_SCB_FCS | 4.32 | 17.36 | 17.36*4.32 |
4.FFSDCRHD1X_SCB_FCS电路在FFSDHD1X_SCB_FCS的前级加入了同步复位端RN。同步为在复位信号有效以后的第一个时钟上升沿，输出端被复位(Q为低电平，Qb为高电平)。其电路结构如图9所示。电路的工作原理如下：同步复位端RN输入信号为直流电平信号(0V/1.5V)；如图9所示，当RN为1.5V高电平时，CMOS传输门XRD导通，NMOS传输门MN6关断，输入信号D被送到D2节点，则电路的工作情况和FFSDHD1X_SCB_FCS相同；当RN为0V低电平时，NMOS传输门MN6导通，CMOS传输门XRD关断，D2为低电平，则当测试使能信号TE无效(为低电平)时，在下一个时钟的上升沿，电路实现触发器的逻辑功能，输出端Q变为低电平，Qb为高电平，即实现同步复位功能。只要测试使能信号TE有效(为高电平)，电路实现测试功能，输出Q在时钟信号的上升沿随着测试信号TI翻转。
其电路的功耗、延时和面积性能与VeriSilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDCRHD1X比较结果如表41、表42A、表42B和表43所示。测试的条件为RN输入信号为1.5V直流电平，其他条件与FFSDHD1X_SCB_FCS的测试条件相同。
表41触发器动态功耗比较
| Q Loaded，QbEmpty(uW) | Qb Loaded，QEmpty(uW) | Q，Qb Loaded(uW) | |
| FFSDCRHD1X | 6.114 | 6.141 | 7.006 |
| FFSDCRHD1X_SCB_FCS | 4.369 | 4.377 | 5.245 |
| 节省功耗比例 | 28.5％ | 28.7％ | 25.1％ |
表42A触发器Total Delay比较
| 跳变沿 | RISE | FALL | ||||
| Tmp | Delay | Total Delay | Tmp | Delay | Total Delay | |
| FFSDCRHD1X | 105 | 314 | 419 | 153 | 319 | 472 |
| FFSDCRHD1X_SCB_FCS | 228 | 198 | 426 | 233 | 245 | 477 |
表42B触发器静态延时比较
| 输出端 | Q | Qb | ||
| 跳变沿 | RISE | FALL | RISE | FALL |
| FFSDCRHD1X | 310 | 314 | 363 | 339 |
| FFSDCRHD1X_SCB_FCS | 191 | 243 | 196 | 235 |
表43触发器版图面积比较
| 宽度(um) | 长度(um) | 面积(um2) | |
| FFSDCRHD1X | 4.32 | 13.44 | 13.44*4.32 |
| FFSDCRHD1X_SCB_FCS | 4.32 | 12.88 | 12.88*4.32 |
上述几种不同功能的可测试触发器的比较说明，本发明的基于条件预充结构的可测试触发器在功耗和静态延时上具有较优的性能，同时Total Delay和面积基本没有增加，适用于低功耗的大规模数字集成电路中。
Claims (5)
1.带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述的D触发器是上升沿触发的，该D触发器含有：
第一级锁存器，包括：
第1“或”逻辑电路，含有两个NMOS管，分别用(MN8)、(MN9)表示，该两个NMOS管的漏极相连，衬底相连后接地，该(MN8)管的栅极接输入数据信号Db，源极接时钟信号CLK；该(MN9)管的栅极和源极都接另一输入数据信号DI；
第2“或”逻辑电路，含有两个NMOS管，分别记为(MN10)、(MN11)，该(MN10)管的栅极接输入数据信号DI，源极接时钟信号CLK；该(MN11)管的栅极和漏极都接另一个输入数据信号Db；
第1PMOS管，记为(MP1)，所述第1“或”逻辑电路中的时钟信号CLK和输入数据信号DI组成“或”逻辑并经所述(MN9)管的漏极和该(MP1)管的栅极相连；该(MP1)管的源极和衬底相连后接电源电压VDD；
第2PMOS管，记为(MP2)，所述第2“或”逻辑电路中的时钟信号CLK和输入数据信号Db组成“或”逻辑并经该(MN11)管的漏极和所述(MP2)管的栅极相连，而该(MP2)管的源极和衬底相连后接电源电压VDD；
第3PMOS管，记为(MP3)，该(MP3)管的源极和衬底相连后接电源电压VDD；
第4PMOS管，记为(MP4)，该(MP4)管的源极和衬底相连后接电源电压VDD；
第6NMOS管，记为(MN6)，该(MN6)管的源极同时和所述(MP1)管和(MP3)管的漏极、(MP4)管的栅极相连，所述连接点记为节点SALATCH_N；所述(MN6)管的栅极同时和所述(MP3)管的栅极、(MP4)管和(MP2)管的漏极相连，所构成的连接点记为节点SALATCH_P；所述(MN6)管的衬底接地；
第7NMOS管，记为(MN7)，该(MN7)管的源极和所述节点SALATCH_P相连；该(MN7)管的栅极和所述节点SALATCH_N相连；该(MN7)管的衬底接地；
第2NMOS管，记为(MN2)，该(MN2)管的源极和所述(MN6)管的漏极相连，该(MN2)管的衬底接地；
第3NMOS管，记为(MN3)，该(MN3)管的源极和所述(MN7)管的漏极相连；该MN3管衬底接地；
第1反相器，记为(φ1)，该反相器(φ1)的输入端和所述(MN2)管的栅极相连并且接输入数据信号DI；该反相器(φ1)的输出端输出的是所述输入数据信号Db，所述信号Db被送入所述(MN3)管；
第1NMOS管，记为(MN1)，该(MN1)管的源极同时和所述(MN2)管和(MN3)管的漏极相连；该(MN1)管的漏极和衬底同时接地；
第二级锁存器，包括两个有相同电器参数的单时钟相位锁存器，该第二级锁存器含有：
第5PMOS管，记为(MP5)，该(MP5)管的栅极接所述的节点SALATCH_P；该(MP5)管的源极接电源电压VDD；
第6PMOS管，记为(MP6)，该(MP6)管的栅极和所述节点SALATCH_N相连；该(MP6)的源极接电源电压VDD；
第2反相器和第3反相器，分别记为(φ2)和(φ3)，所述反相器(φ2)和(φ3)反相并接；
第12NMOS管，记为(MN12)，该(MN12)管的栅极和所述节点SALATCH_P相连；该(MN12)管的源极同时和所述(MP5)管的漏极、反相器(φ2)的输入端、反相器(φ3)的输出端相连，该连接点记为节点QI；该(MN12)管的衬底接地；
第13NMOS管，记为(MN13)，该(MN13)管的栅极接所述节点SALATCH_N；该(MN13)管的源极同时接所述(MN6)管的漏极、反相器(φ2)的输出端和反相器(φ3)的输入端，该连接点记为节点QNI；该(MN13)管的衬底接地；
第4NMOS管，记为(MN4)，该(MN4)管的源极接所述(MN12)管的漏极；所述(MN4)管的栅极接时钟信号CLK；该(MN4)管的漏极和衬底都接地；
第5NMOS管，记为(MN5)，该(MN5)管的源极接所述(MN13)管的漏极；该(MN5)管的栅极接时钟信号CLK；该(MN5)管的漏极和衬底都接地；
第4反相器，记为(φ4)，该反相器(φ4)的输入端接所述节点QNI，输出为所述D触发器的输出Qb信号；
第5反相器，记为(φ5)，该反相器(φ5)的输入端接所述节点QI，输出为所述D触发器的另一个输出信号Q；
测试功能端的控制电路，包括：
由一个PMOS管和一个NMOS管组成的第1CMOS传输门，记为(XD)，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接输入信号D；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；
由一个PMOS管和一个NMOS管组成的第2CMOS传输门，记为(XTI)，所述CMOS传输门中，所述PMOS管和所述NMOS管的源极相连后接测试信号TI；所述PMOS管的衬底接电源电压VDD，所述NMOS管的衬底接地；
第6反相器，记为XTE，该反相器XTE的输出端同时和所述第1CMOS传输门(XD)中的NMOS管的栅极以及所述第2CMOS传输门(XTI)中的PMOS管的栅极相连；该反相器的输入端同时和所述第1CMOS传输门(XD)中PMOS管的栅极以及所述第2CMOS传输门(XTI)中NMOS管的栅极相接后接测试的控制信号TE；所述测试功能端的控制电路中，所述第1、第2两个CMOS传输门的漏极相连后构成所述控制电路的输出端，向第一、二两级锁存器输出所述输入数据信号DI。
2.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个具有异步置位功能端SN的D触发器，所述异步置位是指置位信号不受时钟信号的控制，只要异步信号有效，输出端就立即被置位；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管(MS1)，该(MS1)管串接于所述第一级锁存器内的所述(MP1)管源极和电源电压VDD之间，该(MS1)管的衬底接该(MP1)管源极后再与电源电压VDD接通；该(MS1)管的栅极接异步置位信号SNb，该SNb信号是一个直流电平信号；
NMOS管(MS2)，该(MS2)管串接于第一级锁存器内所述(MP1)管的漏极和地之间，该(MS2)管的源极和所述(MP1)管的漏极相连，而该(MS2)管的衬底和漏极都接地；该(MS2)管的栅极接所述异步置位信号SNb；
PMOS管(MS3)，该(MS3)管串接于第一级锁存器内所述节点SALATCH_P和电源电压之间，该(MS3)管的漏极和所述节点SALATCH_P相连；该(MS3)管的源极接电源电压VDD；该(MS3)管的栅极接异步置位信号SN，所述SN信号是一个直流电平信号，该SN信号为高电平时则所述SNb为低电平；
NMOS管(MS4)，该(MS4)管位于第二级锁存器内且串接于所述节点QI与地之间；该(MS4)管的源极接节点QI，漏极和衬底相连后接地，栅极接所述SNb信号；
当信号SN为高电平时，SNb为低电平，则(MS1)管导通，(MS2)、(MS3)、(MS4)管关闭，所述D触发器无异步置位作用；反之，则(MS1)关闭，(MS2)、(MS3)、(MS4)管导通，则节点SALATCH_P为高电平，SALATCH_N、QI节点为低电平，Q端为高电平，Qb端为低电平，SN信号置位有效。
3.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个具有异步复位功能的D触发器，所述的异步复位是指复位信号不受时钟信号的控制，只要复位信号有效，输出端就立即被复位，即输出的Q端复位为低电平，Qb端为高电平；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管(MR1)，该(MR1)管串接在所述第一级锁存器内所述(MP2)的源极与电源电压VDD之间；所述(MR1)管的源极在和衬底相连后接电源电压VDD；所述(MR1)管的漏极和所述(MP2)管的源极相连；所述(MR1)管的栅极接异步复位信号RNb；
PMOS管(MR2)，该(MR2)管串接在第一级锁存器内所述节点SALATCH_N和电源电压之间；该(MR2)管的漏极和该节点SALATCH_N相连；该(MR2)管的源极在和衬底相连后接电源电压VDD；该(MR2)管的栅极接异步复位信号RN，所述RN信号是一个直流电平信号，该RN信号为高电平时，所述RNb信号为低电平；
NMOS管(MR3)，该(MR3)管串接于第一级锁存器内所述节点SALATCH_P和地之间；该(MR3)管的源极接节点SALATCH_P；该(MR3)管的漏极和衬底都接地；该(MR3)管的栅极接所述RNb信号；
NMOS管(MR4)，该(MR4)管串接于第二级锁存器内所述节点QNI和地之间；该(MR4)管的源极和所述QNI节点相连；该(MR4)管的漏极和衬底相连后接地；该(MR4)管的栅极接RNb信号；
当RN为高电平时信号RNb为低电平，则(MR1)管导通，(MR2)、(MR3)、(MR4)管关闭，异步复位信号无效；反之，则(MR1)关闭，(MR2)、(MR3)、(MR4)管导通，节点SALATCH_N为高电平，节点SALATCH_P、QNI为低电平，输出端Q复位为低电平，Qb为高电平，RN复位有效。
4.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：该D触发器是一个同时带有异步置位和异步复位功能的D触发器，所述的异步是指所述置位或复位信号不受时钟信号影响，只要该置位或复位信号有效，则输出端就立即被置位或复位；所述的D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括：
PMOS管(MS1’)，该(MS1’)管串接于所述第一级锁存器内所述(MP1)管的源极和电源电压VDD之间；所述(MS1’)管的漏极和该(MP1)管的源极相连；所述(MS1’)管的源极在和衬底相连后接所述电源电压VDD；该(MS1’)管的栅极接异步置位信号SNb；
NMOS管(MS2’)，该(MS2’)管串接于所述第一级锁存器内所述(MP1)管的漏极与地之间；该(MS2’)管的源极和该(MP1)管的漏极相连；该(MS2’)管的漏极和衬底都接地而栅极接异步置位信号SNb；
NMOS管(MS3’)，该(MS3’)管串接于所述第二级锁存器内节点QI与地之间；该(MS3’)管的源极和该QI节点相连；该(MS3’)管的漏极和衬底都接地而栅极接异步置位信号SNb；
PMOS管(MR1’)，该(MR1’)管串接于所述第一级锁存器内所述(MP2)的源极与电源电压VDD之间；该(MR1’)管的漏极和所述(MP2)管的源极相连；该(MR1’)管的源极在和衬底相连后接电源电压VDD；该(MR1’)管的栅极接异步复位信号RNb；
NMOS管(MR2’)，该(MR2’)管串接于第一级锁存器内所述节点SALATCH_P和地之间；该(MR2’)管的源极接节点SALATCH_P；该(MR2’)管的漏极和衬底都接地；该(MR2’)管的栅极接异步复位信号RNb；
NMOS管(MR3’)，该(MR3’)管串接于第二级锁存器内所述节点QNI和地之间；该(MR3’)管的源极和所述QNI节点相连；该(MR3’)管的漏极和衬底相连后接地；该(MR3’)管的栅极接异步复位信号RNb；
复位信号RN和置位信号SN的逻辑控制电路，含有：
反相器φL，该反相器φL的输入端与置位信号SN相连；
或非门N，该或非门N的两个输入端分别与所述反相器φL的输出端以及复位信号RN相连；该或非门N的输出为复位信号RNb；所述的置位信号SN以及复位信号RN为高电平时，则SNb信号、RNb信号为低电平；只要置位信号SN为低电平，则所述D触发器置位；只要置位信号SN为高电平同时复位信号RN为低电平，所述D触发器复位。
5.根据权利要求1所述的带有扫描测试功能且基于条件预充结构的D触发器，其特征在于：所述D触发器是一个具有同步复位功能的D触发器，所述同步复位是指在复位信号RN有效以后的第1个时钟上升沿，所述D触发器输出端被复位，即Q端为低电平，Qb端为高电平；所述D触发器除了含有一个带有扫描测试功能且基于条件预充结构的D触发器外，还包括测试功能的控制电路的前级加了一个同步复位电路，所述电路包括：
第3CMOS传输门，记为(XRD)，由一个PMOS管和一个NMOS管组成，所述PMOS管和NMOS管的源极相连后接输入数据信号D；
NMOS管(MN6)，该(MN6)管的漏极和衬底都接地；
反相器φS，该反相器φS的输出端同时接所述(MN6)管的栅极和所述第3CMOS传输门(XRD)中NMOS管的栅极，该反相器φS的输入端接所述第3CMOS传输门(XRD)中的PMOS管的栅极，其输入信号为复位信号RN；
所述第3CMOS传输门(XRD)中，所述PMOS管和NMOS管的漏极相连后再和所述(MN6)管的漏极相连同时接到所述测试功能的控制电路中第1CMOS传输门(XD)中所述PMOS管和NMOS管的源极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100119045A CN100347955C (zh) | 2005-06-09 | 2005-06-09 | 带有扫描测试功能基于条件预充结构的d触发器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100119045A CN100347955C (zh) | 2005-06-09 | 2005-06-09 | 带有扫描测试功能基于条件预充结构的d触发器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1702962A true CN1702962A (zh) | 2005-11-30 |
| CN100347955C CN100347955C (zh) | 2007-11-07 |
Family
ID=35632518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100119045A Expired - Fee Related CN100347955C (zh) | 2005-06-09 | 2005-06-09 | 带有扫描测试功能基于条件预充结构的d触发器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100347955C (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102394602A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 一种抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394598A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可同步复位d触发器 |
| CN102394599A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394597A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的d触发器 |
| CN102394595A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可置位和复位d触发器 |
| CN101361270B (zh) * | 2006-09-06 | 2012-04-25 | 松下电器产业株式会社 | 半导体输入输出控制电路 |
| CN103308851A (zh) * | 2012-03-16 | 2013-09-18 | 三星电子株式会社 | 扫描触发器及其方法和具有该扫描触发器的装置 |
| CN105099407A (zh) * | 2015-09-10 | 2015-11-25 | 中国人民解放军国防科学技术大学 | 具有异步复位功能的脉冲型d触发器 |
| WO2017133466A1 (zh) * | 2016-02-03 | 2017-08-10 | 中国电子科技集团公司第二十四研究所 | 高速低功耗触发器 |
| CN107592099A (zh) * | 2016-07-08 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN108365841A (zh) * | 2018-01-11 | 2018-08-03 | 北京国睿中数科技股份有限公司 | 门控时钟的控制系统和控制方法 |
| CN110677142A (zh) * | 2019-09-09 | 2020-01-10 | 中国人民解放军国防科技大学 | 一种带扫描结构的无毛刺异步复位tspc型d触发器 |
| EP4293652A4 (en) * | 2022-04-29 | 2024-03-06 | Changxin Memory Technologies, Inc. | LOCKING POWER DETECTION METHOD AND DEVICE AND ELECTRONIC DEVICE |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356411A (en) * | 1978-12-12 | 1982-10-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Flip-flop circuit |
| GB0013790D0 (en) * | 2000-06-06 | 2000-07-26 | Texas Instruments Ltd | Improvements in or relating to flip-flop design |
| CN1268057C (zh) * | 2002-10-18 | 2006-08-02 | 松下电器产业株式会社 | 触发器电路 |
| KR100487654B1 (ko) * | 2002-10-22 | 2005-05-03 | 삼성전자주식회사 | 저전력 플립플롭 회로 |
-
2005
- 2005-06-09 CN CNB2005100119045A patent/CN100347955C/zh not_active Expired - Fee Related
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101361270B (zh) * | 2006-09-06 | 2012-04-25 | 松下电器产业株式会社 | 半导体输入输出控制电路 |
| CN102394599B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394598B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可同步复位d触发器 |
| CN102394597A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的d触发器 |
| CN102394595A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可置位和复位d触发器 |
| CN102394598A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的可同步复位d触发器 |
| CN102394599A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394602B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 一种抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394602A (zh) * | 2011-10-21 | 2012-03-28 | 中国人民解放军国防科学技术大学 | 一种抗单粒子翻转可置位和复位的扫描结构d触发器 |
| CN102394597B (zh) * | 2011-10-21 | 2013-12-11 | 中国人民解放军国防科学技术大学 | 抗单粒子翻转的d触发器 |
| CN103308851A (zh) * | 2012-03-16 | 2013-09-18 | 三星电子株式会社 | 扫描触发器及其方法和具有该扫描触发器的装置 |
| CN103308851B (zh) * | 2012-03-16 | 2018-04-06 | 三星电子株式会社 | 扫描触发器及其方法和具有该扫描触发器的装置 |
| CN105099407A (zh) * | 2015-09-10 | 2015-11-25 | 中国人民解放军国防科学技术大学 | 具有异步复位功能的脉冲型d触发器 |
| CN105099407B (zh) * | 2015-09-10 | 2017-12-15 | 中国人民解放军国防科学技术大学 | 具有异步复位功能的脉冲型d触发器 |
| US10425065B2 (en) | 2016-02-03 | 2019-09-24 | No. 24 Research Institute of China Electronics Technology Group Corporation | High-speed low-power-consumption trigger |
| WO2017133466A1 (zh) * | 2016-02-03 | 2017-08-10 | 中国电子科技集团公司第二十四研究所 | 高速低功耗触发器 |
| CN107592099A (zh) * | 2016-07-08 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN107592099B (zh) * | 2016-07-08 | 2020-09-08 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
| CN108365841A (zh) * | 2018-01-11 | 2018-08-03 | 北京国睿中数科技股份有限公司 | 门控时钟的控制系统和控制方法 |
| CN110677142A (zh) * | 2019-09-09 | 2020-01-10 | 中国人民解放军国防科技大学 | 一种带扫描结构的无毛刺异步复位tspc型d触发器 |
| EP4293652A4 (en) * | 2022-04-29 | 2024-03-06 | Changxin Memory Technologies, Inc. | LOCKING POWER DETECTION METHOD AND DEVICE AND ELECTRONIC DEVICE |
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| Publication number | Publication date |
|---|---|
| CN100347955C (zh) | 2007-11-07 |
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| C10 | Entry into substantive examination | ||
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