CN1909371A - 具有保持的转换速率的输出驱动器 - Google Patents

Abstract

一种输出驱动器，包括前置驱动器，用于分别在第一和第二节点产生第一和第二栅极控制信号。所述输出驱动器也包括主驱动器，用于根据所述第一和第二栅极控制信号产生输出信号。所述前置驱动器包括：电容器；和开关，它在输出信号的转换期间接通，以在输出节点与第一和第二节点之间形成相应电容性电流通路，用于保持所述输出信号的转换速率。

Description

具有保持的转换速率的输出驱动器

技术领域

本发明总的涉及输出驱动器，具体涉及在输出驱动器中形成电容性电流通路，以保持转换速率(slew rate)。

背景技术

半导体集成电路(IC)的输入/输出(I/O)电路最好以高速运行，并且具有最小的噪声，诸如来自阻尼振荡(ringing)、在传输线路上的反射等。为了减低I/O电路的噪声，在规范允许的范围内增加在所述I/O电路中发送的信号的转换时间。而且为了满足建立和保持时间容限，尽管有在过程(process)、电压和温度上的变化，仍期望将在I/O电路中发送的信号的转换速率保持在恒定值。

图1示出了半导体IC的传统输出驱动器的电路图。参见图1，输出驱动器包括三态控制逻辑10、前置驱动器30和主驱动器40。前置驱动器30根据数据信号DATA产生栅极控制信号，并且主驱动器40响应于来自前置驱动器30的栅极控制信号而产生输出信号DOUT。

在图1的输出驱动器中，前置驱动器30具有形成电流镜配置的金属氧化物半导体(MOS)晶体管，并且相应的传输门耦合到晶体管的每个漏极。因为MOS晶体管的相应输出电流具有不同的转换时间，所以输出信号DOUT、即主驱动器40的输出信号可以保持恒定的转换速率。

但是，在图1的输出驱动器中，MOS晶体管的导通电阻或信号的传输延迟时间可能随着过程、电压和温度的变化而剧烈地波动。因此，输出信号DOUT的转换时间和转换速率可能随着过程、电压和温度的这些变化而波动。

因此，期望一种输出驱动器，尽管有过程、电压和温度的变化，仍可以产生具有保持的转换速率的输出信号。

Hunt的美国专利No.6606271公开了一种电路，它通过用电容器和电阻器形成积分器而具有可控制的转换速率。但是，令人不满意的是，集成电路中的这种电阻器可能占用大的面积。

发明内容

因此，本发明的实施例的输出驱动器包括电容性电流通路，用于在尽管有在过程、电压和温度上的变化的情况下仍保持转换速率。

按照本发明的一个方面的输出驱动器包括前置驱动器和主驱动器。所述前置驱动器根据各输入信号分别在第一和第二节点产生第一和第二栅极控制信号。所述主驱动器根据所述第一和第二栅极控制信号在输出节点产生输出信号。所述前置驱动器包括耦合到所述输出节点的电容器和开关。每个开关在输出信号的转换期间接通，以形成在输出节点通过所述电容器与第一和第二节点之一之间的相应的电容性电流通路。

在本发明的一个示例实施例中的前置驱动器包括第一开关和第二开关。所述第一开关在输出信号的上升转换期间接通，以形成从输出节点通过所述电容器到所述第一节点的第一电容性电流通路。所述第二开关在输出信号的下降转换期间接通，以形成从第二节点通过所述电容器到所述输出节点的第二电容性电流通路。

在输出信号的上升转换期间，所述第一电容性电流通路降低第一栅极控制信号的下降斜率。在所述输出信号的下降转换期间，所述第二电容性电流通路降低第二栅极控制信号的上升斜率。

在本发明的另一个实施例中的输出驱动器包括三态控制电路，当三态控制信号被启用时它产生第一和第二输入信号，每个输入信号具有各自的逻辑状态，使得所述输出节点具有高阻抗。或者，所述三态控制电路被配置使得当所述三态控制信号被禁用时产生第一和第二输入信号，每个输入信号具有依赖于数据信号的逻辑状态。

在本发明的另一个实施例中的前置驱动器包括第一缓冲器，用于缓冲所述第一输入信号以在第一节点产生第一栅极控制信号。所述前置驱动器还包括第二缓冲器，用于缓冲所述第二输入信号以在第二节点产生第二栅极控制信号。

在本发明的一个示例实施例中，所述第一和第二缓冲器中的每一个包括各自的反相器，用于输入所述第一或第二输入信号，并且输出所述第一或第二栅极控制信号，并且所述第一和第二缓冲器中的每一个包括各自的电流镜，用于偏置各自的反相器。

在本发明的另一个实施例中，所述第一开关是第一传输门，它在输出信号的上升转换期间被第一输入信号导通，以将电容器耦合到第一节点。类似地，所述第二开关是第二传输门，它在输出信号的下降转换期间被第二输入信号导通，以将电容器耦合到第二节点。

按照本发明的另一个实施例的输出驱动器还包括另一个前置驱动器和另一个主驱动器。所述另一个前置驱动器分别根据所述各输入信号的反相在第三和第四节点产生第三和第四栅极控制信号。所述另一个主驱动器根据所述第三和第四栅极控制信号在另一个输出节点产生另一个输出信号，并且所述另一个输出信号是输出信号的互补。所述另一个前置驱动器包括耦合到所述另一个输出节点的另一个电容器和另外的开关。每个另外的开关在所述另一个输出信号的转换期间接通，以形成在所述另一个输出节点通过所述另一个电容器与所述第三和第四节点之一之间的相应的电容性电流通路。

例如，所述另一个前置驱动器包括第三开关和第四开关。所述第三开关在所述另一个输出信号的上升转换期间接通，以形成从所述另一个输出节点通过所述另一个电容器到所述第三节点的第三电容性电流通路。所述第四开关在所述另一个输出信号的下降转换期间接通，以形成从第四输出节点通过所述另一个电容器到所述另一个输出节点的第四电容性电流通路。

在这种情况下，在所述另一个输出信号的上升转换期间，所述第三电容性电流通路降低第三栅极控制信号的下降斜率。在所述另一个输出信号的下降转换期间，所述第四电容性电流通路降低第四栅极控制信号的上升斜率。

以这种方式，所述电容性电流通路降低由主驱动器用来产生输出信号的栅极控制信号的下降和上升斜率。这样的栅极控制信号的降低的斜率，在尽管有过程、电压和温度的变化的情况下，仍将输出信号的转换速率保持得更恒定。

附图说明

在下面结合附图详细说明本发明的示例实施例时，本发明的上述和其他特征和优点将会变得更加清楚，附图中：

图1示出了半导体集成电路(IC)的传统输出驱动器的电路图；

图2示出了按照本发明的一个示例实施例的半导体IC的输出驱动器的方框图；

图3示出了按照本发明的一个示例实施例的、图2的偏流产生电路的电路图；

图4示出了按照本发明的一个示例实施例的、图2的三态控制电路的电路图；

图5示出了按照本发明的一个示例实施例的、图2的前置驱动器和主驱动器的电路图；

图6示出了按照本发明的另一个示例实施例的、用于产生互补输出信号的半导体IC的输出驱动器的方框图；

图7是按照本发明的一个示例实施例的、图6的三态控制电路的电路图；

图8A和8B是图解在图2或6的输出驱动器的节点的电压波形的仿真图；

图9A、9B和9C是图解图1的传统输出驱动器的输出波形的图；

图10A、10B和10C是图解图6的输出驱动器的输出波形的图。

在此所引用的附图被绘制来用于清楚的说明，而不必是按照比例绘制的。在图1、2、3、4、5、6、7、8A、8B、9A、9B、9C、10A、10B和10C中具有相同附图标号的元件指代具有类似结构和/或功能的元件。

具体实施方式

图2示出了按照本发明的一个示例实施例的半导体集成电路(IC)的输出驱动器100的方框图。所述输出驱动器100包括偏流产生电路110、三态控制电路120、前置驱动器130和主驱动器140。

偏流产生电路110产生被提供到前置驱动器130的第一偏流IB1和第二偏流IB2。三态控制电路120响应于所述三态控制信号TS和输入数据信号DATA，产生第一输入信号PC和第二输入信号NC。前置驱动器130缓冲所述第一输入信号PC以产生第一栅极控制信号PG，并且缓冲所述第二输入信号NC以产生第二栅极控制信号NG。主驱动器140响应于第一和第二栅极控制信号PG和NG来产生输出信号DOUT。

图3示出了按照本发明的一个示例实施例的图2的偏流产生电路110的电路图。偏流产生电路110包括电压参考电路111、运算放大器(OP-AMP)113、N沟道金属氧化物半导体(NMOS)晶体管MN1、电阻器R1和P沟道金属氧化物半导体(PMOS)晶体管MP1、MP2和MP3。

电压参考电路111产生参考电压VREF，并且可被实现为带隙参考电压产生电路。通过晶体管MN1和MP1来产生参考电流VREF/R1。PMOS晶体管MP1、MP2和MP3形成电流镜，用于根据参考电流VREF/R1产生第一偏流IB1和第二偏流IB2。

图4是按照本发明的一个示例实施例的图2的三态控制电路120的电路图。参见图4，三态控制电路120包括AND门121、反相器122和OR门123。三态控制电路120输入数据信号DATA和三态控制信号TS。

反相器122将三态控制信号TS反相。AND门121对于数据信号DATA和反相器122的输出执行AND运算，以产生第一输入信号PC。OR门123对于数据信号DATA和三态控制信号TS执行OR运算，以产生第二输入信号NC。

图5是按照本发明的一个示例实施例的、图2的前置驱动器130和主驱动器140的电路图。前置驱动器130包括第一缓冲器131、第二缓冲器132、第一传输门TG1、第二传输门TG2和电容器CF。

第一缓冲器131被第一偏流IB1偏置，并且缓冲第一输入信号PC，以在第一节点N1产生第一栅极控制信号PG。第二缓冲器132被第二偏流IB2偏置，并且缓冲第二输入信号NC，以在第二节点N2产生第二栅极控制信号NG。

第一传输门TG1响应于第一输入信号PC，将第一节点N1耦合到电容器节点N3。第二传输门TG2响应于第二输入信号NC，将第二节点N2耦合到电容器节点N3。电容器CF耦合在电容器节点N3和输出节点N4之间。

主驱动器140包括上拉PMOS晶体管MP15和下拉NMOS晶体管MN15。上拉晶体管MP15在被第一栅极控制信号PG导通时，将输出节点N4的电压上拉到高电源电压VDD。下拉晶体管MN15在被第二栅极控制信号NG导通时，将输出节点N4的电压下拉到诸如地电压之类的低电源电压。因为上拉和下拉晶体管MP15和MN15驱动输出负载，所以这些晶体管MP15和MN15每一个都可以具有比在前置驱动器130中的晶体管MP11、MN11、MP14和MN14更大的尺寸。

第一缓冲器131包括PMOS晶体管MP11、NMOS晶体管MN11和电流源CS1。PMOS晶体管MP11的源极耦合到高电源电压VDD，栅极被施加第一输入信号PC，并且漏极耦合到第一节点N1。所述NMOS晶体管MN11的漏极耦合到第一节点N1，栅极被施加第一输入信号PC，并且源极耦合到电流源CS1。

电流源CS1配有用于形成电流镜的NMOS晶体管MN12和MN13。所述电流源CS1从图2的偏流产生电路110接收第一偏流IB1，并且使用第一偏流IB1来偏置晶体管MN11和MP11。

第二缓冲器132包括PMOS晶体管MP14、NMOS晶体管MN14和电流源CS2。PMOS晶体管MP14的栅极被施加第二输入信号NC，漏极耦合到第二节点N2，源极耦合到电流源CS2。所述NMOS晶体管MN14的漏极耦合到第二节点N2、栅极被施加第二输入信号NC，源极耦合到地电压。

电流源CS配有用于形成电流镜的PMOS晶体管MP12和MP13。电流源CS2从图2的偏流产生电路110接收第二偏流IB2，并且使用第二偏流IB2来偏置晶体管MP14和MN14。

现在参见图2、3、4和5来说明按照本发明的一个示例实施例的输出驱动器100的操作。

通常，在输出信号DOUT的上升转换期间，形成从输出节点N4通过电容器CF到第一节点N1的第一电容性电流通路。这样的第一电容性电流通路降低第一栅极控制信号PG的下降斜率，用于保持输出信号DOUT的转换速率。

或者，在输出信号DOUT的下降转换期间，形成从第二节点N2通过电容器CF到输出节点N4的第二电容性电流通路。这样的第二电容性电流通路降低第二栅极控制信号NG的上升斜率，用于保持输出信号DOUT的转换速率。

现在说明图4的三态控制电路120的操作。当使用逻辑高状态启用三态控制信号TS时，第一输入信号PC被设置到逻辑低状态，并且第二输入信号NC被设置到逻辑高状态，而不论数据信号DATA如何。

第一和第二输入信号PC和NC的这样的逻辑状态使得输出驱动器100的输出节点N4具有高阻抗，因为上拉和下拉晶体管MP15和MN15都被截止。因此，当三态控制信号TS被启用时输出驱动器100处于高阻抗状态。

或者，当三态控制信号TS被禁用到逻辑低状态时，第一和第二输入信号PC和NC都具有与数据信号DATA相同的逻辑状态。通过前置驱动器130来输入来自三态控制电路120的这些第一和第二输入信号PC和NC。

PMOS晶体管MP11和NMOS晶体管MN11形成反相器，它将第一输入信号PC反相，以在第一节点N1产生第一栅极控制信号PG。PMOS晶体管MP14和NMOS晶体管MN14形成反相器，它将第二输入信号NC反相，以在第二节点N2产生第二栅极控制信号NG。

首先，现在说明当数据信号DATA从逻辑低状态转换到逻辑高状态(即对于输出信号DOUT的上升转换)时的输出驱动器100的操作。当数据信号DATA进行这样的上升转换时，第一和第二输入信号PC和NC也从逻辑低状态转换到逻辑高状态。

一开始，当第一和第二输入信号PC和NC处于逻辑低状态中时，节点N1和N2处于逻辑高状态中，并且输出信号DOUT处于逻辑低状态中。随后，当第一和第二输入信号PC和NC从逻辑低状态转换到逻辑高状态时，第一传输门TG1被导通，并且第二传输门TG2被截止。

另外，上拉晶体管MP15被导通，并且下拉晶体管MN15被截止，使得输出信号DOUT从逻辑低状态转换到逻辑高状态。在DOUT的这样的上升转换期间，第一电容性电流IC1从输出节点N4通过电容器CF和第一传输门TG1流到第一节点N1。电容器CF保持上拉晶体管MP15的栅极对源极电压Vgs，使得输出信号DOUT的转换速率在输出信号DOUT的上升转换期间达到目标值。

假定IC1表示流过电容器CF的第一电容性电流，并且v表示在输出节点N4和上拉晶体管MP15的栅极之间的电压，则将第一电容性电流表示为IC1＝CF×dv/dt。当第一电容性电流IC1的电平等于第一偏流IB1的电平时，在上拉晶体管MP15的栅极的第一栅极控制信号PG在预定时段改变，直到第一栅极控制信号PG达到地电压。当在节点N1的第一栅极控制信号PG达到地电压时，上拉晶体管MP15被完全导通。

另外，如图8B中所示，第一电容性电流IC1在输出信号DOUT的上升转换期间，导致第一栅极控制信号PG的下降斜率PG1降低。图8B图解了与第一栅极控制信号PG的陡峭下降相对的、下降斜率降低的PG1。这样的第一栅极控制信号PG的更缓和的斜率PG1，导致在输出信号DOUT的上升转换期间输出信号DOUT的转换速率更恒定。

现在说明当数据信号DATA从逻辑高状态转换到逻辑低状态(即对于输出信号DOUT的下降转换)时输出驱动器100的操作。当数据信号DATA从逻辑高状态转换到逻辑低状态时，第一和第二输入信号PC和NC从逻辑高状态转换到逻辑低状态。

一开始，当第一和第二输入信号PC和NC处于逻辑高状态中时，节点N1和N2都处于逻辑低状态，并且输出信号DOUT处于逻辑高状态。随后，当第一和第二输入信号PC和NC从逻辑高状态转换到逻辑低状态时，第一传输门TG1被截止，并且第二传输门TG2被导通。

另外，上拉晶体管MP15被截止并且下拉晶体管MN15被导通，使得输出信号DOUT从逻辑高状态转换到逻辑低状态。在这样的输出信号DOUT的下降转换期间，第二电容性电流IC2从第二节点N2通过第二传输门TG2和电容器CF流到输出节点N4。第二电容性电流IC2流动，直到在第二节点N2的第二门控制电压NG达到高电源电压VDD，使得下拉晶体管MN15完全导通。

如图8B中所示，第二电容性电流IC2在输出信号DOUT的下降转换期间，导致第二栅极控制信号NG的上升斜率NG1降低。图8B图解了与第二栅极控制信号NG的陡峭上升相对的、上升斜率降低的NG1。第二栅极控制信号NG的这样的更平缓的斜率NG1，导致在输出信号DOUT的下降转换期间输出信号DOUT的转换速率更恒定。

在图5的输出驱动器100中的传输门TG1和TG2可以被替换为具有开关功能的其他元件。

图6是按照本发明的另一个实施例的半导体IC的输出驱动器200的方框图。所述输出驱动器200包括偏流产生电路210、三态控制电路220、第一前置驱动器230、第二前置驱动器240、第一主驱动器250和第二主驱动器260。

偏流产生电路210产生被提供到第一前置驱动器230和第二前置驱动器240的第一偏流IB1和第二偏流IB2。三态控制电路220响应于三态控制信号TS和数据信号DATA，产生第一输入信号PC1、第二输入信号NC1、第三输入信号PC2和第四输入信号NC2。

第一前置驱动器230缓冲第一输入信号PC1以产生第一栅极控制信号PG1，并且缓冲第二输入信号NC1以产生第二栅极控制信号NG1。第二前置驱动器240缓冲第三输入信号PC2以产生第三栅极控制信号PG2，并且缓冲第四输入信号NC2以产生第四栅极控制信号NG2。

第一主驱动器250响应于第一和第二栅极控制信号PG1和NG1而产生第一输出信号DOUT。第二主驱动器260响应于第三和第四栅极控制信号PG2和NG2而产生第二输出信号DOUTB。第二输出信号DOUTB是第一输出信号DOUT的互补(即反相)，如图8A中所示。

图7是图6的三态控制电路220的一个示例实施例的电路图。三态控制电路220包括AND门221和224、反相器222、225和226以及OR门223和227。

参见图4和7，图7的反相器222、AND门221和OR门223与图4的反相器122、AND门121和OR门123类似地操作。因此，在图7中AND门221产生第一输入信号PC1，OR门223产生第二输入信号NC1，这与已经参照图4所描述的类似。

在图7中的反相器225反相数据信号DATA，并且这样的反相数据信号被AND门224和OR门227输入。另外，图7的反相器226、AND门224和OR门227与图4的反相器122、AND门121和OR门123类似地操作。因此，AND门224产生第三输入信号PC2作为第一输入信号PC1的反相，而OR门227产生第四输入信号NC2作为第二输入信号NC1的反相。

另外，当三态控制信号TS启用到逻辑高状态时，第一输入信号PC1处于逻辑低状态中，并且第二输入信号NC1处于逻辑高状态中。在第一和第二输入信号PC1和NC1的这样的逻辑状态下，用于在其上产生第一输出信号DOUT的输出节点具有高阻抗，并且耦合到这样的输出节点的上拉和下拉晶体管被截止。

类似地，当三态控制信号TS启用到逻辑高状态时，第三输入信号PC2处于逻辑低状态，并且第四输入信号NC2处于逻辑高状态。在第三和第四输入信号PC2和NC2的这样的逻辑状态下，用于在其上产生第二输出信号DOUTB的输出节点具有高阻抗，并且耦合到这样的输出节点的上拉和下拉晶体管被截止。

当三态控制信号TS禁用到逻辑低状态时，通过数据信号DATA的逻辑状态，确定第一、第二、第三和第四输入信号PC1、NC1、PC2和NC2的逻辑状态。一般在这种情况下，所述第一和第二输入信号PC1和NC1是相同的，并且是数据信号DATA的逻辑状态。而且，在这种情况下，第三和第四输入信号PC2和NC2是相同的，并且是数据信号DATA的逻辑状态的反相。

参见图5和6，在本发明的一个实施例中，图6的第一前置驱动器230和第二前置驱动器240中的每一个具有与图5的前置驱动器130基本上相同的电路布局。另外，在本发明的一个实施例中，第一主驱动器250和第二主驱动器260中的每一个具有与图5的主驱动器140基本上相同的电路布局。图6的这样的输出驱动器200可以有益地被应用于双数据率2(DDR2)动态随机存取存储器(DRAM)。

使用这样的输出驱动器200的电路布局，第一前置驱动器230和第一主驱动器250具有与图5的输出驱动器100类似的部件和操作。因此，第一栅极控制信号PG1的下降斜率降低(如图8A中所示)，导致在输出驱动器200中的输出信号DOUT的上升转换期间输出信号DOUT的转换速率更恒定。另外，第二栅极控制信号PG1的上升斜率降低(如图8A中所示)，导致在输出信号DOUT的下降转换期间输出信号DOUT的转换速率更恒定。

而且，在本发明的一个实施例中，图6的第二前置驱动器240具有与图5的前置驱动器130基本上相同的电路布局，并且第二主驱动器260具有与图5的主驱动器140基本上相同的电路布局。因此，与图5的前置驱动器130类似，使用相应的缓冲器、相应的传输门和相应的电容器来实现图6的第二前置驱动器240。另外，分别与图5的前置驱动器130的第一和第二节点N1和N2类似，分别在第二前置驱动器240的第三和第四节点产生第三和第四栅极控制信号PG2和NG2。与图5的主驱动器140类似，使用相应的上拉和下拉晶体管来实现图6的第二主驱动器260。

当三态控制信号TS禁用到逻辑低状态时，第三和第四输入信号PC2和NC2是第一和第二输入信号PC1和NC1的反相。因此，当数据信号DATA具有下降转换时，第二输出信号DOUTB具有上升转换。当数据信号DATA具有上升转换时，第二输出信号DOUTB具有下降转换。

对于源于DATA信号的下降转换的第二输出信号DOUTB的上升转换，在第二前置驱动器240的第三节点，产生下降斜率降低了的第三栅极控制信号PG2(与图8A中对于PG1图解的类似)，导致第二输出信号DOUTB的转换速率更恒定。这样的降低的下降斜率是由第三电容性电流通路引起的，该第三电容性电流通路是从用于产生第二输出信号DOUTB的另一个输出节点通过第二前置驱动器240的电容器(类似于电容器CF)到第三节点建立的。

对于源于DATA信号的上升转换的第二输出信号DOUTB的下降转换，在第二前置驱动器240的第四节点，产生下降斜率降低了的第四栅极控制信号NG2(与图8A中对于NG1图解的类似)，导致第二输出信号DOUTB的转换速率更恒定。这样的降低的上升斜率是由第四电容性电流通路引起的，该第四电容性电流通路是从第四节点通过第二前置驱动器240的电容器(类似于电容器CF)到用于产生第二输出信号DOUTB的所述另一个输出节点建立的。

图9A、9B和9C是图1的传统输出驱动器的输出信号的时序图。图9A示出了当VDD＝3V、Temp(温度)＝{-55℃，125℃}并且Process(过程)＝{快，典型，慢}时现有技术输出信号的仿真结果。图9B示出了当VDD＝3.3V、Temp＝{-55℃，125℃}并且Process＝{快，典型，慢}时现有技术输出信号的仿真结果。图9C示出了当VDD＝3.6V、Temp＝{-55℃，125℃}并且Process＝{快，典型，慢}时现有技术输出信号的仿真结果。

图10A、10B和10C是图6的输出驱动器200的输出信号DOUT和DOUTB的时序图。图10A示出了当VDD＝3V、Temp＝{-55℃，125℃}并且Process＝{快，典型，慢}时这样的输出信号的仿真结果。图10B示出了当VDD＝3.3V、Tem＝{-55℃，125℃}并且Process＝{快，典型，慢}时这样的输出信号的仿真结果。图10C示出了当VDD＝3.6V、Temp＝{-55℃，125℃}并且Process＝{快，典型，慢}时这样的输出信号的仿真结果。

比较当VDD＝3V时的图9A和10A，在图10A中的输出信号DOUT和DOUTB具有比在图9A中所示的现有技术输出信号更小的、由于温度和过程的变化而导致的波动范围。类似地，当VDD＝3.3V时，在图10B中的输出信号DOUT和DOUTB具有比在图9B中所示的现有技术输出信号更小的、由于温度和过程的变化而导致的波动范围。

另外，当VDD＝3.6V时，在图10C中的输出信号DOUT和DOUTB具有比在图9C中所示的现有技术输出信号更小的、由于温度和过程的变化而导致的波动范围。而且，当VDD从3V向3.6V改变时，在图10A、10B和10C中的输出信号DOUT和DOUTB具有比在图9A、9B和9C中的现有技术输出信号更小的波动范围。

表1列出了图1的现有技术输出驱动器和图6的输出驱动器200的输出信号的示例上升时间和下降时间：

表1

	现有技术	本发明
			上升时间	5.3到11.3	9.4到11.4

下降时间	5.2到9.5	9.5到10.7
			改变率	大约113％	大约21％

参见表1，在过程、电压和温度变化的情况下，在现有技术输出驱动器中的输出信号的变化范围是大约113％。相对照的，按照本发明的输出驱动器的输出信号的变化范围是大约21％，它小于现有技术输出驱动器的变化范围的五分之一。

因此，尽管存在在过程、电压和温度上的变化，但是按照本发明的输出驱动器200的输出信号具有较小的转换速率变化。按照本发明的输出驱动器200，通过在输出节点与上拉和下拉晶体管的控制栅极之间形成电容性电流通路，有益地保持输出信号的转换速率。

在已经如此描述了本发明的示例实施例的情况下，要明白，由权利要求所限定的本发明不被在上述的说明中给出的具体细节所限定，因为在不背离所要求保护的本发明的精神和范围的情况下，可以对本发明进行许多显而易见的变化。

本申请要求2005年8月1日在韩国知识产权局提交的韩国专利申请第2005-70345号的优先权，其公开通过引用被整体包含在此。

Claims (20)

1.一种输出驱动器，包括：

前置驱动器，用于根据各输入信号分别在第一和第二节点产生第一和第二栅极控制信号；

主驱动器，用于根据所述第一和第二栅极控制信号在输出节点产生输出信号；

其中，所述前置驱动器包括：

电容器，它耦合到所述输出节点；

多个开关，每个开关在输出信号的转换期间接通，以形成在输出节点通过所述电容器与第一和第二节点之一之间的相应的电容性电流通路。

2.按照权利要求1的输出驱动器，其中，所述前置驱动器包括：

第一开关，用于在输出信号的上升转换期间接通，以形成从输出节点通过所述电容器到所述第一节点的第一电容性电流通路；以及

第二开关，用于在输出信号的下降转换期间接通，以形成从第二节点通过所述电容器到所述输出节点的第二电容性电流通路。

3.按照权利要求2的输出驱动器，其中，在输出信号的上升转换期间，所述第一电容性电流通路降低第一栅极控制信号的下降斜率，并且其中，在所述输出信号的下降转换期间，所述第二电容性电流通路降低第二栅极控制信号的上升斜率。

4.按照权利要求2的输出驱动器，还包括：

三态控制电路，它在三态控制信号被启用时产生第一和第二输入信号，每个输入信号具有各自的逻辑状态，使得所述输出节点具有高阻抗。

5.按照权利要求4的输出驱动器，其中，所述三态控制电路被配置使得当所述三态控制信号被禁用时产生第一和第二输入信号，每个输入信号具有依赖于数据信号的逻辑状态。

6.按照权利要求5的输出驱动器，其中，所述前置驱动器包括：

第一缓冲器，用于缓冲所述第一输入信号以在第一节点产生第一栅极控制信号；和

第二缓冲器，用于缓冲所述第二输入信号以在第二节点产生第二栅极控制信号。

7.按照权利要求6的输出驱动器，其中，所述第一和第二缓冲器中的每一个包括各自的反相器，用于输入所述第一或第二输入信号，并且输出所述第一或第二栅极控制信号，并且所述第一和第二缓冲器中的每一个包括各自的电流镜，用于偏置各自的反相器。

8.按照权利要求5的输出驱动器，其中，所述第一开关是第一传输门，它在输出信号的上升转换期间被第一输入信号导通，以将电容器耦合到第一节点，并且其中，所述第二开关是第二传输门，它在输出信号的下降转换期间被第二输入信号导通，以将电容器耦合到第二节点。

9.按照权利要求1的输出驱动器，还包括：

另一个前置驱动器，用于分别根据所述各输入信号的反相在第三和第四节点产生第三和第四栅极控制信号；

另一个主驱动器，用于根据所述第三和第四栅极控制信号在另一个输出节点产生另一个输出信号，其中所述另一个输出信号是所述输出信号的互补；

并且其中，所述另一个前置驱动器包括：

耦合到所述另一个输出节点的另一个电容器；

另外的开关，每个另外的开关在所述另一个输出信号的转换期间接通，以形成在所述另一个输出节点通过所述另一个电容器与所述第三和第四节点之一之间的相应的电容性电流通路。

10.按照权利要求9的输出驱动器，其中，所述另一个前置驱动器包括：

第三开关，其在所述另一个输出信号的上升转换期间接通，以形成从所述另一个输出节点通过所述另一个电容器到所述第三节点的第三电容性电流通路；和

第四开关，其在所述另一个输出信号的下降转换期间接通，以形成从第四输出节点通过所述另一个电容器到所述另一个输出节点的第四电容性电流通路。

11.按照权利要求10的输出驱动器，其中，在所述另一个输出信号的上升转换期间，所述第三电容性电流通路降低第三栅极控制信号的下降斜率，并且其中，在所述另一个输出信号的下降转换期间，所述第四电容性电流通路降低第四栅极控制信号的上升斜率。

12.按照权利要求9的输出驱动器，还包括：

三态控制电路，它在三态控制信号被启用时产生第一、第二、第三和第四输入信号，其中每个输入信号具有各自的逻辑状态，使得所述输出节点和所述另一个输出节点每个具有高阻抗，并且其中，所述三态控制电路被配置来在所述三态控制信号被禁用时产生第一、第二、第三和第四输入信号，每个输入信号具有依赖于数据信号的各自的逻辑状态。

13.一种输出驱动器，包括：

前置驱动器，用于根据各输入信号分别在第一和第二节点产生第一和第二栅极控制信号；

主驱动器，用于根据所述第一和第二栅极控制信号在输出节点产生输出信号；

其中，所述前置驱动器包括：

用于在输出信号的上升转换期间降低第一栅极控制信号的下降斜率、并且在输出信号的下降转换期间降低第二栅极控制信号的上升斜率的部件。

14.按照权利要求13的输出驱动器，还包括：

用于在三态控制信号被启用时产生第一和第二输入信号的部件，其中每个输入信号具有各自的逻辑状态，使得输出节点具有高阻抗。

15.按照权利要求14的输出驱动器，还包括：

用于在三态控制信号被禁用时产生第一和第二输入信号的部件，其中每个输入信号具有依赖于数据信号的逻辑状态。

16.按照权利要求13的输出驱动器，还包括：

另一个前置驱动器，用于分别根据各输入信号的反相在第三和第四节点产生第三和第四栅极控制信号；以及

另一个主驱动器，用于根据所述第三和第四栅极控制信号在另一个输出节点产生另一个输出信号，其中，所述另一个输出信号是所述输出信号的互补；

并且其中，所述另一个前置驱动器包括：

用于在所述另一个输出信号的上升转换期间降低第三栅极控制信号的下降斜率、并且在所述另一个输出信号的下降转换期间降低第四栅极控制信号的上升斜率的部件。

17.一种用于驱动输出驱动器的方法，包括：

根据各输入信号分别在第一和第二节点产生第一和第二栅极控制信号；

根据所述第一和第二栅极控制信号在输出节点产生输出信号；

在输出信号的上升转换期间，形成从输出节点到所述第一节点的第一电容性电流通路，以降低第一栅极控制信号的下降斜率；以及

在输出信号的下降转换期间，形成从第二节点到所述输出节点的第二电容性电流通路，以降低第二栅极控制信号的上升斜率。

18.按照权利要求17的方法，还包括：

当三态控制信号被启用时产生第一和第二输入信号，每个输入信号具有各自的逻辑状态，使得所述输出节点具有高阻抗。

19.按照权利要求18的方法，还包括：

当所述三态控制信号被禁用时产生第一和第二输入信号，每个输入信号具有依赖于数据信号的逻辑状态。

20.按照权利要求17的方法，还包括：

分别根据所述各输入信号的反相在第三和第四节点产生第三和第四栅极控制信号；

根据所述第三和第四栅极控制信号在另一个输出节点产生另一个输出信号，其中，所述另一个输出信号是所述输出信号的互补；

在所述另一个输出信号的上升转换期间，形成从所述另一个输出节点到所述第三节点的第三电容性电流通路，以降低第三栅极控制信号的下降斜率；

在所述另一个输出信号的下降转换期间，形成从第四输出节点到所述另一个输出节点的第四电容性电流通路，以降低第四栅极控制信号的上升斜率。

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