CN101116246B - 自定时开关调节器预驱动器 - Google Patents

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Abstract

一种开关电压调节器，它包括：开关晶体管(MP1)，它可响应于使该晶体管周期性导通和截止的控制信号，在电源电压(Vdd)和第一结点(5.0.)之间传导电流(i)；以及用于提供控制信号的“预驱动器”电路(62)。控制信号是用电流Idrv来上拉和下拉的。预驱动器电路自适应地改变Idrv，使得Idrv在开关晶体管(MP1)中的电流i的变化率(di/dt)相对较高时处于相对较低的电平，而在di/dt相对较低时处于相对较高的电平。

Description

自定时开关调节器预驱动器
技术领域
本发明涉及开关电压调节器领域，尤其涉及适用于减小在这类调节器中的di/dt噪声的电路。
背景技术
开关电压调节器普遍固有的问题是，使调节器的开关晶体管周期性导通和截止会引起开关噪声。当将精密模拟模块与调节器集成在同一基片上时，这一问题就特别麻烦：往往很难将模拟模块与开关噪声相隔离，这就会以电感、电容或电阻方式干扰模拟信号。
众所周知，有几种技术可以用来减小或者防止开关噪声影响到模拟性能。例如，可以增加在开关调节器和模拟模块之间的物理间距。然而，这种方式会耗用难以接受的芯片面积。或者，可以将调节器的开关频率提高至超过模拟模块中的模拟信号频率。不幸的是，当在宽带模拟信号附近使用时，这就需要非常高的开关频率；结果，随着开关噪声的幅值增大，开关信号di/dt和dv/dt也增大。另一种技术方案是，使开关频率与精密模拟模块所使用的时钟相同步。然而，由于开关噪声的能量或多或少地分布在各个开关周期中，并存在着多个潜在的耦合路径，所以同步的好处十分有限。
基本的开关电压调节器如图1所示，其中，一PMOS场效应晶体管(FET)10和一NMOS FET 12以串联的方式连接在电源电压VDD和接地之间。一电感器14连接在晶体管的共用结点16和调节器的输出端OUT之间。一滤波电容器18连接在OUT和接地之间，它也作为调节器所要驱动的负载20。控制电路22接收关于调节器输出的反馈信息(未示出)，并且使晶体管10和12在各个开关周期内交替地周期性导通和截止以维持具有期望特性的输出。
调节器一般通过各自的连结引线24及26连接着VDD和接地，但各个引线都具有固有的电感。调节器的工作需要快速电流切换，也就是说，连结引线24和26在各个开关周期中很短的时间内经历很大的电流变化(很大的di/dt)。这就会导致在连结引线的两端形成大的电压降(V＝L*di/dt)。开关晶体管12的源极一般都是与芯片的基片短接的(如图1所示)，使得在基片上也会出现连结引线26两端的电压；这就会导致开关噪声被注入基片。开关噪声也会耦合到电源电压VDD，但是因为PMOS开关晶体管10一般是构成在“N阱”内，且该N阱与基片电容性耦合，所以这就使得在连结引线24中的di/dt噪声主要影响N阱的势能而不会影响基片。于是，di/dt所引发的电源噪声就不会像di/dt所引发的接地噪声那样显著。
各个开关晶体管都在它的漏极和它的基片之间具有一个本征主体二极管(当短接到基片时还有它的源极，参见图1)，晶体管12的主体二极管28如图1所示。开关晶体管10设置流过接地连结引线26的电流，当晶体管12截止时电流流过连结引线26和主体二极管28。因此，就是开关晶体管12的di/dt，决定了任何di/dt引发的接地噪声(一般被称为“接地反弹”)的幅值和持续时间。
开关晶体管10的di/dt则会受到控制它工作的控制信号30的特性的影响，使得di/dt随着控制信号的转换速率而变化。控制信号30的低转变速率可减小di/dt，并因此减小接地反弹。然而，较低的转换速率会对调节器的效率产生不利的影响；较低的转变速率会导致晶体管10和12更长时间在较高的导通阻抗区域内工作，从而会降低效率。
发明内容
本发明提出了一种开关调节器预驱动器电路，它可以克服上述问题，并且提供比现有调节器技术更低的di/dt引发开关噪声和更高的效率。
本发明是这样一个开关调节器，它包括开关晶体管和“预驱动器”电路，该开关晶体管连接成可响应于使晶体管周期性导通和截止的控制信号从而在电源电压和第一结点之间传导电流(i)，该“预驱动器”电路用于提供控制信号。调节器还包括电路，一般是第二开关晶体管，它在第一结点和电路公共点之间提供一导电路径，使得第一开关晶体管在电路公共点上引发随di/dt而变化的噪声。
预驱动器电路所提供的控制信号具有相关电压Vdrv，该预驱动器用电流Idrv使相关电压Vdrv提升或下降从而使开关晶体管循环地导通和截止。预驱动器电路设计成自适应地改变Idrv，从而使得当开关晶体管中的电流i的变化率(di/dt)相对较高时电流Idrv处于相对较低的电平上，而当di/dt相对较低时电流Idrv处于相对较高的电平上。采用这种方式自适应地调节Idrv可以限制在电路公共点上的di/dt引发的噪声。
预驱动器电路实施成当p型开关晶体管周期性导通时，当Vdrv大于第一阈值电压时电流Idrv处于相对较低的电平上，而当Vdrv小于第一阈值电压时电流Idrv则处于相对较高的电平上。在晶体管周期性截止时，当Vdrv小于第二阈值电压时电流Idrv处于相对较高的电平上，而当Vdrv大于第二阈值电压时电流Idrv则处于相对较低的电平上。通过从模拟开关晶体管行为的预驱动器电路内的晶体管中派生出或得到的阈值电压，便可以减小di/dt引发的噪声，使得di/dt处于它的最大值时能减小控制信号的转换速率。
业内的技术人员通过下列结合附图的详细描述将更加清晰地了解本发明的其它性能和优点。
附图说明
图1是众所周知的开关电压调节器的示意图。
图2a是本发明的开关调节器的方框/示意图。
图2b是说明本发明的开关调节器工作的时序图。
图3a是本发明的预驱动器电路的一种可能实施例的示意图。
图3b是说明图3a所示预驱动器电路工作的时序图。
图3c和3d是图3a所示预驱动器电路中的电流源电路的备选实施例的示意图。
图4a和4b是分别说明在负的和正的控制信号转变过程中本发明预驱动器电路所固有的箝位机制工作的时序图。
图5是可用于驱动第二开关晶体管的预驱动器电路的示意图。
具体实施方式
图2a示出了根据本发明的开关调节器。该调节器包括一开关晶体管MP1，这里采用的是PMOS FET(但本发明采用n和p型FET和BJT同样有效)，它连接在电源电压VDD和结点50之间；MP1将电流i传导到结点50。调节器还包括电路52，它提供在结点50和电路公共点51(一般通过连结引线连接着接地)之间的导电路径；在图2a所示的实施例中，该电路52包括第二开关晶体管MN1(具有它的本征主体二极管54)。对于图2a所示的同步降压型调节器而言，输出电感器56一般都连接在结点50和调节器的输出端OUT之间，而滤波电容器58一般都连接在OUT和接地之间。
开关晶体管MP1响应于控制信号60周期性地导通并截止，其中控制信号60具有电压Vpdrv并且是由预驱动器电路62提供的，预驱动器电路62是由定时和控制电路64所驱动的。电路64一般可以接收关于该调节器的输出的反馈信息(未示出)，并且根据需要使晶体管MP1和MN1在各个开关周期内交替地周期性导通和截止以调节该调节器的输出。晶体管MN1可以由电路64直接控制，或者由电路64所驱动的预驱动器电路66来控制。当采用这种结构时，MP1的开关操作就会在电路公共点51上引发噪声，该噪声按照MP1中的电流i的变化率(即di/dt)变化。
预驱动器电路62可安排成向MP1提供控制信号60，以便于在不过度降低调节器效率的情况下减小结点51上的di/dt噪声。图2b示出了预驱动器电路62的基本工作情况的时序图。预驱动器电路62采用电流Ipdrv来上拉和下拉控制信号电压Vpdrv，以便于使MP1周期性地截止和导通；图2b示出了p型开关晶体管的电压Vpdrv、电流Ipdrv以及在结点50上的电压(标注为“Vx”)。如图所示，预驱动器电路62构成了可自适应地改变Ipdrv，使得：
-当MP1周期性截止(70)时(Vpdrv从低过渡到高)，当Vdrv小于阈值电压Vth_off时所提供的电流Ipdrv处于相对较高的电平(72)，而当Vdrv大于阈值电压Vth_off时所提供的电流Ipdrv处于相对较低的电平(74)；
-当MP1周期性导通(76)时(Vpdrv从高过渡到低)，当Vpdrv大于阈值电压Vthon时所提供的电流Ipdrv处于相对较低的电平(78)，而当Vpdrv小于阈值电压Vth_on时，所提供的电流Ipdrv处于相对较高的电平(80)。
从图2b可以看出，预驱动器电路62自适应地改变Ipdrv，Ipdrv的幅值取决于电压Vpdrv。这样，预驱动器电路就是“自定时的”，即，调节预驱动器电流强度Ipdrv所需的全部信息都是取自预驱动器的输出电压Vpdrv：控制信号60。
当适当选择阈值电压Vth_on和Vth_off时，上述自适应调节Ipdrv就具有限制在电路公共点51上的di/dt引发的噪声的效应。当MP1转入截止时，所提供的Ipdrv开始时处于相对较高的电平。在这一阶段中，MP1的阻值变化很小，并因此di/dt也很小。这里，较高的Ipdrv电平趋于使开关瞬变时间最小化。当Vpdrv增加到使MP1的阻值迅速变化的那一点时(Vth_off)，就减小Ipdrv电平，从而使di/dt最小化。同样，当MP1导通时，所提供的Ipdrv开始时处于相对较低的电平，使得MP1缓慢地导通并且使di/dt最小化。随后，当MP1导通(Vth_on)时，就使Ipdrv增加到一高电平，以便于使开关瞬变时间最小化。于是，本发明的预驱动器电路趋于减小di/dt引发的开关噪声和开关瞬变时间。
预驱动器电路62的一个实施例如图3a所示。电路62在输入端100接收来自定时和控制模块64的输入信号IN。在该实例中，当IN变为高时，该开关晶体管MP1将导通，而当IN变为低时，MP1就将截止。预驱动器电路具有“源”侧和“吸收(sink)”侧。源侧包括第一电流源102，当Vpdrv小于大约(VDD-Vth)并且IN表示MP1应该周期性截止时，第一电流源102向控制信号线60提供电流I1，其中Vth是一个已知的电压。源侧还包括第二电流源104，当IN表示MP1应该周期性截止时，第二电流源104向控制信号线60提供电流I2。预驱动器电路设计成，当IN表示MP1应该周期性截止时Ipdrv＝I1+I2。
在图3a所示的实施例中，电流源102采用PMOS FET MP2来实现，该MP2连接在VDD和二极管连接的FET MP3之间，其漏极/栅极都连接着控制信号线60。电流源104采用PMOS FET MP4来实现，该MP4连接在VDD和线60之间。输入信号IN施加于MP2和MP4的栅极。
在工作中，当在控制线60上的电压Vpdrv为低(使得MP1导通)并且IN变为低(表示MP1将要截止)时，MP3的栅极-源极和漏极-源极电压将足够大，使得MP3导通。随着IN变为低，MP2和MP4也将导通。在这些条件下，MP2和MP3向控制信号线60传导非零电流I1，MP4向线60传导非零电流I2，从而向控制信号线60提供的电流等于I1+I2。这对应于相对较高的Ipdrv电流。
电流I1和I2将使Vpdrv开始增加。当Vpdrv增加至大约(VDD-Vth)时，其中Vth是MP3的阈值电压，MP3将截止并且电流I1将变为零。现在，只有I2被传导至控制线60，这对应于相对较低的Ipdrv电流。MP2、MP3和MP4的大小可根据需要来选择，以便于获得期望的I1和I2的关系。
如以上所述，当MP1变为截止时，预驱动器电路的目的是：当Vpdrv小于特定的阈值电压时所提供的电流Ipdrv处于相对较高的电平，当Vpdrv大于阈值电压时所提供的电流Ipdrv处于相对较低的电平。当在MP1中的电流变化率处于其最高时，最好提供相对较低的Ipdrv电平，从而减小由于开关MP1所引起的di/dt引发的噪声。通过使用具有类似阈值电压的另一个PMOS PET(即MP3)，便可以最好地模拟MP1的行为，使得当MP1中的电流变化率将要开始增大时MP3就截止并电流Ipdrv就减小。
预驱动器电路62的“吸收”侧也类似地工作。吸收侧包括第三电流源110，当Vpdrv小于大约(VDD-Vth2)且IN表示MP1应该周期性导通时，第三电流源110就向控制信号线60提供电流I3，其中Vth2是一个已知的电压。吸收侧还包括第四电流源112，当IN表示MP1应该周期性导通时，第四电流源112就向控制信号线60提供电流I4。预驱动器电路可设计成，当IN表示MP1应该周期性导通时Ipdrv＝I3+I4。
在图3a所示的实施例中，电流源110采用NMOS FET MN2来实现，该FETMN2连接在控制信号线60和NMOS FET MN3之间，并且它的源极接地。电流源112采用NMOS FET MN4来实现，该FET MN4连接在线60和接地之间。输入信号IN施加于MN2和MN4的栅极；以下将描述与MN3栅极的连接。
PMOS FET MP5用于模拟MP 1的行为，并由此大致地检测MP 1中的电流变化率何时将要增大。MP5的栅极连接着控制信号线60，并且它的源极连接着VDD。当MP5的漏极与MN5的漏极短接(正如图3a中的选项“A”所表示)时，流过MP5的电流通过MN5镜像反射到MN3。以下将讨论使用一个任选的FETMN6的较佳实施例(如图3a中的选项“B”所表示)。
在工作中，当控制信号线60上的电压Vpdrv为高(使得MP1截止)并且IN变为高(表示MP1将要导通)时，MP5将截止。其结果是，没有电流镜像到MN3，电流源110截止，并且I3为零。IN为高时，并且MN4将导通并且用于将非零电流I4传导至控制信号线60。在这样的条件下，提供给控制信号线60的电流等于I3+I4，其中I3为零，这对应于相对较低的Ipdrv电流。
电流I4将使Vpdrv开始下降。当Vpdrv下降至大约(VDD-Vth2)时，其中Vth2是MP5的阈值电压，MP5将开始传导被镜像到MN3的电流，使电流源110所传导的电流I3从零开始增大。现在，随着两个电流源110和112进行传导，提供给控制信号线60的电流等于I3+I4，这对应于相对较高的Ipdrv电流。MN2-MN5和MP5的大小可以根据需要来选择，以便于获得期望的I3和I4的关系。
这一吸收侧结构用于实现适用于MP1导通的上述目的：在MP1中的电流变化率处于它的最高变化率时以相对较低的电平来提供电流Ipdrv，以便于减小由开关MP1所引起的di/dt引发的噪声；以及在其它情况下以相对较高的电平来提供电流Ipdrv，以便于减小开关瞬变时间。
图3b示出了预驱动器电路62在MP1周期性截止和导通时的工作情况。正如以上所讨论的那样，当MP1截止时，Ipdrv＝I1+I2初始是相对较高的。然而，当Vpdrv大于(VDD-Vth(MP3))时，电流I1变为零并且控制信号线的电压Vpdrv的变化率下降，以便于减小di/dt噪声。当MP1导通时，Ipdrv＝I3+I4初始是相对较低的，因为I3＝0；这就减小了MP1的di/dt。然而，当Vpdrv小于(VDD-Vth(MP5))时，I3就变成为非零的电流，Ipdrv就变得相对较高并且控制信号线电压Vpdrv的变化率增大，以便于减小开关瞬变时间。
在一较佳实施例中，MP5的漏极并没有短接到MN5的漏极(正如上述选项“A”所示)，而是NMOS FET MN6连接在MP5和MN5之间(如图3a中选项“B”所示)。采用这种结构时，当Vpdrv低于(VDD-Vth_PMOS)(其中Vth_PMOS是PMOS FET MP5的阈值电压)时，MP5导通。MP5的漏极电流会取两条路径：流向MN5的栅极或者流向MN5的漏极(假定MN6至少部分导通)。如果Vpdrv不是足够低以使MN6截止，则MN6就充当电阻器，MP5的漏极电流流过MN5的漏极，并且MN5的栅极电压可由MP5电流来设置。随着Vpdrv继续减小，MP5的漏极电流增加，MN6的阻值也随之增加。其结果是，MP5的栅极电压增加。当Vpdrv足够低以使MN6的电阻开始限制电流流过MN5时，迫使MP5的漏极电流流到MN5的栅极并且将MN5(和MN3)的栅极电压提升至VDD。当Vpdrv低于Vth_NMOS(其中Vth_NMOS是NMOS FET MN6的阈值电压)时，MN6完全截止，没有电流流过MN5，并且MN5和MN3的栅极电压是VDD。于是，在Vpdrv从高过渡到低之后，FET MN6防止电流流过MN5并且确保MN3的栅极电压处于VDD。
值得注意的是，预驱动器电路62可以采用许多不同的方式来实现。例如，图3c和图3d示出了电流源102的两个备选实施例。正如图3a所示，当Vpdrv低于大约(VDD-Vth)时，这两个实施例都将非零电流I 1传导至控制信号线60，其中Vth是MP3a(见图3c)或者MP3b(见图3d)的阈值电压。然而，当Vpdrv增加至大约(VDD-Vth)时，则MP3将截止，并且电流I1变为零。
当该预驱动器采用图3a所示的方式来设计时，每当在结点50上的电压Vx在它的“高”(接近于VDD)和“低”(接近于接地)的状态之间转变时，一种固有的箝位机制就会发生作用，这在该转变过程中起到减弱或者抵消预驱动器输出强度的作用，并由此进一步减小di/dt引发的噪声。图4a和图4b分别图示说明了适用于MP1导通时和MP1截止时的箝位机制的工作。请参阅图2a，在MP1的栅极和它的漏极和源极端之间存在着一些电容。该电容可以是存在于FET的栅极及其漏极和源极端之间的固有的寄生电容所单独构成，或者可以包括有意添加的、连接在MP1的栅极和漏极之间的电容C1。当电压Vx没有变化时，预驱动输出电流Ipdrv对MP1的栅极-源极和栅极-漏极电容(Cp1和Cp2)以及C1(如果有的话)进行充电。在这些条件下，MP1的栅极电压(Vpdrv)就会按照取决于Ipdrv和总的MP1栅极电容的速率而变化。
然而，当Vx转变时，Vx变化的速率就引起附加的电流流过MP1的栅极-漏极电容以及流过C1(如果存在的话)。其结果是，Ipdrv必须提供这种附加电流，并且只有较少的电流可用于对MP1的栅极电容进行充电-从而减小了Vpdrv的变化率。随着Vx的转变，它的变化率将达到一个稳定状态：在这时，流过MP1栅极-漏极的电容以及流过C1的电流等于Ipdrv。因此，在这一周期内，没有预驱动器的输出电流被用于对MP1栅极-源极电容进行充电，并且Vpdrv的变化率以及MP1的漏极电流变化率都为零；这一周期被称之为“箝位”周期。在箝位周期内，预驱动器电路不提供任何电流来改变MP1的栅极电压，预驱动器的强度基本为零，以及MP1的栅极电压将保持为基本恒定。
值得注意的是，对于本发明的预驱动器电路的工作而言，电容C1不是必需的。然而，对于上述箝位机制的工作而言，在MP1的栅极和漏极之间的一些电容却是必需的。添加电容C1可增加MP1的栅极-漏极电容，它增加了箝位周期的持续时间，并因此起到进一步减小Vx变化率的作用，从而减小由于快速开关所引起的电磁干扰。
如上所述，NMOS开关晶体管12对di/dt的影响比PMOS开关晶体管10要小。然而，为了进一步改善调节器的性能，类似于预驱动器62的预驱动器66可以用于驱动NMOS开关晶体管12。
这类预驱动器66的一个可能实施例如图5所示。电路在输入端120处接收来自定时和控制模块64的输入信号IN。在该实例中，当IN变为高时，开关晶体管MN1就将要截止，而当IN变为低时，MN1就将要导通。输入信号IN连接着PMOS FET MP6和NMOS FET MN7；MP6连接在VDD和预驱动器的输出122之间，而MN7连接在输出122和接地之间；在输出122上的电压标注为“Vndrv”。当IN为高时，MN7下拉Vndrv，而当IN为低时，MP6就上拉Vndrv。
为了改善调节器的性能，PMOS FET MP7连接在VDD和输出122之间，并且在MN1正被导通且Vndrv增加至大约Vth_NMOS时也被导通，其中Vth_NMOS是MN1的阈值电压。当导通时，MP7增加预驱动器电路的输出电流Indrv的幅值，从而提供额外的充电电流来对MN1的栅极-源极寄生电容进行充电，这就减小了Vndrv的转变时间并且提高了调节器的效率。
PMOS FET MP8连接在VDD和结点124之间，它连接着MP7的栅极。当IN为高(表示MN1将要截止)时，反相器126的输出使MP8导通，这就在MP7的栅极上拉，从而使之保持截止。
当MN1导通时，IN为低，反相器126的输出为高，并且NMOS FET MN8就导通。在这种情况下，在结点124上的电压取决于Vndrv的数值。这一关系可以通过使用串联连接在VDD和结点124之间的PMOS FET MP9和MP10以及连接在结点124和MN8之间的NMOS FET MN9来确定，此时，MP9的栅极连接着结点124而MP10的栅极连接着输出122，MN9的栅极则连接着输出122。
在工作中，IN从高转变为低以开始使MN1导通的过程。这使MN8导通和MP8截止。初始时，Vndrv处于接地或者接近于接地。在Vndrv低于Vth_NMOS(其中Vth_NMOS是MN9的阈值电压，它模拟开关晶体管MN 1的行为)的时候，MN9截止，没有电流流过MP9和MP10；因此也就没有电流流过MP7。当Vndrv增加至大约Vth_NMOS时，MP9开始导通并且它的漏极电流通过MP9镜像至MP7。随着Vndrv的继续增加，MP10的电阻就开始限制流过MP9的电流，MP9的漏极电流就将结点124拉向接地，并且增加流过MP7的电流。当Vndrv变为大于(VDD-Vth_NMOS)时，MP10就完全截止，没有电流流过MP9，结点124处于接地，并且MP7完全导通，从而使得Indrv相对较高。
当采用这种结构时，正如以上所述，调节器的效率就能够得到提高。图5所示的实施方式也具有确保当MN1导通时和MN1截止时所产生的转变时间和接地跳动大致相同的作用。
尽管本发明的预驱动器电路被显示成与同步降压型开关调节器一起使用，但本发明并不限于这类调节器配置。本文所讨论的预驱动器电路可以与任何开关调节器配置一起使用，以减小由一个或者多个开关晶体管所产生的di/dt引发的噪声。
本文所述的预驱动器电路的实施方式仅作为一个实例。PMOS预驱动器62和NMOS预驱动器66都可以采用许多不同的方式来实施。最重要的是将预驱动器设计成它们的输出电流可以自适应地调节以便限制由于调节器的开关晶体管所产生的di/dt引发的噪声。
对于业内熟练的技术人士而言，虽然以上叙述和讨论了本发明的实施例，但是对于业内熟练的普通技术人员而言，完全有可能采用众多不同的实施例来替代它们。因此，在不脱离本发明的精神和实质的范围内只受所附权利要求书的限制。

Claims (14)

1.一种开关调节器，它包括：
第一开关晶体管(MP1)，它连接成响应于使所述晶体管周期性导通和截止的第一控制信号，在电源电压VDD和第一结点之间传导电流(i)；
电路(MN1)，它提供在所述第一结点和电路公共点之间的导电路径，使得所述第一开关晶体管引发在所述电路公共点处随电流(i)的变化率di/dt而变化的噪声；以及
预驱动器电路(62)，它连接成向所述第一开关晶体管提供所述第一控制信号，所述第一控制信号具有电压Vdrv，所述预驱动器电路用电流Idrv上拉和下拉所述电压Vdrv从而使所述第一开关晶体管周期性导通和截止，所述预驱动器电路包括适用于将Vdrv与第一和第二阈值电压相比较的部件，所述第一和第二阈值电压是从所述预驱动器电路内的各个FET(MP3，MP5)中获得的；
所述预驱动器电路设计成：
当所述开关晶体管周期性截止时，所述电流Idrv在Vdrv小于所述第一阈值电压时处于第一电平，而所述电流Idrv在Vdrv大于所述第一阈值电压时处于第二电平；以及
当所述晶体管周期性导通时，所述电流Idrv在Vdrv大于所述第二阈值电压时处于第二电平，而所述电流Idrv在Vdrv小于所述第二阈值电压时处于第一电平，第一Idrv电平大于第二Idrv电平；
使得所述Idrv在所述第一和第二Idrv电平之间的调节限制了所述电路公共点处的di/dt引发的噪声。
2.如权利要求1所述的调节器，其特征在于，在所述第一结点和电路公共点之间提供导电路径的所述电路包括响应于第二控制信号而周期性导通和截止的第二开关晶体管。
3.如权利要求1所述的调节器，其特征在于，所述第一开关晶体管是p型晶体管。
4.如权利要求3所述的调节器，其特征在于，所述预驱动器电路包括：
输入端(100)，用于接收表明所述第一开关晶体管何时应该周期性导通和截止的输入信号；
输出端(60)，用于提供所述第一控制信号；
“源”侧，包括：
第一电流源(102)，当Vdrv小于所述第一阈值电压且所述输入信号表示所述第一开关晶体管应该周期性截止时，所述第一电流源(102)向所述输出端提供非零的电流I1，所述第一阈值电压大约等于(VDD-Vth1)，其中Vth1是一个已知的电压；和
第二电流源(104)，当所述输入信号表示所述第一开关晶体管应该周期性截止时，所述第二电流源(104)向所述输出端提供非零的电流I2，所述预驱动器电路设计成当所述输入信号表示所述第一开关晶体管应该周期性截止时Idrv＝I1+I2；以及
“吸收”侧，包括：
第三电流源(110)，当Vdrv小于所述第二阈值电压且所述输入信号表示所述第一开关晶体管应该周期性导通时，所述第三电流源(110)向所述输出端提供非零的电流I3，所述第二阈值电压大约等于(VDD-Vth2)，其中Vth2是一个已知的电压；和
第四电流源(112)，当所述输入信号表示所述第一开关晶体管应该周期性导通时，所述第四电流源(112)向所述输出端提供非零的电流I4，所述预驱动器电路设计成当所述输入信号表示所述第一开关晶体管应该周期性导通时Idrv＝I3+I4。
5.如权利要求4所述的调节器，其特征在于，所述第一电流源包括：
第一PMOS场效应晶体管(FET)(MP2)，它的栅极连接成接收随所述输入信号而变化的信号，而它的漏极-源极电路连接在VDD和第二结点之间；以及
第二二极管连接的PMOS FET(MP3)，它的漏极-源极电路连接在所述第二结点和所述输出端之间；
当Vdrv小于所述第一阈值电压且所述输入信号表示所述第一开关晶体管应该周期性截止时，所述第一和第二PMOS FET将所述非零电流I1传导至所述输出端，其中Vth1是所述第二PMOS FET的阈值电压。
6.如权利要求4所述的调节器，其特征在于，所述第一电流源包括：
第一二极管连接的PMOS场效应晶体管(FET)(MP3a)，其漏极-源极电路连接在VDD和第二结点之间；以及
第二PMOS FET(MP2a)，它的栅极连接成接收随所述输入信号而变化的信号，它的漏极-源极电路连接在所述第二结点和所述输出端之间；
当Vdrv小于所述第一阈值电压且所述输入信号表示所述第一开关晶体管应该周期性截止时，所述第一和第二PMOS FET将所述非零电流I1传导至所述输出端，其中Vth1是所述第一PMOS FET的阈值电压。
7.如权利要求4所述的调节器，其特征在于，所述第一电流源包括：
第一PMOS场效应晶体管(FET)(MP3b)，它的栅极连接着所述输出端并且它的漏极-源极电路连接在VDD和第二结点之间；以及
第二PMOS FET(MP2b)，它的漏极-源极电路连接在所述第二结点和所述输出端之间，并且它的栅极连接成接收随所述输入信号而变化的信号；
当Vdrv小于所述第一阈值电压且所述输入信号表示所述第一开关晶体管应该周期性截止时，所述第一和第二PMOS FET将所述非零电流I1传导至所述输出端，其中Vth1是所述第一PMOS FET的阈值电压。
8.如权利要求4所述的调节器，其特征在于，所述第二电流源包括PMOS场效应晶体管(FET)(MP4)，它的栅极连接成接收随所述输入信号而变化的信号，它的漏极-源极电路连接在VDD和所述输出端之间，使得当所述输入信号表示所述第一开关晶体管应该周期性截止时所述FET将所述非零电流I2传导至所述输出端。
9.如权利要求4所述的调节器，其特征在于，所述第三电流源包括：
第一NMOS场效应晶体管(FET)(MN2)，它的栅极连接成接收随所述输入信号而变化的信号，它的漏极-源极电路连接在所述输出端和第二结点之间；
第二NMOS FET(MN3)，它的漏极-源极电路连接在所述第二结点和所述电路公共点之间；以及
电路，设计成当Vdrv小于所述第二阈值电压时使所述第二NMOS FET导通；
当Vdrv小于所述第二阈值电压且所述输入信号表示所述第一开关晶体管应该周期性导通时，所述第一和第二NMOS FET传导来自所述输出端的所述非零电流I3。
10.如权利要求9所述的调节器，其特征在于，设计成使所述第二NMOSFET导通的所述电路包括：
第一PMOS FET(MP5)，它的栅极连接着所述输出端，它的漏极-源极电路连接在VDD和第三结点之间；以及
第三NMOS FET(MN5)，它连接在所述第三结点和所述电路公共点之间并且设计成与所述第二NMOS FET一起形成电流镜，使得所述第一PMOS FET中的电流镜像至所述第二NMOS FET，还使得当Vdrv小于所述第二阈值电压时所述第二NMOS FET导通并传导所述非零电流I3，其中Vth2是所述第一PMOSFET的阈值电压。
11.如权利要求4所述的调节器，其特征在于，所述第四电流源包括NMOS场效应晶体管(FET)(MN4)，它的栅极连接成接收随所述输入信号而变化的信号，它的漏极-源极电路连接在所述输出端和所述电路公共点之间，使得所述NMOS FET在当所述输入信号表示所述第一开关晶体管应该周期性导通时传导来自所述输出端的所述非零电流I4。
12.如权利要求1所述的调节器，其特征在于，所述第一结点响应于所述第一开关晶体管周期性地导通和截止而在第一和第二状态之间转变，还包括连接在所述第一节点和所述控制信号之间的电容(C1)，该电容使来自所述第一开关晶体管的Idrv的一部分发生转移，从而减小了当所述第一结点上的电压在所述第一和第二状态之间转变时Vdrv的变化率。
13.如权利要求1所述的调节器，其特征在于，在所述第一结点和电路公共点之间提供导电路径的所述电路包括响应于第二控制信号而周期性导通和截止的第二开关晶体管(MN1)，还包括连接在所述第一结点和所述调节器的输出端之间的电感器(56)，所述调节器设计成像同步降压调节器那样工作。
14.如权利要求1所述的调节器，其特征在于，在所述第一结点和电路公共点之间提供导电路径的所述电路包括响应于第二控制信号而周期性导通和截止的第二n型开关晶体管(MN1)，
所述调节器还包括第二预驱动器电路(66)，它连接成向所述第二开关晶体管提供所述第二控制信号，所述第二控制信号具有电压Vdrv2，所述第二预驱动器电路用电流Idrv2来上拉和下拉所述电压Vdrv2从而使所述第二开关晶体管周期性导通和截止，
所述第二预驱动器电路设计成调节Idrv2，使得当所述第二开关晶体管周期性导通时，Idrv2在Vdrv2小于阈值电压Vth3时处于第一电平，其中Vth3是一个已知的电压，而Idrv2在Vdrv2大于Vth3时处于第二电平，所述第一Idrv2电平小于所述第二Idrv2电平，使得所述Idrv2在第一和第二Idrv2电平之间的调节提高了调节器效率。
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