CN102064817A - I/o驱动电路 - Google Patents
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Abstract
一种I/O驱动电路，包括CMOS反相器及输出缓冲器，所述CMOS反相器经由输出缓冲器与焊盘相连，还包括控制电流生成单元，所述控制电流生成单元具有双输出端，分别连接于CMOS反相器中第一PMOS管及第一NMOS管的源极，所述控制电流生成单元基于输出时钟频率，产生所述第一PMOS管及第一NMOS管的源极控制电流并分别输入所述第一PMOS管及第一NMOS管的源极，所述源极控制电流的大小与输出时钟频率的高低成正比。应用上述I/O驱动电路能够基于不同的输出时钟频率及焊盘上的电容进行灵活的压摆率控制。
Description
技术领域
本发明涉及集成电路设计，特别涉及I/O驱动电路。
背景技术
在I/O驱动电路的设计中，通常采用CMOS结构。参照图1所示，现有技术的一种基本的I/O驱动电路包括：PMOS管MP1及NMOS管MN1，所述PMOS管MP1的栅极的驱动电压介于3.3-VGSmax(最大栅源电压)至3.3V之间，源极接于电源线上，漏极接于所述NMOS管MN1的漏极及焊盘10，所述NMOS管MN1的栅极的驱动电压介于0至VGSmax之间，源极接于接地线上，电源线上通常加载3.3V±10％的电压。
对于高速I/O来说，其驱动电路通常需要提供较大的输出信号摆幅。并且，为减小电磁干扰及噪声，也需要对I/O驱动电路输出信号的压摆率，即输出信号的电压上升/下降时间进行控制。
有鉴于此，现有技术已提出了多种解决方案。例如，在“A Robust LoadInsensitive Pad Driver”，Ahmad B.Dowlatabadi，IEEE Journal of Solid StateCircuits，vol.35，pages 660-665，April 2000中就提及了一种压摆率可控的I/O驱动电路。参照图2所示，所述压摆率可控的I/O驱动电路包括：由PMOS管MP3及NMOS管MN3构成的基本I/O驱动结构，所述PMOS管MP3及NMOS管MN3的栅极连接于输入Vin，所述PMOS管MP3及NMOS管MN3的漏极连接于输出Vout，所述输出通常连接于焊盘上，所述PMOS管MP3及NMOS管MN3的源极还各自连接有电流源。通过所述电流源对所述PMOS管MP3及NMOS管MN3的源极的充电来达到控制输出信号压摆率的目的。
然而，例如图2所示的I/O驱动电路中，压摆率的控制受限于电流源的充电大小，而对于结构确定的电流源，其一般只能提供固定的充电电流。也就是说，例如图2所示的I/O驱动电路仅能提供一个固定的压摆率控制，其并不能根据实际I/O驱动的需要而进行灵活地更改。
发明内容
本发明解决现有技术I/O驱动电路不能灵活根据实际I/O驱动的需要而更改压摆率的控制。
为解决上述问题，本发明提供一种I/O驱动电路，包括CMOS反相器及输出缓冲器，所述CMOS反相器经由输出缓冲器与焊盘相连，还包括控制电流生成单元，其具有双输出端，分别连接于CMOS反相器中第一PMOS管及第一NMOS管的源极，所述控制电流生成单元基于输出时钟频率，产生所述第一PMOS管及第一NMOS管的源极控制电流并分别输入所述第一PMOS管及第一NMOS管的源极，所述源极控制电流的大小与输出时钟频率的高低成正比。
与现有技术相比，上述I/O驱动电路具有以下优点：基于输出时钟频率产生第一PMOS管及第一NMOS管的源极控制电流，从而经由输出缓冲器传输至焊盘的电流也能够基于输出时钟频率而改变。因此，应用上述I/O驱动电路就能够基于不同的输出时钟频率及焊盘上的电容进行灵活的压摆率控制。
附图说明
图1是现有技术的一种基本的I/O驱动电路图；
图2是现有技术的一种压摆率可控的I/O驱动电路图；
图3是本发明I/O驱动电路的一种实施方式结构图；
图4是图3所示I/O驱动电路中的控制电流生成单元的一种结构框图；
图5是对应图4所示控制电流生成单元的一种实施例结构图。
具体实施方式
参照图3所示，本发明I/O驱动电路的一种实施方式包括：
驱动控制单元10，其输入接收输出数据及输出时钟频率；
由第一PMOS管MP1、第一NMOS管MN1构成的CMOS反相器(图未标)，其输入连接于驱动控制单元10的输出；
控制电流生成单元11，其输入接收输出时钟频率，其输出分别连接于所述PMOS管MP1的源极、所述NMOS管MN1的源极，其基于输出时钟频率，产生所述PMOS管MP1的源极控制电流Ictrlp及NMOS管MN1的源极控制电流Ictrln，并分别输入所述PMOS管MP1及NMOS管MN1的源极，所述源极控制电流Ictrlp及Ictrln的大小与输出时钟频率高低成正比；
输出缓冲器12，其输入连接于所述反相器的输出，所述输出缓冲器12的输出连接于焊盘13。
其中，所述输出缓冲器12为第二PMOS管MP2，其栅极作为输入端连接于所述反相器的输出，其源极连接于电源线VDD，其漏极作为输出端连接于焊盘13。
上述I/O驱动电路的实施方式中，通过电流生成单元11生成的源极控制电流Ictrlp及Ictrln，控制所述CMOS反相器输出电压信号的上升/下降时间，进而控制所述输出缓冲器12传输至焊盘13的电流，从而最终控制焊盘13上电压信号的压摆率。
由于所述源极控制电流Ictrlp及Ictrln的大小与输出时钟频率高低成正比，当输出时钟频率较高时，所述源极控制电流Ictrlp及Ictrln就较大，所述CMOS反相器输出电压信号的上升/下降时间就较小，相应经由输出缓冲器12传输至焊盘13的电流也较大，从而在焊盘13上的电容相对固定时，焊盘13上电压信号的压摆率也较大。而当输出时钟频率较低时，所述源极控制电流Ictrlp及Ictrln就较小，所述CMOS反相器输出电压信号的上升/下降时间就较大，相应经由输出缓冲器12传输至焊盘13的电流也较小，从而在焊盘13上的电容相对固定时，焊盘13上电压信号的压摆率也较小。
通过上述分析可以看到，上述I/O驱动电路的实施方式可以实现压摆率基于输出时钟频率的自动调整。因此，上述I/O驱动电路可以应用于各种工作条件下的I/O引脚，即其对与高频或低频条件下的I/O引脚均适用。
并且，由于所述压摆率能够基于输出时钟频率进行自适应调整，特别是在高频工作条件下，能够有效减小焊盘上由于键合线上电感引起的噪声干扰。具体地说，键合线上具有较大的寄生电感，流过电感的电流会产生感生电势，其大小正比于所述电流的变化速率。并且，对应于某一输出时钟频率，都有适合其的电流变化速率范围。当实际流过电感的电流的变化速率超出这一适合的速率范围时，过大的感生电势会叠加在输出电压上，造成输出电压波动，产生噪音。特别是在高频工作条件下，所述电流变化速率过快引发的噪声影响会更严重。而上述的压摆率控制实质就是控制流过电感的电流变化速率，使其处于适合于当前输出时钟频率的范围内，从而就可有效减小噪声干扰。
以下通过一种控制电流生成单元的可实现结构对其功能进一步说明。
参照图4所示，所述控制电流生成单元的一种可实现结构可进一步包括：依次连接的分频器111、升压泵112、分压器113、电压/电流转换器114、第一电流镜115、第二电流镜116及第三电流镜117，其中，所述分频器111接收输出时钟频率，所述第二电流镜116及第三电流镜117分别输出PMOS管MP1的源极控制电流Ictrlp及NMOS管MN1的源极控制电流Ictrln。其中，所述升压泵112用于将输出时钟频率转换为直流电压，而所述分频器111则是通过对输出时钟的分频处理，提供给升压泵12可有效转换为直流电压的频率。所述分压器113用于产生适合电压/电流转换器114的控制电压，其可视具体的电路需求而定，并非必须。
参照图5所示，所述升压泵112为单级升压泵，其包括：栅、源相连的第二NMOS管MN2、第三NMOS管MN3，以及第一电容C1、第二电容C2、第一电阻R1。其中，第二NMOS管MN2的源极连接于接地线GND，第三NMOS管MN3的源极连接于第二NMOS管MN2的漏极，第一电容C1的第一端连接于分频器111的输出，第二端连接于第二NMOS管MN2的漏极，第二电容C2及第一电阻R1的第一端均并接于第三NMOS管MN3的漏极，第二端均并接于接地线GND。
所述分压器113包括：第三电容C3及第四电容C4，其中，第三电容C3的第一端连接于所述第三NMOS管MN3的漏极，第二端连接于第四电容C4的第一端，第四电容C4的第二端连接于接地线GND。
所述电压/电流转换器114包括：第四NMOS管MN4及第二电阻R2，其中，第四NMOS管MN4的栅极连接于第三电容C3的第二端，源极经由第二电阻R2连接于接地线GND，漏极连接于第一电流镜115。
所述第一电流镜115包括：第三PMOS管MP3、第四PMOS管MP4及第五NMOS管MN5，其中，第三PMOS管MP3与第四PMOS管MP4构成电流镜结构，第三PMOS管MP3的漏极连接于第四NMOS管MN4的漏极，第四PMOS管MP4的漏极与第五NMOS管MN5的漏极相连，第五NMOS管MN5的栅、源极相连，其源极连接于接地线GND。所述第一电流镜115由第三PMOS管MP3的栅极提供第一参考电压VREFP，由第五NMOS管MN5的栅极提供第二参考电压VREFN。
所述第二电流镜116包括第五PMOS管MP5及第六PMOS管MP6构成的电流镜结构。其中，第五PMOS管MP5及第六PMOS管MP6的栅极接收第一参考电压VREFP，所述第二电流镜116由第六PMOS管MP6的漏极提供第一PMOS管MP1的源极控制电流Ictrlp。
所述第三电流镜117包括第六NMOS管MN6及第七NMOS管MN7构成的电流镜结构。其中，第六NMOS管MN6及第七NMOS管MN7的栅极接收第二参考电压VREFN，所述第三电流镜117由第七NMOS管MN7的漏极提供第一NMOS管MN1的源极控制电流Ictrln。
结合图3和图5所示，通过图5所示的控制电流生成单元的实施例结构，基于输出时钟频率生成了源极控制电流Ictrlp及Ictrln。通过所述源极控制电流Ictrlp及Ictrln，控制由第一PMOS管MP1、第一NMOS管MN1构成的CMOS反相器的输出电压信号的上升/下降时间。当输出时钟频率越高时，根据前述分析可知，所述CMOS反相器的上升/下降时间就越小，反映到所述CMOS反相器的输出电压信号波形上，该信号的波形从低电平到高电平或从高电平到低电平的变化就越陡直。因此，当所述CMOS反相器的输出电压急速从高电平到低电平时，所述第二PMOS管MP2也迅速开启，其单位时间内向焊盘13输入的电流也较大。假定第二PMOS管MP2输入焊盘13的电流为Ictrl，焊盘13上的电容为CL，则此时焊盘13上的电压信号的压摆率SR＝Ictrl/CL。因此，输入焊盘13的电流Ictrl越大，相应压摆率SR也越大。并且，由于输入焊盘13的电流Ictrl较大是因为输出时钟频率较高，由此可印证所述I/O驱动电路在输出时钟频率较高时，可以使得焊盘13上的电压信号的压摆率较大。同理可印证，所述I/O驱动电路在输出时钟频率较低时，可以使得焊盘13上的电压信号的压摆率较小。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种I/O驱动电路，包括CMOS反相器及输出缓冲器，所述CMOS反相器经由输出缓冲器与焊盘相连，其特征在于，还包括控制电流生成单元，所述控制电流生成单元具有双输出端，分别连接于CMOS反相器中第一PMOS管及第一NMOS管的源极，所述控制电流生成单元基于输出时钟频率，产生所述第一PMOS管及第一NMOS管的源极控制电流并分别输入所述第一PMOS管及第一NMOS管的源极，所述源极控制电流的大小与输出时钟频率的高低成正比。
2.如权利要求1所述的I/O驱动电路，其特征在于，所述控制电流生成单元包括依次连接的分频器、升压泵、分压器、电压/电流转换器、第一电流镜、第二电流镜及第三电流镜，其中，所述分频器接收输出时钟频率，所述第二电流镜及第三电流镜分别输出第一PMOS管的源极控制电流及第一NMOS管的源极控制电流。
3.如权利要求2所述的I/O驱动电路，其特征在于，所述升压泵为单级升压泵，其包括：栅、源相连的第二NMOS管、第三NMOS管，以及第一电容、第二电容、第一电阻，其中，第二NMOS管的源极连接于接地线，第三NMOS管的源极连接于第二NMOS管的漏极，第一电容的第一端连接于分频器的输出，第二端连接于第二NMOS管的漏极，第二电容及第一电阻的第一端均并接于第三NMOS管的漏极，第二端均并接于接地线。
4.如权利要求2所述的I/O驱动电路，其特征在于，所述分压器包括：第三电容及第四电容，其中，第三电容的第一端连接于所述第三NMOS管的漏极，第二端连接于第四电容的第一端，第四电容的第二端连接于接地线。
5.如权利要求2所述的I/O驱动电路，其特征在于，所述电压/电流转换器包括：第四NMOS管及第二电阻，其中，第四NMOS管的栅极连接于第三电容的第二端，源极经由第二电阻连接于接地线，漏极连接于第一电流镜。
6.如权利要求5所述的I/O驱动电路，其特征在于，所述第一电流镜包括：第三PMOS管、第四PMOS管及第五NMOS管，其中，第三PMOS管与第四PMOS管构成电流镜结构，第三PMOS管的漏极连接于第四NMOS管的漏极，第四PMOS管的漏极与第五NMOS管的漏极相连，第五NMOS管的栅、源极相连，其源极连接于接地线，所述第一电流镜由第三PMOS管的栅极提供第一参考电压，由第五NMOS管MN5的栅极提供第二参考电压。
7.如权利要求6所述的I/O驱动电路，其特征在于，所述第二电流镜包括第五PMOS管及第六PMOS管构成的电流镜结构，其中，第五PMOS管及第六PMOS管的栅极接收第一参考电压，所述第二电流镜由第六PMOS管的漏极提供第一PMOS管的源极控制电流。
8.如权利要求6所述的I/O驱动电路，其特征在于，所述第三电流镜包括第六NMOS管及第七NMOS管构成的电流镜结构，其中，第六NMOS管及第七NMOS管的栅极接收第二参考电压，所述第三电流镜由第七NMOS管的漏极提供第一NMOS管的源极控制电流。
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