KR100934910B1 - 셀프 타이밍 스위칭 조정 전치 구동기 - Google Patents

Abstract

스위칭 전압 조정기는 트랜지스터를 온 및 오프로 순환하는 제어 신호에 응답하여 공급 전압과 제1 노드 사이에 전류(i)를 전도하기 위해 접속되는 스위칭 트랜지스터, 및 상기 제어 신호를 제공하는 "전치-구동기(pre-driver)" 회로를 포함한다. 제어 신호는 전류 I_drv로 풀 업 및 풀 다운된다. 전치 구동기 회로는 I_drv를 적응적으로 변경하여, 스위칭 트랜지스터의 전류(i)의 변화율(di/dt)이 비교적 클 때 I_drv가 비교적 낮은 레벨이고, di/dt가 비교적 낮을 때 I_drv가 비교적 높은 레벨이 되도록 한다.

Description

셀프 타이밍 스위칭 조정 전치 구동기{SELF-TIMED SWITCHING REGULATOR PRE-DRIVER}

본 발명은 스위칭 전압 조정기의 분야에 관한 것이고, 보다 구체적으로는 이러한 조정기에서의 di/dt 노이즈를 감소하기 위한 회로에 관한 것이다.

모든 스위칭 전압 조정기들에 대한 공통의 고유의 문제는 조정기의 스위칭 트랜지스터(들)가 온 및 오프로 순환함으로써 발생되는 스위칭 노이즈이다. 이것은 조정기로서 정밀 아날로그 블록들이 동일 기판상에 통합된 경우 특히 문제이다. 아날로그 신호들을 유도적, 용량적 또는 저항적으로 방해할 수 있는 스위칭 노이즈로부터 아날로그 블록들을 분리시키는 것은 어렵다.

몇몇의 잘 알려진 기술은 스위칭 노이즈가 아날로그 성능에 영향을 미치는 것을 감소시키거나 또는 막을 수 있다. 예를 들어, 스위칭 조정기와 아날로그 블록 사이의 물리적인 공간은 증가 될 수 있다. 그러나, 이것은 칩 상의 허용불가능한 면적량을 소비할 수 있다. 또는, 조정기의 스위칭 주파수는 아날로그 블록에서의 아날로그 신호의 주파수들을 초과하여 증가될 수 있다. 불운하게도, 이것은, 광대역 아날로그 신호들 부근에서 사용하는 경우, 매우 높은 스위칭 주파수를 요구할 것이고, 그 결과, 스위칭된 신호의 di/dt 및 dv/dt는, 스위칭 노이즈의 크기가 증 가함에 따라 또한 증가된다. 다른 접근법은 스위칭 주파수를 정밀 아날로그 블록들을 사용하는 클록들과 동기시키는 것이다. 그러나, 스위칭 노이즈의 에너지가 각 스위칭 기간에서 다소 분산되므로, 그리고 잠재적인 다중 결합 경로가 있으므로, 동기화의 이점은 제한될 수 있다.

기본 스위칭 전압 조정기는 도 1에 도시되어 있다. PMOS FET(field-effect transistor)(10) 및 NMOS FET(12)는 공급 전압(VDD)과 그라운드 사이에 직렬로 접속된다. 인덕터(14)는 트랜지스터의 공통 노드(16)와 조정기의 출력 단자(OUT) 사이에 접속된다. 필터 캐패시터(18)는, 조정기에 의해 구동되는 부하(20)와 같이, OUT과 그라운드 사이에 접속된다. 제어 회로(22)는 조정기의 출력에 관한 피드백 정보(도시 생략)를 수신하고, 트랜지스터(10, 12)를 각 스위칭 기간에서 교대로 온 및 오프로 순환시켜 원하는 특성을 가진 출력을 유지한다.

각각 고유의 인덕턴스를 갖는 본드 와이어들(24, 26) 각각을 통해 조정기는 통상적으로 VDD와 그라운드에 접속된다. 조정기의 동작은 빠른 전류 스위칭을 요구하고, 이로써 본드 와이어(24, 26)는 각 스위칭 기간에서 짧은 시간에서 큰 전류 변화(큰 di/dt)를 경험한다. 이것은 본드 와이어를 가로질러 전개되는 큰 전압 드롭을 가져온다(V=L*di/dt). 스위칭 트랜지스터(12)의 소스는 일반적으로 칩의 기판에 단락되어(도 1에 도시된 바와 같이), 본드 와이어(26)를 가로지르는 전압은 또한 기판상에서 나타난다. 이것은 기판에 스위칭 노이즈가 도입되게 한다. 스위칭 노이즈는 공급 전압(VDD)에 또한 결합되지만, PMOS 스위칭 트랜지스터(10)가 "N-well" 내에서 일반적으로 구축되고, 이 N-well은 기판에 용량적으로 결합되기 때문 에, 본드 와이어(24)의 di/dt 노이즈는 기판보다 N-well 전위에 주로 영향을 미친다. 따라서, di/dt 유도 공급 노이즈는 di/dt 유도 그라운드 노이즈 만큼 중요한 것은 아니다.

각 스위칭 트랜지스터는 그것의 드레인과 그것의 기판 사이(도 1에 도시된 바와 같이 기판과 단락된 경우는 그것의 소스)에 진성(intrinsic) 바디 다이오드(body diode)를 갖는다. 트랜지스터(12)에 대한 바디 다이오드(28)는 도 1에 도시된다. 스위칭 트랜지스터(10)는 그라운드 본드 와이어(26)를 통해 전류를 설정하고, 트랜지스터(12)가 오프된 경우, 이 전류는 본드 와이어(26)와 바디 다이오드(28)를 통해 전도된다. 따라서 임의의 di/dt 유도 그라운드 노이즈[통상적으로 "그라운드 바운스(ground bounce)"로 칭함] 의 진폭(amplitude) 및 지속 기간을 결정하는 것은 스위칭 트랜지스터(10)의 di/dt이다.

스위칭 트랜지스터(10)의 di/dt는, di/dt가 제어 신호의 슬루율(slew rate)에 의하여 변할 것이라는 점에서, 이 스위칭 트랜지스터를 동작시키는 제어 신호(30)의 특성에 의해 차례로 영향받는다. 제어 신호(30)에 대한 느린 천이율은 di/dt 및 따라서 그라운드 바운스를 감소시킨다. 그러나 느린 슬루율은 조정기의 효율성에 불리한 영향을 미친다. 느린 천이는 트랜지스터(10 및 12)가 더 오랜 시간 동안 더 높은 온-저항 영역에서 동작하도록 하여, 효율성을 저하시킨다.

전술된 문제점을 극복하는 스위칭 조정 전치 구동기 회로가 제안되어, 종래의 조정기와 비교해 볼 때 더 낮은 di/dt 유도 스위칭 노이즈 및 더 높은 효율성을 갖는 조정기를 제공한다.

본 발명은 트랜지스터를 온 및 오프로 순환시키는 제어 신호에 응답하여 공급 전압 및 제1 노드 사이에 전류(I)를 전도시키기 위해서 접속된 스위칭 트랜지스터, 및 제어 신호를 제공하는 "전치 구동기" 회로를 포함한다. 조정기는, 제1 스위칭 트랜지스터가 di/dt에 의하여 변화하는 회로 공통 포인트에서 노이즈를 유도하도록, 제1 노드와 회로 공통 포인트 사이에 도전로를 제공하는 회로 소자, 통상적으로는 제2 스위칭 트랜지스터를 포함한다.

전치 구동기 회로에 의해 제공되는 제어 신호는, 스위칭 트랜지스터를 온 및 오프로 순환시키기 위하여 전류(I_drv)로 전치 구동기가 풀 업 및 풀 다운하는 연관된 전압(V_drv)을 갖는다. 스위칭 조정기에서의 전류(i)의 변화율(di/dt)이 비교적 높을 때 전류(I_drv)가 비교적 낮은 레벨이 되고, di/dt가 비교적 낮을 때 전류(I_drv)가 비교적 높은 레벨이 되도록, 전치 구동기 회로는 I_drv 를 적응적으로 변화시키도록 배치된다. 이런 식으로 I_drv를 적응적으로 조정하는 것은 회로 공통 포인트에서의 di/dt 유도 노이즈를 제한한다.

p형 스위칭 트랜지스터가 온으로 순환되는 경우, V_drv가 제1 임계 전압보다 더 클 때 전류(I_drv)가 비교적 낮은 레벨이 되고, V_drv가 제1 임계 전압보다 낮을 때 전류(I_drv)가 비교적 높은 레벨이 되도록 전치 구동 회로가 구현된다. 트랜지스터를 오프로 순환시킬 때, V_drv가 제2 임계 전압 보다 낮을 때 전류(I_drv)가 비교적 높은 레벨이 되고, V_drv가 제2 임계 전압 보다 더 클 때 전류(I_drv)는 비교적 낮은 레벨이 된다. di/dt 유도 노이즈는, 스위칭 트랜지스터의 동작을 에뮬레이트하는 전치 구동기 회로 내의 트랜지스터로부터 임계 전압을 유도함으로써 감소되어, di/dt가 다른 경우라면 최대값에 있을 것일 경우에 제어 신호 슬루율이 감소된다.

본 발명의 또 다른 특징 및 이점은 첨부된 도면과 함께 이하의 상세한 설명으로부터 기술 분야의 숙련된 기술자들에게 명백해질 것이다.

도 1은 공지의 스위칭 전압 조정기의 개략도이다.

도 2a는 본 발명에 따른 스위칭 레귤레이터의 블록/개략도이다.

도 2b는 본 발명에 따른 스위칭 조정기의 동작을 예시하는 타이밍도이다.

도 3a는 본 발명에 따른 전치 구동기 회로의 가능한 일 실시예의 개략도이다.

도 3b는 도 3a의 전치 구동기 회로의 동작을 도시하는 타이밍도이다.

도 3c와 도 3d는 도 3a에 도시된 전치 구동기 회로에서 보이는 전류원 회로에 대한 대안 실시예의 개략도이다.

도 4a 및 도 4b는 각 음 및 양 제어 신호 천이 동안 본 발명의 전치 구동기 회로의 진성(intrinsic) 클램핑 매커니즘의 동작을 도시하는 타이밍 도이다.

도 5는 제2 스위칭 트랜지스터를 구동시키기 위해 사용될 수도 있을 것인 전 치 구동기 회로의 개략도이다.

본 발명에 따른 스위칭 조정기를 도시하는 도면이 도 2a에 도시된다. 조정기는 스위칭 트랜지스터(MPl), 여기서는 공급 전압(VDD)과 노드(50) 사이에 접속된 PMOS FET(본 발명은 n형 및 p형 FET와 BJT 양자 모두에 균등하게 유용하지만)를 포함하고, MPl은 노드(50)에 전류(i)를 전도시킨다. 조정기는 노드(50)와 회로 공통 포인트(51)(통상적으로 본드 와이어를 통해 그라운드에 접속) 사이에 도전로를 제공하는 회로 소자(52)를 더 포함한다. 도 2a에 도시된 예시적인 실시예에서, 회로 소자(52)는 (그것의 진성 바디 다이오드(54)와 함께) 제2 스위칭 트랜지스터(MNl)를 포함한다. 도 2a에 도시된 예시적인 동기 벅 타입 조정기(buck-type regulator)에 대하여, 출력 인덕터(56)가 노드(50)와 조정기의 출력 단자(OUT) 사이에 통상적으로 접속될 것이고, 필터 커패시터(58)가 OUT과 그라운드 사이에 통상적으로 접속될 것이다.

스위칭 트랜지스터(MP1)는 타이밍 및 제어 회로(64)에 의해 차례로 구동되는 전치 구동기 회로(62)에 의해 제공되는 전압(V_pdrv)을 갖는 제어 신호(60)에 응답하여 온 및 오프로 순환된다. 회로(64)는 조정기의 출력에 관한 피드백 정보(도시 생략)를 통상적으로 수신하고, 조정기의 출력을 조정하기 위해 필요에 따라 각 스위칭 기간에서 트랜지스터 MP1과 MN1을 교대로 온 및 오프로 순환시키도록 동작한다. 트랜지스터(MNl)는 회로(64)에 의해 직접적으로 또는 회로(64)에 의해 구동되는 전 치 구동기 회로(66)에 의해서 제어될 수 있다. 그렇게 배치된 경우, MPl의 스위칭은 MP1의 전류(i)의 변화율에 의하여 즉, di/dt에 의하여 변하는 회로 공통 포인트(51)에서의 노이즈를 유도한다.

전치 구동기 회로(62)는 조정기의 효율성을 과도하게 저하하지 않고, 노드(51)에서 di/dt 노이즈를 감소시키는 MPl에 제어 신호(60)를 제공하도록 배치된다. 전치 구동기 회로(62)의 기본 동작을 도시하는 타이밍 도가 도 2b에 도시된다. 전치 구동기 회로(62)는 각각, 전류(I_pdrv)로 제어 신호 전압(V_pdrv)을 풀 업 그리고 풀 다운하여 MPl을 오프 및 온으로 순환시키고, 전압(V_pdrv), 전류(I_pdrv) 및 노드(50)에서의 전압("Vx"로 표시)이 p형 스위칭 트랜지스터에 대해 도 2b에 도시된다. 도시된 바와 같이, 전치 구동기 회로(62)는,

― MPl을 오프로 순환시킬 경우(70)(V_pdrv가 로우에서 하이로 천이), 전류 I_pdrv는, V_drv가 임계 전압 V_{th _off}보다 낮을 때 비교적 높은 레벨(72)로 제공되고, V_drv가 임계 전압 V_{th _off}보다 높을 때 비교적 낮은 레벨(74)로 제공되도록, 그리고

― MPl(76)을 온으로 순환시킬 경우(76)(V_pdrv가 하이에서 로우로 천이), 전류 I_pdrv는, V_pdrv가 임계 전압 V_{th _on}보다 높을 때 비교적 낮은 레벨(78)로 제공되고, V_pdrv가 임계 전압 V_{th _on}보다 낮을 때 비교적 높은 레벨(80)로 제공되도록

I_pdrv를 적응적으로 변화시키도록 배치된다.

도 2b에 도시된 바와 같이, 전치 구동기 회로(62)는 전류(I_pdrv)를 적응적으로 변화시키며, I_pdrv의 크기는 전압(V_pdrv)에 좌우된다. 이런 식으로, 전치 구동기 회로는 "셀프 타이밍(self-timed)"이며, 즉 전치 구동기 전류(I_pdrv)의 강도를 조정하기 위해 필요한 모든 정보가 전치 구동기의 출력(제어 신호(60))의 전압(V_pdrv)으로부터 유도된다.

임계 전압(V_{th _on} 및 V_{th _off})이 적절히 선택된 경우, 상기 전술된 바와 같이 I_pdrv를 적응적으로 조정하는 것은 회로 공통 포인트(51)에서의 di/dt 유도 노이즈를 제한하는 효과를 갖는다. MPl을 턴 오프할 경우, I_pdrv는 초기에 비교적 높은 레벨로 제공된다. 이 기간 동안, MPl의 저항은 매우 적게 변하고, 따라서, di/dt도 낮다. 여기서 높은 I_pdrv 레벨은 스위칭 과도 시간을 최소화하는 경향이 있다. MPl의 저항이 빠르게 변화하기 시작하는 포인트(V_{th _off})에서 V_pdrv가 증가하는 경우, I_pdrv 레벨은 di/dt를 최소화하도록 감소된다. 이와 유사하게, MPl을 턴 온 할 경우, I_pdrv은 초기에 비교적 낮은 레벨로 제공되어, MPl는 천천히 턴 온되고 di/dt는 최소로 된다. 이후, MPl이 본질적으로 온(V_{th _on}) 될 때, I_pdrv가 스위칭 과도 시간을 최소화하기 위해 하이 레벨로 증가된다. 따라서, 현재 전치 구동기 회로는 di/dt 유도 스위칭 노이즈와 스위칭 과도 시간 양자 모두를 감소시키는 경향이 있다.

전치 구동기 회로(62)의 가능한 일 구현예는 도 3a에 도시된다. 회로(62)는 타이밍 및 제어 블록(64)으로부터 입력 단자(100)에서 입력 신호(IN)를 수신한다. 이 예시에서, IN이 하이가 될 때, 스위칭 트랜지스터(MP1)가 턴 온 되어야 하고, IN이 로우가 될 때, MPl은 턴 오프되어야 한다. 전치 구동기 회로는 "소스"측과 "싱크(sink)"측을 갖는다. 소스측은 V_pdrv가 약 (VDD -V_th) 보다 적고 IN은 MPl이 오프로 순환되어야 하는 것을 나타낼 때, 전류(I1)를 제어 신호 라인(60)에 제공하는 제1 전류원(102)을 포함하고, 여기서 V_th는 알려진 전압이다. IN은 MPl가 오프로 순환되어야 하는 것을 나타낼 때, 소스측은 전류(I2)를 제어 신호 라인(60)에 제공하는 제2 전류원(104)을 더 포함한다. IN이 MPl가 오프로 순환되어야 하는 것을 나타낼 때 I_pdrv = I1 + I2가 되도록 전치 구동기 회로를 배치한다.

도 3a에 도시된 예시적인 실시예에서, 전류원(102)은 VDD와 다이오드 접속 FET(MP3) 사이에 접속된 PMOS FET(MP2)로 구현되고, 이 MP3의 드레인/게이트는 제어 신호 라인(60)에 접속된다. 전류원(104)은 VDD와 라인(60) 사이에 접속된 PMOS FET(MP4)로 구현된다. 입력 신호(IN)는 MP2와 MP4의 게이트에 인가된다.

동작에 있어서, 제어 신호 라인(60)의 전압(V_pdrv)이 로우(MPl가 온 되도록)이고, IN이 로우가 되며(MPl이 턴 오프되어야 하는 것을 나타냄), MP3의 게이트-소스 및 드레인 소스 전압은 MP3를 턴 온 시키기에 충분히 클 것이다. IN은 로우일 때, MP2와 MP4가 또한 턴 온 될 것이다. 이들 조건하에서, MP2와 MP3은 넌-제로 전류(I1)를 제어 신호 라인(60)으로 전도할 것이고, MP4는 넌-제로 전류(I2)를 라인(60)으로 전도할 것이어서, 제어 신호 라인(60)에 제공되는 전류는 I1+I2와 동일 하다. 이것은 비교적 높은 I_pdrv 전류에 대응한다.

전류 Il과 I2는 V_pdrv가 증가를 시작하게하도록 할 것이다. V_pdrv가 약 VDD - V_th 까지 증가할 때(V_th는 MP3의 임계 전압이고), MP3는 차단될 것이며, 전류 Il은 0이 된다. 이제, 오직 I2 만이 제어 신호 라인(60)에 전도되고, 이 I2는 비교적 낮은 I_pdrv 전류에 대응한다. MP2, MP3와 MP4의 사이즈는 Il과 I2 사이의 소망하는 관계를 획득하기 위하여 필요에 따라 선택될 수 있다.

전술한 바와 같이, MPl을 턴 오프할 때, 전치 구동기 회로의 목적은, V_pdrv가 특정 임계 전압보다 작을 때 비교적 높은 레벨의 전류 I_pdrv를 제공하고, V_pdrv가 상기 임계 전압보다 클 때 비교적 낮은 레벨의 I_pdrv를 제공하는 것이다. 비교적 낮은 I_pdrv 레벨은, MPl의 전류의 변화율이 그것의 최고일 때 바람직하게 제공되어, 스위칭 MPl로부터 발생한 di/dt 유도 노이즈를 감소시킨다. MPl의 동작은 유사한 임계 전압(여기서는 MP3)으로 다른 PMOS FET를 이용하여 최상으로 에뮬레이트되어서, MP3는 차단되고 전류 I_pdrv는 MP1에서의 전류의 변화율이 막 증가할 때 감소한다.

전치 구동기 회로(62)의 "싱크"측은 유사하게 동작한다. 싱크측은 제3 전류원(110)을 포함하고, V_pdrv가 약 (VDD - V_th2) 보다 작고 IN가 MP1이 온으로 순환되어야 하는 것을 나타낼 때, 이 전류원은 전류(I3)를 제어 신호 라인(60)에 제공하며, 여기서 V_th2는 알려진 전압이다. 싱크측은 제4 전류원(112)을 더 포함하고, IN가 MPl이 온으로 순환되어야 하는 것을 나타낼 때, 이 전류원은 전류(I4)를 제어 신호 라인(60)에 제공한다. IN가 MPl이 온으로 순환되어야 하는 것을 나타낼 때, I_pdrv = I3+I4이 되도록 전치 구동기 회로를 배치한다.

도 3a에 도시된 예시적인 실시예에서, 전류원(110)은 제어 신호 라인(60)과 NMOS FET(MN3) 사이에 접속된 NMOS FET(MN2)로 구현되고, 이 MN3의 소스는 그라운드에 접속된다. 전류원(112)은 라인(60)과 그라운드 사이에 접속된 NMOS FET(MN4)로 구현된다. 입력 신호(IN)는 MN2 및 MN4의 게이트에 인가되고, MN3의 게이트로의 접속은 이하에 논의한다.

PMOS FET(MP5)는 MP1의 동작을 에뮬레이트하는데 사용되고, 이로써, MPl에서의 전류의 변화율이 막 증가할 때를 대략 검출한다. MP5의 게이트는 제어 신호 라인(60)에 접속되고, MP5의 소스는 VDD에 접속된다. MP5의 드레인이 MN5의 드레인과 단락된 경우(도 3a에서 옵션 "A"로서 나타냄), MP5를 통한 전류는 MN5를 통해 MN3에 미러링된다(mirroring). 선택적인 FET(MN6)를 이용한 바람직한 실시예는 이하에 기술된다(도 3a에서 옵션 "B"로 나타냄)

동작시, 제어 신호 라인(60) 상의 전압(V_pdrv)이 하이이고(MPl이 오프가 되도록), IN이 하이로 될 때(MPl이 턴 온 되어야 하는 것을 나타냄), MP5는 오프될 것이다. 결과적으로, 어떠한 전류도 MN3에 미러링되지 않고, 전류원(110)은 오프되며, I3은 0이다. IN이 하이일 때, MN4가 온 되고, 넌제로 전류(I4)를 제어 신호 라인(60)에 전도시킬 것이다. 이러한 조건들 하에서, 제어 신호 라인(60)에 제공된 전류는 I3+I4와 같고, I3=0 이다. 이것은 비교적 낮은 I_pdrv 전류에 대응한다.

전류(I4)는 V_pdrv가 증가를 시작하게 하도록 할 것이다. V_pdrv가 약 (VDD - V_th2) 까지 감소할 때, (여기서, V_th2는 MP5의 임계 전압), MP5는 MN3에 미러링되는 전류를 전도시키기 시작하여, 전류원(110)에 의해 전도되는 전류(I3)가 0에서부터 증가되게 할 것이다. 이제 전류원(110과 112) 양자 모두가 전도할 때, 제어 신호 라인(60)에 제공되는 전류는 I3+I4과 동일해지고, 비교적으로 높은 I_pdrv 전류에 대응한다. MN2-MN5 및 MP5의 사이즈는 I3과 I4 사이에서 소망하는 관계를 획득하기 위하여 필요에 따라 선택될 수 있다.

싱크측 장치는 MPl을 턴 온하기 위한 전술된 목적을 달성하기 위해 기능하며, 상기 목적은, MPl 내의 전류에 대한 변화율이 그것의 최상일 때 비교적 낮은 레벨의 전류 I_pdrv를 제공하여, MPl을 스위칭하는 것으로부터 발생되는 di/dt 유도 노이즈를 감소시키고, 그렇지 않으면 비교적 높은 레벨의 전류 I_pdrv를 제공하여, 스위칭 과도 시간을 감소시키는 것이다.

MPl을 오프 및 온으로 순환시키는 경우 전치 구동기 회로(62)의 동작의 시뮬레이션이 도 3b에 도시된다. 전술한 바와 같이, MPl을 턴 오프할 경우, I_pdrv=Il+I2는 초기에 비교적 높다. 그러나, V_pdrv 가 (VDD - V_{th ( MP3 )}) 보다 더 크면, 전류 Il은 0이 되고 제어 신호 라인 전압(V_pdrv)에 대한 변화율은 작아져서 di/dt 노이즈를 감 소시킨다. MPl을 턴 온 한경우, I3=0이 되기 때문에, I_Pdrv=I3+I4는 초기에 비교적 낮다. 이것은 MPl에 대한 di/dt를 감소한다. 그러나, V_pdrv가 (VDD - V_{th ( MP5 )}) 보다 낮은 경우, I3은 넌제로가 되고, I_pdrv은 비교적 높게 되며, 제어 신호 라인 전압 V_pdrv에 대한 변화율은 스위칭 과도 시간을 감소시키기 위해 증가된다.

바람직한 실시예에서, MP5의 드레인은 MN5의 드레인과 단락되지 않고(옵션 "A"에 따라서), 오히려 NMOS FET(MN6)이 MP5와 MN5 사이에서 접속된다(도 3a에서 옵션 "B"로 나타냄). 그렇게 배치된 경우, V_pdrv는 (VDD-V_{th _ PMOS}) 미만일 때(V_{th _ PMOS}는 PMOS FET(MP5)의 임계 전압이다), MP5가 턴 온된다. MP5의 드레인 전류는, MN5의 게이트쪽 또는 MN5의 드레인쪽인 2개의 경로를 취할 수 있다(MN6은 적어도 부분적으로 온으로 가정). V_pdrv가 MN6을 턴 오프하기에 충분히 낮지 않다면, MN6은 저항기로서 작용하고, MP5의 드레인 전류는 MN5의 드레인을 통해 흐르며, MN5의 게이트 전압은 MP5 전류에 의해 설정된다. V_pdrv가 계속 감소할 때, MP6의 저항이 증가하는 것처럼 MN5의 드레인 전류가 증가한다. 결과적으로, MN5의 게이트 전압이 증가한다. MN6의 저항이 MN5를 통한 전류를 제한하기 시작하도록 V_pdrv가 충분히 낮은 경우, MP5의 드레인 전류는 MN5의 게이트로 흐르게 되고 MN5(및 MN3)의 게이트 전압은 VDD까지 오른다. V_pdrv가 V_{th _ NMOS} 미만인 경우(V_{th _ NMOS}은 NMOS FET(MN6)의 임계 전압이고), MN6은 완전히 턴 오프되고, MN5를 통해 전류가 흐르지 않고, MN5와 MN3의 게이트 전압은 VDD이다. 따라서, V_pdrv가 하이에서 로우로 천이된 후, FET(MN6)은 전류가 MN5를 통해 흐르는 것을 막아 MN3의 게이트 전압이 VDD가 되는 것을 보증한다.

전치 구동기 회로(62)는 다양한 방법으로 구현될 수 있음에 주의하자. 예를 들어, 전류원(102)의 2개의 대체 실시예가 도 3c와 도 3d에 도시된다. 도 3a에서와 같이, 이들 실시예의 양자 모두는, V_pdrv가 약 (VDD - V_th) 미만으로 되는 경우, 넌-제로 Il 전류를 제어 신호 라인(60)에 전도하며, 여기서 V_th는 MP3a(도 3c에서) 또는 MP3b(도 3d에서)의 임계 전압이다. 그러나, V_pdrv가 약 (VDD - V_th)까지 증가하는 경우, MP3는 차단되고 전류 Il는 제로가 될 것이다.

본 전치 구동기가 도 3a에 도시된 바와 같이 배치되는 경우, 진성 클램핑 장치(clamping mechanism)는, 노드(50)에서 전압(Vx)이 "하이"(VDD 근처)와 "로우"(그라운드 근처) 상태 사이에서 천이될 때 언제든지 플레이 상태가 되고, 그러한 천이 동안 전치 구동기의 출력의 강도를 약하게 하거나 취소(negate)하도록 작용하여서, di/dt 유도 노이즈를 더 감소시킨다. 클램핑 장치의 동작은, MPl이 턴 온되는 경우에 대해서는 도 4a에, MPl이 턴 오프되는 경우에 대해서는 도 4b에 도시한다. 도 2a를 참조하여, 일부 용량이 MPl의 게이트 및 그것의 드레인과 소스 단자 사이에 존재한다. 이 용량은 FET의 게이트 및 FET의 드레인과 소스 단자 사이에서 고유하게 존재하는 기생 용량(C_p1, C_p2) 단독으로 구성될 수도 있고, MPl의 게이 트와 드레인 사이에 접속되는 의도적으로 부가된 용량(C1)을 더 포함할 수도 있다. 전압(Vx)가 변화하지 않을 때, 전치 구동기 출력 전류(I_pdrv)는 Cl(존재한다면) 뿐만 아니라 MPl의 게이트-소스와 게이트-드레인 용량(C_p1 및 C_p2)을 충전한다. 이러한 조건 하에서, MPl의 게이트 전압(V_pdrv)은 I_pdrv 와 총 MPl 게이트 용량에 따른 비율로 변경된다.

그러나, 전압(Vx)이 천이할 경우, Vx는 변화하는 비율로 부가 전류가 MPl의 게이트-드레인 용량을 통해, 그리고 Cl(존재한다면)을 통해 흐르도록 한다. 결과적으로, I_pdrv는 이 추가 전류를 공급해야 하고, 더 적은 전류가 MPl 게이트 용량을 충전하도록 사용가능하며, 따라서 V_pdrv의 변화율을 감소시킨다. Vx 천이와 같이, 그것의 변화율은 정상 상태(steady state)에 도달할 것이고, 이 시점에서, MPl의 게이트-드레인 용량을 통해 그리고 Cl을 통해 흐르는 전류는 I_pdrv와 동일하다. 이와 같이, 이 기간 동안에, 어떠한 전치 구동기 출력 전류도 MPl의 게이트-소스 용량을 충전하기 위해 사용되지 않고, V_pdrv의 변화율은 (그리고 MPl의 드레인 전류) 0이다. 이 기간을 "클램핑(clamping)" 기간이라고 지칭한다. 클램핑 기간 동안, 전치 구동기 회로는 MPl의 게이트 전압을 변경하기 위하여 어떠한 전류도 제공하지 않고, 전치 구동기 강도는 본질적으로 제로이고, MP1의 게이트 전압이 거의 일정하게 유지될 것이다.

캐패시터(C1)는 본 전치 구동기 회로의 동작에 대한 본질적인 것이 아님에 주의하자. 그러나, MPl의 게이트와 드레인 사이의 일부 용량은 작동하기 위해 전술한 클램핑 장치가 필요하다. 캐패시터(C1)를 추가하는 것은 클램핑 기간의 지속기간을 증가시키는 MPl의 게이트-드레인 용량을 증가시키고, 따라서 Vx의 변화율을 더 감소시키기 위해 작용하며, 그럼으로써 빠른 스위칭에 기인한 전자기 간섭(electromagnetic interference)을 감소시킨다.

전술한 바와 같이, NMOS 스위칭 트랜지스터(12)는 PMOS 스위칭 트랜지스터(10)가 하는 것보다 di/dt 유도 노이즈에 영향을 덜 미친다. 그러나, 조정기 성능을 더 향상시키기 위하여, 전치 구동기(62)와 유사한 전치 구동기(66)가 NMOS 스위칭 트랜지스터(12)를 구동하기 위해 사용될 수 있다.

이러한 전치 구동기(66)의 하나의 가능한 실시예는 도 5에 도시된다. 회로는 타이밍 및 제어 블록(64)으로부터 입력 단자(120)에서 입력 신호(IN)를 수신한다. 이러한 예시에 있어서, IN가 하이로 가는 경우, 스위칭 트랜지스터(MN1)은 턴 오프되어야 하고, IN이 로우로 가는 경우, MNl은 턴 온 되어야 한다. 입력 신호(IN)는PMOS FET(MP6) 및 NMOS FET(MN7)에 접속되고, MP6는 VDD와 전치 구동기의 출력(122) 사이에 접속되고, MN7는 출력(122)와 그라운드 사이에 접속되고, 출력(122)에서의 전압은 "V_ndrv"로 나타낸다. IN이 하이인 경우, MN7 은 V_ndrv에 따라 풀 다운되고 IN이 로우인 경우, MP6은 V_ndrv에 따라 풀 업 된다.

조정기 성능을 향상시키기 위해서, PMOS FET(MP7)는 VDD와 출력(122) 사이에 접속되고, MNl이 턴 온되고 V_ndrv이 약 V_{th _ NMOS}까지 증가되는 경우 이 PMOS FET는 턴 온되며, 여기서 V_{th _ NMOS}는 MNl의 임계 전압이다. MP7가 온 인 경우, 전치 구동기 회로의 출력 전류(I_ndrv)의 크기를 증가시키고, 이로써 MNl의 게이트-소스 기생 용량을 충전시키도록 여분의 충전 전류를 제공하여, V_ndrv의 과도 시간을 감소시켜 조정기의 효율성을 향상시킨다.

PMOS FET(MP8)는 VDD와 노드(124) 사이에 접속되고, 이 노드는 MP7의 게이트에 접속된다. IN이 하이(MNl이 오프되어야 하는 것을 나타냄)인 경우, 인버터(126)의 출력은 MP8를 턴 온하고, MP7의 게이트에서 풀 업하여 이 출력을 오프로 유지한다.

MNl이 온이고, IN이 로우인 경우, 인버터(126)의 출력은 하이이고, NMOS FET (MN8)은 턴 온된다. 이러한 경우에, 노드(124)에서의 전압은 V_ndrv의 값에 좌우된다. 이러한 관계는 VDD와 노드(124) 사이에 직렬로 접속된 PMOS FET들(MP9와 MPlO)을 사용하여 결정되고, MP9의 게이트는 노드(124)에 접속되고 MPlO의 게이트는 출력(122)에 접속되며, NMOS FET(MN9)는 노드(124)와 MN8 사이에 접속되고, MN9의 게이트는 출력(122)에 접속된다.

동작시, IN이 하이에서 로우로 천이되어 MNl을 턴 온하는 처리를 시작한다. 이것은 MN8을 턴 온하고 MP8를 턴 오프한다. 초기에, V_ndrv는 그라운드이거나 또는 그라운드 근처이다. V_ndrv은 V_{th _ NMOS} 미만인 동안(V_{th _ NMOS}는 MN9의 임계 전압이고, 스위칭 트랜지스터(MN1)의 동작을 모방한다), MN9는 오프되며, MP9와 MPlO를 통해 흐르 는 전류는 없고, 따라서 어떠한 전류도 MN7을 통해 흐르지 않는다. V_ndrv가 약 V_{th _ NMOS} 까지 증가하는 경우, MN9는 온되고 그것의 드레인 전류는 MP9를 통해 MN7에 미러링된다. V_ndrv가 계속 증가할 때, MPlO의 저항은 MP9를 통한 전류를 제한하기 시작하고, MN9 드레인 전류는 그라운드를 향한 노드(124)를 풀링할 것이고, MP7를 통한 전류는 증가한다. V_ndrv가 (VDD- V_{th _ PMOS}) 보다 더 커지는 경우, MPlO이 완전히 턴 오프되고, MP9를 통한 전류가 없고, 노드(124)가 그라운드되고, MP7가 완전히 턴 온되어, I_ndrv를 비교적 높게 한다.

이렇게 배치되는 경우, 조정기의 효율성은 전술한 바와 같이 향상된다. 도 5에 도시된 구현예는 또한, MNl을 턴 온하고 MNl을 턴 오프하는 경우 발생하는 천이 시간 그리고 그라운드 바운스와 거의 동일한 것을 보장하도록 작용한다.

본 전치 구동기 회로는 동기 벅 타입 스위칭 조정기를 사용하여 도시하였지만, 본 발명은 이 조정기 구성으로 제한되는 것이 아니다. 여기에 설명된 전치 구동기 회로는 하나 이상의 스위칭 조정기에 의해 발생되는 di/dt 유도 노이즈를 감소시키기 위해 임의의 스위칭 조정기 구조와 함계 사용될 수 있을 것이다.

여기에 설명된 특정 전치 구동기 회로 구현예는 단지 예시이다. PMOS 전치 구동기(62)와 NMOS 전치 구동기(66) 양자 모두는 많은 상이한 방법으로 구현될 수 있다. 전치 구동기가 이러한 전치 구동기의 출력 전류(들)가 조정기의 스위칭 트랜지스터(들)에 의해 생성되는 di/dt 유도 노이즈를 제한하기 위해 적응적으로 조정 되도록 배치되는 것만 본질이다.

본 발명의 특정 실시예가 도시되고 기술되었지만, 당업자에 의해 다수의 변형 및 대체 실시예가 발생할 수 있다. 따라서, 본 발명은 첨부된 청구항의 관점에서만 제한되도록 의도되었다.

Claims (23)

1. 스위칭 조정기로서,

   트랜지스터를 온(on) 및 오프(off)로 순환시키는 제1 제어 신호에 응답하여 공급 전압원 VDD과 제1 노드 사이의 전류(i)를 전도하도록 접속되는 제1 스위칭 트랜지스터(MP1);

   상기 제1 스위칭 트랜지스터가 di/dt에 따라 변하는 노이즈를 회로 공통 포인트에서 유도하도록 상기 제1 노드와 상기 회로 공통 포인트 사이에 도전로를 제공하는 회로부(MN1); 및

   상기 제1 제어 신호를 상기 제1 스위칭 트랜지스터에 제공하도록 접속되는 전치 구동기(pre-driver) 회로(62)로서, 상기 제1 제어 신호는 상기 전치 구동기 회로가 상기 제1 스위칭 트랜지스터를 온 및 오프로 순환시키기 위해 전류 I_drv를 이용하여 풀 업(pull up) 및 풀 다운(pull down)하는 전압 V_drv을 갖고, 상기 전치 구동기 회로는 V_drv을 상기 전치 구동기 회로 내의 각각의 FET들(MP3, MP5)로부터 도출되는 제1 및 제2 임계 전압과 비교하기 위한 수단을 포함하는 것인, 상기 전치 구동기 회로(62)

   를 포함하며,

   상기 전치 구동기 회로는,

   상기 스위칭 트랜지스터를 오프로 순환시키는 경우, V_drv가 상기 제1 임계 전압보다 작을 때 상기 전류 I_drv는 제1 레벨이 되고, V_drv가 상기 제1 임계 전압보다 클 때 상기 전류 I_drv는 제2 레벨이 되고;

   상기 스위칭 트랜지스터를 온으로 순환시키는 경우, V_drv가 상기 제2 임계 전압보다 클 때 상기 전류 I_drv는 상기 제2 레벨이 되고, V_drv가 상기 제2 임계 전압보다 작을 때 상기 전류 I_drv는 상기 제1 레벨이 되고;

   상기 제1 레벨 및 상기 제2 레벨 간의 전류 I_drv의 조정이 상기 회로 공통 포인트에서 di/dt 유도 노이즈를 제한하도록 구성되며, 상기 전류 I_drv의 제1 레벨은 상기 전류 I_drv의 제2 레벨보다 큰 것인, 스위칭 조정기.
2. 제1항에 있어서, 상기 제1 노드와 상기 회로 공통 포인트 사이에 도전로를 제공하는 상기 회로부는 제2 제어 신호에 응답하여 온 및 오프로 순환되는 제2 스위칭 트랜지스터를 포함하는 것인, 스위칭 조정기.
3. 제1항에 있어서, 상기 제1 스위칭 트랜지스터는 p형 트랜지스터인 것인, 스위칭 조정기.
4. 제3항에 있어서, 상기 전치 구동기 회로는,

   상기 제1 스위칭 트랜지스터가 온 및 오프로 순환되어야 하는 때를 나타내는 입력 신호를 수신하는 입력 단자(100);

   상기 제1 제어 신호가 제공되는 출력 단자(60);

   V_drv이 상기 제1 임계 전압보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 넌-제로(non-zero) 전류(I1)를 상기 출력 단자에 제공하는 제1 전류원(102)으로서, 상기 제1 임계 전압은 (VDD - V_th1)과 대략 동일하고, 여기서 V_th1는 알려진 전압인 것인, 상기 제1 전류원(102); 및

   상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 넌-제로 전류 I2를 상기 출력 단자에 제공하는 제2 전류원(104)으로서, 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 상기 전치 구동기 회로는 I_drv = I1+I2가 되도록 구성되는 것인, 상기 제2 전류원(104)

   을 포함하는 "소스(source)"측; 및

   V_drv이 상기 제2 임계 전압보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 온으로 순환되어야 하는 것을 나타낼 때, 넌-제로 전류 I3를 상기 출력 단자에 제공하는 제3 전류원(110)으로서, 상기 제2 임계 전압은 (VDD - V_th2)과 대략 동일하고, 여기서 V_th2는 알려진 전압인 것인, 상기 제3 전류원(110); 및

   상기 입력 신호가 상기 제1 스위칭 트랜지스터가 온으로 순환되어야 하는 것을 나타낼 때, 넌-제로 전류 I4를 상기 출력 단자에 제공하는 제4 전류원(112)으로서, 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 온으로 순환되어야 하는 것을 나타낼 때, 상기 전치 구동기 회로는 I_drv = I3+I4가 되도록 구성되는 것인, 상기 제4 전류원(112)

   을 포함하는 "싱크(sink)"측

   을 포함하는 것인, 스위칭 조정기.
5. 제4항에 있어서, 상기 제1 전류원은,

   상기 입력 신호에 따라 변하는 신호를 수신하기 위해 접속되는 자신의 게이트, 및 VDD와 제2 노드 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제1 PMOS FET(field-effect transistor)(MP2); 및

   상기 제2 노드와 상기 출력 단자 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제2 다이오드-접속 PMOS FET(MP3)

   를 포함하여,

   V_drv가 약 (VDD - V_th1)보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 상기 제1 및 제2 PMOS FET들은 상기 넌-제로 전류 I1를 상기 출력 단자에 전도하고, V_th1은 상기 제2 PMOS FET의 임계 전압인 것인, 스위칭 조정기.
6. 제4항에 있어서, 상기 제1 전류원은,

   VDD와 제2 노드 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제1 다이오드-접속 PMOS FET(MP3a); 및

   상기 입력 신호에 따라 변하는 신호를 수신하기 위해서 접속되는 자신의 게이트, 및 상기 제2 노드와 상기 출력 단자 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제2 PMOS FET(MP2a)

   를 포함하여,

   V_drv는 약 (VDD - V_th1)보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 상기 제1 및 제2 PMOS FET들은 상기 넌-제로 전류 I1를 상기 출력 단자에 전도하고, V_th1은 상기 제1 PMOS FET의 임계 전압인 것인, 스위칭 조정기.
7. 제4항에 있어서, 상기 제1 전류원은,

   상기 출력 단자에 접속되는 자신의 게이트, 및 VDD와 제2 노드 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제1 PMOS FET(MP3b); 및

   상기 제2 노드와 상기 출력 단자 사이에 접속되는 자신의 드레인-소스 회로,및 상기 입력 신호에 따라 변하는 신호를 수신하기 위해서 접속되는 자신의 게이트를 갖는 제2 PMOS FET(MP2b)

   를 포함하여,

   V_drv는 약 (VDD - V_thl)보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 상기 제1 및 제2 PMOS FET들은 상기 넌-제로 전류 I1를 상기 출력 단자에 전도하고, V_th1은 상기 제1 PMOS FET의 임계 전압인 것인, 스위칭 조정기.
8. 제4항에 있어서, 상기 제2 전류원은 상기 입력 신호에 따라 변하는 신호를 수신하기 위해서 접속되는 자신의 게이트, 및 VDD와 상기 출력 단자 사이에 접속되는 자신의 드레인-소스 회로를 갖는 PMOS FET(MP4)를 포함하여,

   상기 입력 신호가 상기 제1 스위칭 트랜지스터가 오프로 순환되어야 하는 것을 나타낼 때, 상기 FET는 넌-제로 전류 I2를 상기 출력 단자에 전도하는 것인, 스위칭 조정기.
9. 제4항에 있어서, 상기 제3 전류원은,

   상기 입력 신호에 따라 변하는 신호를 수신하기 위해서 접속되는 자신의 게이트, 및 상기 출력 단자와 제2 노드 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제1 NMOS FET(field-effect transistor)(MN2);

   상기 제2 노드와 상기 회로 공통 포인트 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제2 NMOS FET(MN3); 및

   V_drv가 약 (VDD-V_th2)보다 작을 때 상기 제2 NMOS FET를 턴 온하도록 구성되는 회로부

   를 포함하여,

   V_drv가 약 (VDD-V_th2)보다 작고 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 온으로 순환되어야 하는 것을 나타낼 때, 상기 제1 및 제2 NMOS FET들이 상기 출력 단자로부터의 상기 넌-제로 전류 I3를 전도하는 것인, 스위칭 조정기.
10. 제9항에 있어서, 상기 제2 NMOS FET를 턴 온하도록 구성되는 회로부는,

    상기 출력 단자에 접속되는 자신의 게이트, 및 VDD와 제3 노드 사이에 접속되는 자신의 드레인-소스 회로를 갖는 제1 PMOS FET(MP5); 및

    상기 제3 노드와 상기 회로 공통 포인트 사이에 접속되고, 상기 제2 NMOS FET로 전류 미러(current mirror)를 형성하도록 구성되어, 상기 제1 PMOS FET의 전류가 상기 제2 NMOS FET에 미러링(mirroring)되도록, 그리고 V_drv가 약 (VDD-V_th2)보다 작을 때 -여기서, V_th2는 상기 제1 PMOS FET의 임계 전압임-, 상기 제2 NMOS FET이 턴 온되어 상기 넌-제로 전류 I3를 전도하는 것인 제3 NMOS FET(MN5)

    를 포함하는 것인, 스위칭 조정기.
11. 제4항에 있어서, 상기 제4 전류원은, 상기 입력 신호에 따라 변하는 신호를 수신하기 위해서 접속되는 자신의 게이트, 및 상기 출력 단자와 상기 회로 공통 포인트 사이에 접속되는 자신의 드레인-소스 회로를 갖는 NMOS FET(field-effect transistor)(MN4)를 포함하여, 상기 입력 신호가 상기 제1 스위칭 트랜지스터가 온으로 순환되어야 하는 것을 나타낼 때, 상기 NMOS FET가 상기 출력 단자로부터의 상기 넌-제로 전류 I4를 전도하는 것인, 스위칭 조정기.
12. 제1항에 있어서, 상기 제1 노드는, 온 및 오프로 순환되는 상기 제1 스위칭 트랜지스터에 응답하여 제1 및 제2 상태 사이에서 천이되고, I_drv의 일부를 상기 제1 스위칭 트랜지스터로부터 전환시켜 상기 제1 노드에서의 전압이 상기 제1 및 제2 상태 사이에서 천이되는 동안 V_drv의 변화율을 감소시키는, 상기 제1 노드와 상기 제어 신호 사이에 접속되는 캐패시턴스(C1)를 더 포함하는 것인, 스위칭 조정기.
13. 제1항에 있어서, 상기 제1 노드와 회로 공통 포인트 사이에 도전로를 제공하는 상기 회로부는 제2 제어 신호에 응답하여 온 및 오프로 순환되는 제2 스위칭 트랜지스터(MN1)를 포함하고, 상기 회로부는 상기 제1 노드와 상기 조정기의 출력 단자 사이에 접속되는 인덕터(56)를 더 포함하고, 상기 조정기는 동기 벅 조정기(synchronous buck regulator)로서 동작하도록 구성되는 것인, 스위칭 조정기.
14. 제1항에 있어서, 상기 제1 노드와 회로 공통 포인트 사이에 도전로를 제공하는 상기 회로부는 제2 제어 신호에 응답하여 온 및 오프로 순환되는 제2 N형 스위칭 트랜지스터(MN1)을 포함하고,

    상기 조정기는 상기 제2 제어 신호를 상기 제2 스위칭 트랜지스터에 제공하기 위해서 접속되는 제2 전치 구동기 회로(66)를 더 포함하고, 상기 제2 제어 신호는 상기 제2 전치 구동기 회로가 상기 제2 스위칭 트랜지스터를 온 및 오프로 순환시키기 위하여 전류 I_drv2를 이용하여 풀 업 및 풀 다운하는 전압 V_drv2를 갖고,

    상기 제2 전치 구동기 회로는, 상기 제2 스위칭 트랜지스터가 온으로 순환되는 경우, 제1 레벨 및 제2 레벨 간의 I_drv2의 조정이 조정기의 효율성을 향상시키기 위해, V_drv2가 임계 전압 V_th3보다 작을 때 I_drv2는 상기 제1 레벨이 되도록, 그리고 V_drv2가 V_th3보다 클 때 I_drv2는 상기 제2 레벨이 되도록 I_drv2를 변화시키도록 구성되고, 여기서 V_th3는 알려진 전압이고, I_drv2의 상기 제1 레벨은 I_drv2의 상기 제2 레벨보다 작은 것인, 스위칭 조정기.
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