KR920009720B1 - 반도체집적회로의 출력회로 - Google Patents

반도체집적회로의 출력회로 Download PDF

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KR920009720B1
KR920009720B1 KR1019890016965A KR890016965A KR920009720B1 KR 920009720 B1 KR920009720 B1 KR 920009720B1 KR 1019890016965 A KR1019890016965 A KR 1019890016965A KR 890016965 A KR890016965 A KR 890016965A KR 920009720 B1 KR920009720 B1 KR 920009720B1
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유지 와타나베
히로시 사하라
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가부시키가이샤 도시바
아오이 죠이치
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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Abstract

내용 없음.

Description

반도체집적회로의 출력회로
제1도는 본 발명의 제1실시예에 따른 반도제집적회로의 출력회로의 일례를 나타낸 회로도.
제2도는 제1도의 출력회로의 동작을 나타낸 파형도.
제3도는 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로의 일례를 나타낸 회로도.
제4도는 제3도의 출력회로의 동작을 나타낸 파형도.
제5도는 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로의 다른 예를 나타낸 회로도.
제6도는 제5도의 출력회로의 동작을 나타낸 파형도.
제7도는 본 발명의 제3실시예에 따른 반도제집적회로의 출력회로의 일례를 나타낸 회로도.
제8도는 종래 반도체집적회로의 출력회로의 일례를 나타낸 회로도.
제9도는 제8도의 출력회로의 동작을 나타낸 파형도.
제10도는 종래 반도체집적회로의 출력회로의 출력노드에 저항이 접속된 상태를 나타낸 회로도.
제11도는 반도체집적회로의 입력회로의 일례를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11,12 : 출력용 제1트랜지스터 2 : 출력용 제2트랜지스터
10,30,50,70,71 : 구동제어회로 72 : 지연회로
[산업상의 이용분야]
본 발명은 반도체집적회로의 출력회로에 관한 것으로, 예컨대 절연게이트형(MOS)반도체메모리에 사용되는 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, MOS메모리에 사용되는 출력회로는 예컨대 제8도에 도시된 바와 같이 Vcc전원노드와 Vss전원노드(접지전위)간에 출력용 MOS형 N채널 제1트랜지스터(1) 및 제2트랜지스터(2)가 직렬로 접속되고, 이 2개의 트랜지스터(1,2)의 각 게이트에 대응되게 상보적인 신호 C,
Figure kpo00001
가 각각 공급되며, 이 2개의 트랜지스터(1,2)의 직렬접속점이 출력노드로 되어 있다.
지금 신호 C,
Figure kpo00002
가 대응되게 하이레벨(“1”), 로우레벨(C,
Figure kpo00003
)인 경우에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 대응되게 온, 오프되어 “1”출력상태로 된다. 이에 반해 신호 C,
Figure kpo00004
대응되게 로우레벨(C,
Figure kpo00005
), 하이레벨(“1”)인 경우에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 대응되게 오프,온되어 “0”출력상태로 된다. 또, 신호 C,
Figure kpo00006
가 동시에 “0”레벨인 경우에는 제1MOS트랜지터(1) 및 제2MOS트랜지스터(2)가 동시에 오프되기 때문에 출력노드가 전위적으로 부유상태로 되어 고임피던스상태가 된다.
그런데, 제9도에 도시된 바와 같이 상기 “0”출력상태로될때의 신호
Figure kpo00007
의 레벨변화가 급격하면, 제2트랜지스터(2)가 온될때 급속히 온되고 출력노드에 접속되어 있는 부하용량에 축적되어 있던 전하가 Vss노드를 향해서 급속히 방전되기 때문에 Vss노드의 전위가 펄스모양으로 높아져 Vss노드에 하이레벨의 노이즈가 발생하게 된다.
한편, 신호 C,
Figure kpo00008
가 동시에 “0”레벨일때 출력노드가 전위적으로 부유상태로 되는 것을 방지하기 위해서, 제10도에 도시된 바와 같이 출력노드와 Vcc′노드 및 Vss′노드가에 저항을 각각 접속시켜 놓아 신호 C,
Figure kpo00009
가 동시에 C,
Figure kpo00010
레벨일때 출력노드를 어떤 중간전위로 할 경우가 있다.
그러나, 이 출력회로는 신호 C를 “0”레벨로 하고 신호
Figure kpo00011
를 “1”레벨로부터 “0”레벨로 해서 상기 “0”출력상태를 해제하고 고임피던스상태로 될때, 이 신호
Figure kpo00012
가 급격하게 “1”레벨로부터 “0”레벨로 되면 제2트랜지스터(2)는 순간적으로 오프상태로 되어 Vcc′노드로부터 저항(R1) 및 제2트랜지스터(2)를 매개해서 Vss노드로 그때로까지 흘러들어오던 전류가 급격히 두절되게 된다. 이 경우, Vss노드측의 배선이라던지 본딩와이어라던지 리드프레임등에 존재하는 인덕턴스성분을 L, 상기 전류의 변화량을 di, 시간의 변화량을 dt로 하면, △V=L·(di/dt)로 표현되는 전압노이즈가 Vss노드에 발생하게 되어 Vss노등의 전위가 펄스모양으로 낮아지게 된다.
상기한 바와 같이 출력회로의 “0”데이터출력시 혹은 “0”데이터출력해제시의 출력반전시에 Vss노드의 전위가 펄스모양으로 높아지기도 하고 낮아지기도 하는 노이즈가 발생하게 되면, 이 출력회로와 동일 칩상에 형성되어 있는 다른 내부회로, 예컨대 제11도에 도시된 바와 같은 2단의 CMOS인버터로 된 입력버퍼(IV)에 오동작이 발생하게 된다.
즉, 이 입력버퍼(IV)의 입력(Vin)이 예컨대 하이레벨일 때 상기한 바와 같은 Vss노드의 전위가 펄스모양으로 높아지는 것과 같은 노이즈가 발생하게 되면, 이 하이레벨의 입력(Vin)과 Vss노드의 전위차가 작아져 초단의 인버터(IV1)는 입력(Vin)이 로우레벨인 것으로 검지하기 때문에 그 출력(Vout)은 하이레벨로 되어 다음단의 인버터(IV2)의 출력(Vint)이 로우레벨로 되게 되므로 반도체집적회로가 오동작을 일으키게 된다.
또, 제8도에 있어서 “1”출력상태로 될때의 신호 C의 레벨변화가 급격하면, 제1트랜지스터(1)가 급속히 온되어 Vcc노드로부터 제1트랜지스터(1)를 매개해서 출력노드로 급격하게 전류가 흐르게 된다. 이 경우, Vcc노드측의 배선이 라든지 본딩와이어라든지 리드프레임등에 존재하는 인덕턴스 성분을 L, 상기 전류의 변화량을 di, 시간의 변화량을 dt로 하면, △V=L·(dl/dt)로 표현되는 전압노이즈가 Vcc노드에 발생해서 Vcc노드의 전위가 낮아지게 된다.
또, 제8도에 있어서 신호 C가 “1”레벨에서 “0”레벨로 되어 상기 “1”출력상태를 해제하고 고임피던스상태로 될때, 이 신호 C가 급격하게 “1”레벨로부터 “0”레벨로 되면 제1트랜지스터(1)는 순간적으로 오프상태로 되어 이 경우에도 상기한 바와 같이 △V=L·(di/dt)로 표현되는 전압노이즈가 Vcc노드에 발생해서 Vcc노드의 전위가 낮아지게 된다.
상기한 바와 같이 출력회로의 “1”데이터출력시 혹은 “1”데이터해제시의 출력반전시의 Vcc노드의 전위가 펄스모양로 낮아지기도 하고 높아지기도 노이즈가 발생하게 되면, 이 출력회로와 동일 칩상에 형성되어 있는 다른 내부회로, 예컨대 상기 제11도에 나타낸 바와 같은 입력버퍼(IV)에 오동작이 발생하게 된다.
상기한 바와 같은 출력회로의 출력변화시 발생하는 노이즈는 MOS메모리의 다비트화가 진행됨에 따라 한번에 다수의 출력회로가 동작하게 되어 출력전류의 변화가 커짐에 따라 더욱 커지기 때문에 중대한 문제가 된다.
[발명의 목적]
이에 본 발명은 상기한 바와 같은 출력회로의 출력변화시 발생하는 노이즈에 기인해서 집적회로내부회로의 오동작이 발생한다고 하는 문제점을 해결하기 위해 발명된 것으로, 상기 출력회로의 출력변화시 발생하는 노이즈를 줄일 수 있고, 집적회로내부회로의 오동작을 방지할 수 있도록 된 반도체집적회로의 출력회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체집적회로의 출력회로는, 제1전원노드와 제2전원노드간에 직렬로 접속된 출력용 MOS형 제1트랜지스터 및 제2트랜지스터를 갖추고 이 2개의 트랜지스터의 각 게이트에 별개의 신호가 인가되는 반도체집적회로의 출력로에 있어서, 상기 제2전원노드측에 접속되어 있는 제2트랜지스터를 온상태로 구동시킬때에는 이 제2트랜지스터의 상호컨덕턴스가 그다지 높아지지 않는 레벨까지는 그 게이트전위를 어느 정도 급속히 상승시키고 그후에는 상기 제2트랜지스터의 상호 컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위를 천천히 상승시키며, 상기 제2트랜지스터를 온상태로부터 오프상태로 할때에는 이 제2트랜지스터의 상호컨덕턴스가 어느 정도 낮아지는 레벨까지는 그 게이트전위를 천천히 하강시키고 그후에는 상기 제2트랜지스터의 상호컨덕턴스가 어느 정도 낮아지는 레벨까지는 그 게이트전위를 하강시키도록 구동하는 구동제어회로를 구비하여 구성된다.
또, 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로는, 제1전원노드의 제2전원노드간에 직렬로 접속된 출력용 MOS형 제1트랜지스터 및 제2트랜지스터를 갖추고 이 2개의 트랜지스터의 각 게이트에 별개의 신호가 인가되는 반도체집적회로의 출력회로에 있어서, 상기 제1전원노드측에 접속되어 있는 제1트랜지스터를 온상태로 구동시킬 때에는 그 게이트전위의 상승을 2단계로 변화시키고, 이 제1트랜지스터를 온상태로부터 오프상태로 할때에는 그 게이트전위의 하강을 2단계로 변화시키도록 구동하는 구동제어회로를 구비하여 구성된다.
또한, 본 발명의 제3실시예에 따른 반도체집적회로의 출력회로는, 제1전원노드와 제2전원노드간에 직렬로 접속된 출력용 MOS형 제1트랜지스터 및 제2트랜지스터를 갖추고 이 2개의 트랜지스터의 각 게이트에 별개의 신호가 인가되는 반도체집적회로의 출력회로에 있어서, 상기 제1트랜지스터가 2개의 트랜지스터로 분할되고, 상기 제1트랜지스터를 온상태로부터 오프상태로 할때에 상기 분할된 2개의 트랜지스터중 한쪽 트랜지스터의 게이트전위의 하강과 다른쪽 트랜지스터의 게이트전위의 하강에 소정의 시간차를 두어 상기 한쪽 트랜지스터의 게이트전위의 하강을 상기 다른쪽 트랜지스터의 게이트전위의 하강보다 천천히 변화시키도록 구동하는 구동제어회로를 구비하여 구성된다.
[작용]
상기와 같이 구성된 본 발명의 제1실시예에 바른 반도체 집적회로의 출력회로에 의하면, 제2트랜지스터를 온상태로 구동시킬때에 제2전원노드로 급격히 전하가 유입되는 것을 방지할 수 있고, 또 제2트랜지스터를 온상태로부터 오프상태로할때 제2전원노드에 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에, 제2전원노드에 발생하는 노이즈를 줄일 수 있게 되어 집적회로내부회로의 오동작을 방지할 수가 있게 된다.
또, 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로에 의하면, 제1트랜지스터를 온상태로 구동시킬때에 제1전원노드로부터 제1트랜지스터에 급격히 전류가 유입되는 것을 방지할 수 있고, 또 제1트랜지스터를 온상태로 부터 오프상태로 할때에 제1전원노드로 부터 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에, 제1전원노드에 발생하는 노이즈를 줄일 수 있게 되어 집적회로내부회로의 오동작을 방지할 수가 있게 된다.
또한, 본 발명의 제3실시예에 따른 반도체집적회로의 출력회로에 의하면, 제1트랜지스터를 온상태로부터 오프상태로할때에 제1전원노드로부터 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에, 제1전원노드에 발생하는 노이즈를 줄일 수 있게 되어 집적회로내부회로의 오동작을 방지할 수가 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 반도체집적회로의 출력회로의 일례를 나타낸 것으로, Vcc전원노드와 Vss전원노드(접지전위)간에 출력용 MOS형 N채널 제1트랜지스터(1) 및 제2트랜지스터(2)가 직렬로 접속되고, 이 2개의 트랜지스터(1,2)의 각 게이트에 별개의 신호(C,
Figure kpo00013
)가 인가되며, 이 2개의 트랜지스터(1,2)의 직렬접속점이 출력노드로 되어 있다.
도면에서 참조부호 10은 Vss노드측에 접속되어 있는 제2트랜지스터(2)를 구동제어 하기위한 구동제어회로인 바, 이 구동제어회로(10)는 Vss노드측에 접속되어 있는 제2트랜지스터(2)를 온상태로 구동시킬때에는 이 제2트랜지스터(2)의 상호 컨덕턴스가 그다지 높아지지 않는 레벨까지는 이 게이트전위를 어느정도 급속히 상승시키고 그후에는 제2트랜지스터(2)의 상호컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위를 천천히 상승시키며, 제2트랜지스터(2)를 온상태로부터 오프상태로 할때에는 이 제2트랜지트스터(2)의 상호컨덕턴스가 어느정도 낮아지는 레벨까지는 그 게이트전위를 천천히 하강시키고 그후에는 제2트랜지스터(2)의 상호컨덕턴스가 충분히 낮아지는 레벨까지 그 게이트전위를 하강시키도록 구동하는 것으로서, 예컨대 도시된 바와 같이 구성되어 있다.
즉, Vcc노드와 Vss노드간에 직렬로 드레인·게이트상호가 접속되어 있는 n개의 N채널형 트랜지스터(Na∼Nn)와 게이트에 입력
Figure kpo00014
이 인가되는 N채널형 트랜지스터(N1), 저항(R), N채널형 트랜지스터(N2)가 접속되어 있다. 이 트랜지스터(N2)의 게이트에는 입력
Figure kpo00015
가 인버터(I1)에 의해 반전된 신호가 인가된다. 여기서 n개의 N채널형 트랜지스터(Na∼Nn)의 각 역치전압은 VTH이다.
그리고, N채널형 트랜지스터(N1)와 저항(R)의 접속점은 제2트랜지스터(2)의 게이트에 접속되고, 이 게이트와 Vcc노드간에 P채널형 트랜지스터(P1)가 접속되며, 이 게이트와 Vss노드간에 N채널형 트랜지스터(N3)가 접속되어 있다. 또, 입력
Figure kpo00016
는 제1 2입력-NAND회로(NA1)의 한쪽 입력으로 됨과 더불어 2단의 인버터(I2,I3)를 경유하여 2입력-NAND회로(NA1)의 출력은 P채널형 트랜지스터(P1)의 게이트입력으로 된다. 2단의 인버터(I2,I3)중 초단의 인버터(I2)의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C1)가 접속되고, 2단의 인버터(I2,I3)중 후단에 인버터(I3)의 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 접속되어 있는 P채널형 MOS트랜지스터로 된 MOS캐패시터(C2)가 접속되어 있다.
또, N채널형 트랜지스터(N1)와 저항(R)의 접속점과 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS트랜지스터로 된 MOS캐패시터(C3)가 접속되어 있다.
또한, 인버터(I1)의 출력은 제2 2입력-NAND회로(NA2)의 한쪽입력으로 됨과 더불어 2단의 인버터(I4,I5)를 경유하여 2입력-NAND회로(NA2)의 다른쪽 입력으로 되고, 이 2입력-NAND회로(NA2)의 출력은 인버터(I6)에 의해 반전되어 N채널형 트랜지스터(N3)의 입력으로 된다. 2단의 인버터(I4,I5)중 초단의 인버터(I4)의 출력노드와 Vss노드간에는 드레인·소오스상호가 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C4)가 접속되고, 2단의 인버터(I4,I5)중 후단의 인버터(I5)의 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 접속되어 있는 P채널형 MOS트랜지스터로 된 MOS캐패시터(C5)가 접속되어 있다.
다음에는 제1도의 출력회로의 동작을 제2도를 참조해서 설명한다. 지금 “0”출력을 행할때에는, 입력 C를 로우레벨(“0”)로 유지하여 제1트랜지스터(1)를 오프시킨 상태에서 입력
Figure kpo00017
를 하이레벨(“1”)로 하면, 구동제어회로(10)은 출력이 하이레벨로 되어 출력용 제2트랜지스터(2)가 온되므로 “0”출력상태로 된다. 즉, 구동제어회로(10)에 있어서는 입력
Figure kpo00018
가 “1”레벨로 되면, 인버터(I1)의 출력이 “0”으로 되므로 제2 2입력-NAND회로(NA2)의 출력은 “1”, 인버터(I6)의 출력은 “0”으로 되어 N채널형 트랜지스터(N3)는 오프되게 된다. 이때, 입력
Figure kpo00019
의 “1”레벨에 의해 N채널형 트랜지스터(N1)가 바로 온상태로 되어 구동제어회로(10)의 출력노드(
Figure kpo00020
T)에는 Vcc-n·VTH의 전압이 나타나게 된다. 여기서, Vcc-n·VTH의 값을 출력용 제2트랜지스터(2)의 컨덕턴스가 지나치게 높아지지 않을 정도로 선택하여 설정해 놓으면, Vss노드로 흐르는 전류가 급격히 변화하지 않게 된다.
그후, 2단의 인버터(I2,I3) 및 MOS캐패시터(C1,C2)에 의해 결정되는 고유의 지연시간 후에는 제1 2입력-NAND회로(NA1)의 출력이 “0”으로 되어 P채널형 트랜지스터(P1)가 온으로 구동제어회로(10)의 출력노드(
Figure kpo00021
T)가 “1”로 되어 출력용 제2트랜시스터(2)의 컨덕턴스가 높아지게 된다. 그러나, 이때 이미 Vss노드에 전류가 어느정도 롤러 Vss노드로 흐르는 전류의 시간적 변화율(di/dt)은 그다지 커지지 않게 된다. 따라서, vSS노드가 발생하는 노이즈를 줄일 수가 있다. 이 경우, P채널형 트랜지스터(P1)가 온될때 이 출력노드(
Figure kpo00022
T)가 천천히 “1”로 되도록 P채널형 MOS트랜지스터(P1)의 특성을 설정해 놓는다.
한편, 상기(“0”)출력상태를 해제하고 고임피던스상태로 할때에는 입력(C)를 로우레벨(“0”)로 유지하여 제1트랜지스터(1)를 오프시킨 상태에서 입력
Figure kpo00023
를 로우레벨(“0”)로 하게되면, 구동제어회로(10)의 출력(C′)이 로우레벨로 되므로 출력용 제2트랜지스터(2)가 오프되어 고임피던스상태로 된다. 즉, 구동제어회로(10)에 있어서는 입력 C가 “0”레벨로 되면 제1 1입력-NAND회로(NA1)의 출력이 “1”로 되므로 P채널형 트랜지스터(P1)는 오프되게 된다. 또, 제2 2입력-NAND회로(NA2)는 인버터(I1)의 출력 “1”이 입력되더라도 인버터(I5)의 “0”으로 되어 N채널형 트랜지스터(N3)가 오프되게 된다.
이때, 인버터(I1)의 출력 “1”레벨에 의해 N채널형 트랜지스터(N2)가 온되어 구동제어회로(10)의 출력노드(
Figure kpo00024
T)는 Vss레벨로 되지만, MOS캐패시터(C3)에 따른 시정수에 의해 출력노드(
Figure kpo00025
T)의 전위는 천천히 하강하게 된다. 이 경우, 출력용 제2트랜지스터(2)의 컨덕턴스가 급속히 떨어지지 않게 되므로 이 제2트랜지스터(2)는 천천히 오프상태로 되어 Vss노드로 그때까지 유지되던 전류가 급격히 두절되지 않게 된다.
그후, 2단의 인버터(I4,I5) 및 MOS캐패시터(C4,C5)에 의해 결정되는 고유의 지연시간 후, 제2 2입력-NAND회로(NA2)의 출력은 “0”, 인버터(I6)의 출력은 “1”로 되어 N채널형 트랜지스터(N3)가 온상태로 되므로 구동제어회로(10)의 출력노드(
Figure kpo00026
T)는 급속히 “0”으로 되어 출력용 제2트랜지스터(2)의 컨덕턴스가 작아지게 된다. 그러나, 이때 이미 Vss노드로 흐르는 전류가 어느 정도 줄어들게 되므로 Vss노드로 흐르는 전류의 시간적 변화율(di/dt)이 그다지 커지지는 않게 된다. 따라서, Vss노드에 발생하는 노이즈를 줄일 수 있게 된다.
상기한 제1도의 출력회로에 의하면, 출력용 제2트랜지스터(2)를 온상태로 구동시킬때 Vss노드로 급격히 전하가 유입되는 것을 방지할 수 있게되고, 출력용 제2트랜지스터(2)를 온상태로부터 오프상태로 할때에 Vss노드로 그때까지 유입되던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에 Vss노드에 서 발생하는 노이즈를 줄일 수 있고, 또 그 출력회로와 동일 칩상에 형성되어 있는 다른 내부회로, 예컨대 제11도에 도시된 바와 같이 2단의 CMOS인버터로 된 입력버퍼의 오동작을 방지할 수가 있게 된다.
한편, 입력 “0”가 대응되게 하이레벨(“1”), 로우레벨(“0”)일때에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 대응되게 온,오프되어 “1”출력상태로 된다 또, 입력 C,
Figure kpo00027
가 동시에 “0”레벨일 때에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 동시에 오프되어 고임피던스상태로 된다.
제3도는 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로의 일례를 나타낸 것으로, Vcc전원노드와 Vss전원노드 간에 출력용 MOS형 N채널 제1트랜지스터(1) 및 제2트랜지스터(2)가 직렬로 접속되고, 이 2개의 트랜지스터(1,2)의 직렬 접속점이 출력노드로 되어 있다. 도면에서 참조부호 30은 Vcc노드측에 접속되어 있는 제1트랜지스터(1)를 구동제어하기 위한 구동제어회로인 바, 이 구동제어회로 30는 Vcc노드측에 접속되어 있는 제1트랜지스터(1)를 온상태로 구성시킬때에는 이 제1트랜지스터(1)의 상호 컨덕턴스가 어느정도 높아질때까지는 그 게이트전위를 급속히 상승시키고 그후에는 제1트랜지스터(1)의 상호컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위가 천천히 상승시켜 2단계로 변화시키는 반면, 이 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 이 제1트랜지스터(1)의 상호컨덕턴스가 어느 정도 낮아질때까지는 그 게이트전위를 천천히 하강시키고 그후에는 제1트랜지스터(1)의 상호컨덕턴스가 충분히 낮아지는 레벨까지 그 게이트전위를 하강시켜 2단계로 변화되도록 구동하는 것으로, 예컨대 도시된 바와 같이 구성된다.
즉. Vcc노드와 Yss노드간에 직렬로 드레인·게이트상호가 접속되는 복수개(예컨대 2개)의 N채널형 트랜지스터(N1,N2)와 게이트에 입력 C가 인가되는 P채널형 트랜지스터(P1), 게이트에 입력 C가 인가되는 N채널형 트랜지스터(N3)가 접속되는바, N채널형 트랜지스터(N1,N2)의 각 역치전압은 VTH이다.
그리고, P채널형 트랜지스터(P1)와 N채널형 트랜지스터(3)의 접속점주 N채널형 트랜지스터(N4)의 게이트에 접속되고, 이 트랜지스터(N4)의 게이트와 Vcc노드간에 P채널형 트랜지스터(P2)가 접속되어 있는바, 이 P채널형 트랜지스터(P2)의 게이트에는 입력 C가 2단의 인버터(I1,I2)를 경유하여 인가된다. 이 2단의 인버터(I1,I2)중 초단의 인버터(I1)의 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 전속되어 있는 P채널형 MOS트랜지스터로된 MOS캐패시터(C1)가 접속되고, 2단의 인버터(I1,I2)중 후단의 인버터(I2)의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C2)가 접속되어 있다.
또, 입력 C는 4단의 인버터(I3∼I6)를 경유하여 N채널형 트랜지스터(N5)의 한쪽단에 인가되고, 이 트랜지스터(N5)의 다른쪽단은 트랜지스터(N4)의 다른쪽단에 접속되며, 이들 트랜지스터(N5,N4)의 상호접속점은 출력용 제1트랜지스터(1)의 게이트에 접속된다. 상기 4단의 인버터(I3∼I6)중 2단째 이후의 각단의 인버터(I4~I6)의 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 접속되어 있는 P채널형 MOS트랜지스터로 된 MOS캐패시터(C3-C5)가 각각 접속되고, 4단의 인버터(I3∼I6)중 2단째 이후의 인버터(I4∼I6)의 각단의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C6∼C8)가 각각 접속되어 있다.
더욱이, 4단의 인버터(I3∼I6)중 초단의 인버터(I3)의 출력은 직접 2입력-NOR회로(NG)의 한쪽 입력으로 됨과 더불어 7단의 인버터(I7∼I13)를 경유하여 2입력-NOR회로(NG)의 다른쪽 입력으로 된다. 이 7단의 인버터(I7-I13)중 1단계, 3단째 및 5단째 인버터의 출력노드와 Vcc노드간에는 드레인·소오스가 상호가 Vcc노드에 접속되어 있는 P채널형 MOS트랜지스터로된 MOS캐패시터(C9-C11)가 접속되고, 이 7단의 인버터(I7∼I13)중 2단계, 4단째 및 6단째 인버터의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로된 MOS캐패시터(C12-C14)가 접속되어 있다. 상기 2입력-NOR회로(NG)의 출력노드와 트랜지스터(NS)의 게이트간에는 게이트가 Vcc노드에 접속된 N채널형 트랜지스터(N6)가 저속되어 있다.
또, 입력 C는 직접 2입력-NAND회로(NA)의 한쪽 입력으로 됨과 더불어 4단의 인버터(I14∼I17)를 경유하여 2입력-NAND회로(NA)의 다른쪽 입력으로 된다. 이 4단의 인버터(I14∼I17)중 초단의 인버터 및 3단째 인버터의 각 출력노드와 Vss노드간에는 드레인 소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C15,C16)가 각각 접속되고, 4단의 인버터(I14∼I17)중 2단계 인버터 및 4반째 인버터의 각 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 접속되어 있는 P채널형 MOS트랜지스터로 된 MOS개패시터(C17,C18)가 각각 접속되어 있다.
그리고 2입력-NAND회로(NA)의 출력은 2단의 인버터(I18,I19)를 매개로 N채널형 트랜지스터(N7)의 게이트에 입력됨과 더부어 인버터(I20)를 경유하여 트랜지스터(N7)의 드레인에 인가되고, 2단의 인버터(I18,I19)중 초단의 인버터(I18)의 출력노드와 Vss노드간에는 드레인 소오스상호가 Vss노드에 접속되어있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C19)가 접속되어 있다. 또 트랜지스터(N7)의 소오스는 Vss노드에 접속되고, 그 드레인은 드레인 소오스상호가 접속되어 있는 N채널형 MOS트랜지스터로 된, MOS캐패시터(C20)를 매개로 출력용 제1트랜지스터(1)의 게이트에 접속되어 이다.
다음에는 제3도의 출력회로의 동작을 제4도를 참조해서 설명한다.
“1”출력시에는, 입력
Figure kpo00028
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 오프된 그 상태에서 입력 C를 하이레벨(“1”)로 하면, 구동제어회로(30)의 출력이 하이레벨로 되어 출력용 제1트랜지스터(1)가 온되므로, “1”출력상대로 된다. 즉, 구동에어회로(30)에 있어서는 입력 C가 “1”레벨로 되면 트랜지스터(N3)가 온되어 그 드레인전위가 “0”이 되므로 트랜지스터(N4)가 오프되게 된다. 또, 이때 인버터(I3)의 출력이 “0”으로 되므로 2입력-NOR회로(NG)의 출력은 “1”로 되어 트랜지스터(N5)의 게이트가 Vcc-VTH[VTH는 N채널 트랜지스터(N6)의 역치전압]의 전위로 충전되게 된다. 또한, 이 시점에서는 아직 2입력-NAND회로(NA)의 출력은 “1”, 인버터(I20)의 출력은 “0”그대로이기 때문에 트랜지스터(N7)의 드레인전위는 “0”으로 하강된 그대로이다. 그리고, 인버터(I4∼I6) 및 MOS캐패시터(C3∼C8)에 의해 결정되는 소정의 지연시간후에 인버터(I6)의 “1”레벨출력이 트랜지스터(N5)를 경유하여 출력용 제1트랜지스터(1)의 게이트를 충전시키기 시작함자 더불어 트랜지스터(N5)의 게이트전위를 Vcc전위보다 높은 레벨로 만든다. 그에따라, 출력용 제1트랜지스터(1)가 온되므로 출력(Vout)이 “1”로 되기 시작한다. 이때, 트랜지스터(N5)의 크기를 적절히 설정해 놓으면 출력용 제1트랜지스터(1)의 게이트의 충전속도를 제어할 수 있게 되어 출력(Vout)이 급속히 상승하지 않도록 할 수 있게 되고, 그에따라 Vcc전류의 급격한 변화를 억제시킬 수 있게 된다.
그후, 인버터(I7∼I12) 및 MOS캐패시터(C9∼C14)에 의해 결정되는 소정의 지연시간후에 인버터(I13)의 출력이 “1”로 되기 때문에 2입력-NAND회로(NG)의 출력이 “0”으로 되어 트랜지스터(N5)의 게이트전위가 “0”이 되므로 트랜지스터(N5)가 오프되게 된다. 또, 인버터(I14-I17) 및 MOS캐패시터(C15∼C18)에 의해 결정되는 소정의 지연시간후에 인버터(I17)의 출력이 “1”로 되므로 2입력-NAND회로(NA)의 출력은 “0”이 되어 트랜지스터(N7)가 오프됨과 더불어 인버터(I120)의 출력이 “1”로 되기 시작하고, 이 “1”레벨이 MOS캐패시터(C20)에 따른 용량결합에 의해 출력용 제1트랜지스터(1)의 게이트전위를 하이레벨로 만든다. 그에따라, 출력용 제1트랜지스터(1)의 온전류가 증가하여 출력(Vout)이 완전히 “1”로 된다.
한편, 이때의 출력용 제1트랜지스터(1)의 게이트 전위의 최종레벨로서는 출력용 제1트랜지스터(1)가 3극관 동작을 할 수 있는 레벨로 설정한다. 이와 같이 출력용 제1트랜지스터(1)의 온전류가 증가할때에는 이미 출력용 제1트랜지스터(1)에 어느 정도의 전류가 흐르고 있기 때문에 출력용 제1트랜지스터(1)의 게이트전위가 하이레벨로 되더라도 그에 따른 Vcc전류의 시간적 변화율(di/dt)을 작게 억제할 수 있게 된다. 따라서, Vcc노드에 발생하는 노이즈를 줄일 수 있게 된다.
한편, 상기 “1”출력상태를 해제하고 고임피던스상태로 할때에는 입력
Figure kpo00029
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 오프된 그 상태에서 입력 C를 로우레벨(“0”)로 하면, 구동제어회로(30)의 출력 C′가 로우레벨로 되어 출력용 제1트랜지스터(1)가 오프되므로 고임피던스상태로 되게 된다. 즉, 구동제어회로(30)에 있어서는 입력 C가 “0”레벨로 되면 트랜지스터(P1)가 온되어 트랜지스터(N4)의 게이트를 충전시키기 시작한다. 이 게이트전위가 먼저 Vcc-2VTH로 되기 때문에 이 트랜지스터(N4)가 온되기 시작한다. 그리고, 인버터(I1,I2) 및 MOS캐패시터(C1,C2)에 의해 결정되는 소정의 지연시간후에 인버터(I2)의 출력이 “0”으로 되어 트랜지스터(P2)가 온되므로 트랜지스터(N4)의 게이트전위가 Vcc레벨로 되기 때문에 이 트랜지스터(N4)의 온전류가 증가한다. 따라서 트랜지스터(N4)의 컨덕턴스가 급속히 높아지지 않게 되고, 이 트랜지스터(N4)의 드레인전위에 의해 출력용 제1트랜지스터(1)가 오프되기 시작한다.
한편, 이때 인버터(I3)의 출력이 “1”로 되어 7단의 인버터(I7∼I13)를 매개한 인버터(I13)의 출력이 “0”레벨로 되게 된다.
또, 입력 C가 상기한 바와 같이 “0”레벨로 될때 2입력-NAND회로(NA)의 출력은 “1”, 인버터(I20)의 출력은 “0”으로 되어 트랜지스터(N7)의 드레인전위가 “0”으로 하강되기 시작한다. 그리고, 인버터(I18) 및 MOS캐패시터(C19)에 의해 결정되는 소정의 지연시간후에 인버터(I19)의 출력이 “1”로 되어 트랜지스터(N7)가 온되므로 고 드레인전위는 “0”으로 하강하게 된다. 이 때문에 트랜지스터(N7)의 드레인전위가 급속히 “0”레벨로 되지 않게 되어 이 드레인 MOS캐패시터(C20)에 의해 용량결합되어 있는 출력용 제1트랜지스터(1)의 게이트전위가 급속히 “0”레벨로 되지 않게되고, 노드(D5)에 의해 제어되는 트랜지스터(N4)에 의해 제어되며, 2단계를 거쳐 “0”레벨로 된다. 따라서, 출력용 제1트랜지스터(1)의 컨덕턴스도 급격히 낮아지지 않게 되어 Vcc전류가 오프될때의 전류의 시간적 변화율(di/dt)을 작게 억제할 수가 있고, 그에따라 Vcc노드에 발생하는 노이즈를 줄일 수 있게 된다.
한편, 입력 C,
Figure kpo00030
가 대응되게 로우레벨(“0”), 하이레벨(“1”)일때에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 대응되게 오프, 온되어 “0”출력상태로 된다.
상기한 제3도의 출력회로에 의하면, 제1트랜지스터(1)를 온상태로 구동시킬때에 Vcc노드로부터 제1트랜지스터(1)에 급격히 전류가 유입되는 것을 방지할 수 있고, 또 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에 Vcc노드로부터 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에 Vcc노드에 발생하는 노이즈를 줄일 수 있게 되어 집적회로내부회로의 오동작을 방지할 수 있게 된다.
제5도는 본 발명의 제2실시예에 따른 반도체집적회로의 출력회로의 다른 예를 나타낸 것으로, Vcc전원노드와 Vss전원노드간에 출력용 MOS형 N채널 제1트랜지스터(1) 및 제2트랜지스터(2)가 직렬로 접속되고, 이 2개의 트랜지스터의 각 게이트에 별개의 신호 C′,
Figure kpo00031
가 공급되며, 이 2개의 트랜지스터의 직렬접속점이 출력노드로 되어 있다. 도면에서 참조부호 50은 Vcc노드측에 접속되어 있는 제1트랜지스터(1)를 구동제어하기 위한 구동제어회로인 바, 이 구동제어회로(50)는 Vcc노드측에 접속되어 있는 제1트랜지스터(1)를 온상태로 구동시킬때에는 이 제1트랜지스터의 상호컨덕턴스가 그다지 높아지지 않는 레벨까지는 그 게이트전위를 어느 정도 급속히 상승시키고 그후에는 제1트랜지스터의 상호컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위를 천천히 상승시켜 2단계로 변화시켜며, 이 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 이 제1트랜지스터(1)의 상호컨덕턴스가 어느 정도 낮아질때까지는 그 게이트전위를 천천히 하강시키고 그후에는 제1트랜지스터(1)의 상호컨덕턴스가 충분히 낮아지는 레벨까지 그 게이트전위를 하강시켜 2단계로 변화시키도록 구동하는 것으로, 예컨대 도시된 바와 같이 구성된다.
즉, 입력 C는 인버터(I1) 및 게이트가 Vcc노드에 접속된 N채널형 트랜지스터(N1)를 매개로 드레인이 Vcc노드에 접속된 N채널형 트랜지스터(N2)의 게이트에 접속되고, 인버터(I1)의 출력노드와 트랜지스터(N2)의 게이트간에는 2단의 인버터(I2,I3) 및 드레인·소오스상호가 접속되어 있는 N채널 MOS트랜지스터로 된 MOS캐패시터(C2)가 접속되며, 인버터(I2)의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C1)가 접속되어 있다.
또, 입력 C는 4단의 인버터(I4∼I7) 및 캐패시터(C)를 매개로 트랜지스터(N2)의 소오스에 접속되고, 이 트랜지스터(N2)의 소오스와 Vcc노드간에는 드레인·게이트상호가 접속되어 있는 N채널형 트랜지스터(N3)가 접속되며, 이 트랜지스터(N3)의 소오스와 Vss노드간에는 소오스·기판상호가 접속되어 있는 P채널형 트랜지스터(P3) 및 N채널형 트랜지스터(N6)가 접속되고, 이 P채널형 트랜지스터(P3) 및 N채널형 트랜지스터(N6)의 드레인상호접속점은 출력용 제1트랜지스터(1)의 게이트에 접속되어 있다. 또, Vcc노드와 P채널형 트랜지스터(P3) 및 N채널형 트랜지스터(N6)의 드레인상호접속점간에 직렬로 드레인·게이트상호가 접속되어 있는 n개의 N채널형 트랜지스터(Na∼Nn)와 게이트에 입력 C가 인가되는 N채널형 트랜지스터(N4)가 접속되어 있는바, 여기서 이 n개의 N채널형 트랜지스터(Na∼Nn)의 각 역치전압은 VTH이다,
그리고, 입력 C는 3단의 인버터(I8∼I10)를 매개로 트랜지스터(P3)의 게이트에 접속되어 있다.
더욱이, Vcc노드와 Vss노드간에 직렬로 드레인·게이트 상호가 접속되어 있는 n′개의 N채널형 트랜지스터(Na′∼Nn′)와 게이트에 입력 C가 인가되는 P채널형 트랜지스터(P1), 게이트에 입력 C가 인가되는 N채널형 트랜지스터(N5)가 접속되어 있는바, 여기서 이 n′개의 N채널형 트랜지스터(Na′-Nn′)의 각 역치전압은 VTH이다. 그리고, P채널형 트랜지스터(P1)와 N채널형 트랜지스터(N5)의 접속점은 트랜지스터(N6)의 게이트에 접속되고, 이 트랜지스터(N6)의 게이트와 Vcc노드간에 P채널형 트랜지스터(P2)가 접속되어 있는 바, 이 P채널형 트랜지스터(P2)의 게이트에는 입력 C가 2단의 인버터(I11,I12)를 경유하여 인가된다. 이 2단의 인버터(I11,I12)중 초단의 인버터(I11)의 출력노드와 Vcc노드간에는 드레인·소오스상호가 Vcc노드에 접속되어 있는 P채널형 트랜지스터로된 MOS캐패시터(C3)가 접속되고, 2단의 인버터(I11,I12)중 후단의 인버터(I12)의 출력노드와 Vss노드간에는 드레인·소오스상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C4)가 접속되어 있다.
다음에는 제5도의 출력회로의 동작을 제6도를 참조해서 설명한다.
“1”출력시에는, 입력
Figure kpo00032
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 오프된 그 상태에서 입력 C를 하이레벨(“1”)로 하면, 구동제어회로(50)의 출력노드(E1)가 하이레벨로 되어 출력용 제1트랜지스터(1)가 온되므로 “1”출력상태로 된다. 즉, 구동제어회로(50)에 있어서는 입력 C가 “1”레벨로 되면 N채널형 트랜지스터(N4)가 곧바로 온상태로 되어 출력노드(E1)에는 Vcc-n·VTH의 전압이 나타나게 된다.
여기서. Vcc-n·VTH의 값을 출력용 제1트랜지스터(1)의 상호컨덕턴스가 그다지 커지지 않는 레벨로 설정해 놓으면, Vcc노드로 부터 출력으로 급격히 전류가 흐르지 않게 되어 이때의 L·(di/dt)에 따른 Vcc노이즈를 작게 억제할 수 있게 된다.
또, 입력 C가 “1”레벨로 되면 트랜지스터(N5)가 온되어 노드(E4)의 전위가 “0”으로 되므로 트랜지스터(N6)가 오프되게 된다. 또, 이때 입력 C의 “1”레벨에 의해 트랜지스터(P1)가 오프되므로 인버터(I12)의 “1”레벨출력에 의해 트랜지스터(P2)가 오프되세 된다. 트랜지스터(N4)가 온된 후 인버터(I10)의 출력노드(E2)가 “0”레벨로 되므로 트랜지스터(P3)가 온되게 된다. 이때, 이 트랜지스터(P3)의 소오스[노드(E3)]가 Vcc레벨로 충전되어 있기 때문에, 출력노드(E1)는 Vcc레벨을 향해 상승하기 시작한다. 그리고, 더욱이 입력 C가 “1”레벨로 된 후 인버터(I4∼I7)를 경유하여 노드(E5)가 “1”레벨로 되면, 캐패시터(C)와의 용량결합에 의해 노드(E3)는 Vcc레벨보다 높은 레벨로 되고, 출력노드(E1)도 Vcc레벨보다 높은 레벨로 되며, 출력용 제1트랜지스터(1)의 상호컨덕턴스가 충분히 높아져 출력레벨의 “1”레벨을 보증하게 된다. 이때, 이미 제1트랜지스터(1)를 매개로 어느 정도 전류가 흐르기 때문에 L·(di/dt)에 따른 Vcc노이즈가 작아지게 된다. 또, 출력노드(E1)를 상기 Vcc-n·VTH로부터 Vcc레벨 이상까지 상승시키는 속도는 인버터(I7)의 크기를 작게하거나 트랜지스터(P3)의 크기를 작게 하거나 하면 그다지 빠르지 않게 할 수가 있게 된다.
한편, 상기 “1”출력 상태를 해제하고 고임피던스상태로 할때에는 입력
Figure kpo00033
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 온된 그 상태에서 입력 C를 로우레벨로 하면, 구동제어회로(50)의 출력노드(E1)가 “0”레벨로 되어 출력용 제1트랜지스터(1)가 오프되므로 고임피던스상태로 된다.
즉, 구동제어회로(50)에 있어서는 입력 C가 “0”레벨로 되면 트랜지스터(N5)가 오프되고 트랜지스터(P1)가 온된다. 그러면, 노드(E4)가 Vcc-n=VTH로 되어 트랜지스터(N6)가 온되지만, 이때 이 트랜지스터(N6)의 상호컨덕턴스는 충분히 높지 않기 때문에 출력노드(E1)의 전위가 급격하게는 낮아지지 않게 된다. 이 때문에, 출력용 제1트랜지스터(1)의 상호컨덕턴스가 급격히 낮아지지 않게되고, 이때 출력용 제1트랜지스터(1)를 흐르는 전류의 시간적 변화율을 작게 억제할 수 있게 되어 L·(di/dt)로 표현되는 노이즈를 작게 억제시킬 수 있게 된다.
그리고 트랜지스터(N6)가 온되던 출력노드(E1)와 더불어 노드(E3)도 레벨이 하강하지만 노드(E2)가 “1”레벨로 되기 때문에 노드(E3)의 레벨은 Vcc+VTH까지 하강하고, 그후에 SH드(E5)가 “0”레벨로 될때에 캐패시터(C)와의 용량결합에 의해 더욱 더 하강하게 된다. 또, 입력 C가 “0”레벨로 되면 트랜지스터(N2)의 게이트[노드(E6)]가 Vcc-VTH[VTH는 N채널 트랜지스터(N1)의 역치전압]의 전위로 충전되고, 더욱이 인버터(I2,I3)와 캐패시터(C1)에 의해 결정되는 지연시간후에 노드(E6)는 Vcc레벨로보다 높은 레벨로 되며, 노드(E3)는 트랜지스터(N2)에 의해 Vcc레벨로 충전되게 된다. 이때, 트랜지스터(P3)는 오프상태이다.
더욱이, 입력 C의 “0”레벨에 의해 트랜지스터(P1)가 온되고부터 인버터(I11,I12)와 캐패시터(C3,C4)에 의해 결정되는 지연시간후에 트랜지스터(P2)가 온되어 노즈(E4)가 Vcc레벨로 되고, 트랜지스터(N6)의 상호컨덕턴스가 충분히 높아져 출력노드(E1)의 레벨이 “0”레벨로 되므로 출력용 제1트랜지스터(1)가 완전하게 오프상태로 되게 된다. 그러나, 이때 이미 출력노드(E1)의 레벨은 출력용 제1트랜지스터(1)의 상호컨덕턴스가 어느 정도 낮아지는 레벨로 되어있기 때문에, 출력노드(E1)의 레벨이 “0”레벨로 되더라도 출력용 제1트랜지스터(1)를 흐르는 전류의 시간적 변화율이 크지 않으므로 L·(di/dt)로 표현되는 노이즈를 작게 억제할 수 있게 된다.
한편, 입력 C,
Figure kpo00034
가 대응되게 로우레벨(“0”), 하이레벨(“1”)일때에는 제1트랜지스터(1) 및 제2트랜지스터(2)가 대응되게 오프, 오온되어 “0”출력상태로 된다.
상기한 제5도의 출력회로에 의하면, 제1트랜지스터(1)를 온상태로 구동시킬 때에는 Vcc노드로부터 제1트랜지스터(1)로 급격히 전류가 유입되는 것을 방지할 수 있고, 또 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 Vcc노드로부터 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있기 때문에, Vcc노드에 발생하는 노이즈를 줄일 수 있게되어 집적회로내부회로의 오동작을 방지할 수 있게 된다.
제7도는 본 발명의 제3실시예에 따른 반도체집적회로의 일례를 나타낸 것으로, Vcc전원노드와 Vss전원노드간에 출력용 MOS형 N채널 제1트랜지스터(1) 및 제2트랜지스터(2)가 직렬로 접속되고, 이 2개의 트랜지스터의 각 게이트에 별개의 신호가 인가되며, 이 2개의 트랜지스터의 직렬접속점이 출력노드로 되어 있다. 그리고 제1트랜지스터는 복수개(본예에서는 2개의 트랜지스터(11,12)로 분할되어 있다. 4도면에서 참조부호 70은 Vcc노드측에 접속되어 있는 제1트랜지스터(1)를 구동제어하기 위한 구동제어회로이고, 71은 Vss노드측에 접속되어 있는 제2트랜지스터(2)를 구동제어하기 위한 구동제어회로인 바, 구동제어회로(70)는 제1트랜지스터(1)를 온상태로부터 오프상태로할때에 상기 분할되어 있는 2개의 트랜지스터(11,12)중 한쪽 트랜지스터의 게이트전위의 하강과 다른쪽 트랜지스터의 게이트전위의 하강에 소정의 시간차를 두어 한쪽 트랜지스터의 게이트전위의 하강이 다른쪽 트랜지스터의 게이트전위의 하강보다 천천히 변화되도록 구동하는 것으로, 예컨대 도시된 바와 같이 구성된다.
즉, 입력 C는 인버터(I1)에 입력되고, 이 인버터(I1)의 출력은, Vcc노드와 Vss노드간에 P채널형 트랜지스터(P1) 및 저항(R) 및 N재널형 트랜지스터(N1)가 직렬로 접속되어 형성된 인버터(I2)에 입력된다. 그리고, P채널형 MOS트랜지스터(P1) 및 저항(R)의 접속점이 출력용 제1트랜지스터(11,12)중 한쪽 트랜지스터(11)의 게이트에 접속되고, 이 게이트와 Vss노드간에는 드레인·소오스강호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C1)가 접속되어 있다.
또, 인버터(I1)의 출력은 인버터(I3)에 입력되고, 이 인버터(I3)의 출력 및 인버터(I1)의 출력은 Vcc노드와 Vss노드간에 직렬로 접속되어 있는 N채널형 트랜지스터(N2,N3)의 각 게이트에 대응되게 입력된다. 또, 인버터(I3)의 출력 및 트랜지스터(N2)와 트랜지스터(N3)의 접속점은 P패널형 트랜지스터(P2) 및 N채널형 트랜지스터(N4)의 각 게이트에 대응되게 입력되고, Vcc노드와 P채널형 트랜지스터(P2) 및 N채널형 트랜지스터(N4)의 접속점간에 N채널형 트랜지스터(N5,N6)가 직렬로 접속되며, 이 트랜지스터(N5,N6)의 각 게이트에 대응되게 인버터(I1)의 출력 및 Vcc전위가 입력된다.
또한, 인버터(I3)의 출력노드와 Vss노드간에 N채널형 트랜지스터(N7,N8)가 직렬로 접속되고, 이 트랜지스터(N7)의 게이트에 트랜지스터(N5) 및 트랜지스터(N6)의 접속점이 접속된다.
또, 트랜지스터(N8)의 게이트에는 입력 C가 지연회로(72)를 매개로 입력되는바, 이 지연회로(72)에 있어서는 입력 C가 직접 2입력-NOR회로(NG)의 한쪽 입력으로 됨과 더불어 4단의 인버터(I8∼I11)를 경유하여 2입력-NOR회로(NG)의 다른쪽 입력으로 된다. 그리고, 4단의 인버터(I8∼I11)중 2번째 인버터 및 4번째 인버터의 각 출력노드와 Vss노드간에는 드레인·소오스 상호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C2,C3)가 각각 접속되고, 트랜지스터(N7) 및 트랜지스터(N8)의 접속점은 출력용 제1트랜지스터(11,12)중 다른쪽 트랜지스터(12)의 게이트에 입력됨과 더불어 Vcc노드와 Vss노드간에 직렬로 접속되어 있는 N채널형 트랜지스터(N9,N10)중 트랜지스터(N9)의 게이트에 입력되며, 이 트랜지스터(N9)의 소오스와 트랜지스터(N7) 및 트랜지스터(N8)의 접속점간에는 드레인·소오스 상호가 접속되어 있는 N채널형 MOS트랜지스터로 된 MOS캐패시터(C4)가 접속되고, 트랜지스터(N10)의 게이트에는 트랜지스터(P2) 및 트랜지스터(N4)의 접속점이 접속되어 있다.
또, 구동제어회로(70)는 입력 C와는 상보적인 입력
Figure kpo00035
가 입력되는 인버터(I13)와 이 인버터(I13)의 출력을 반전시켜 출력용 제2트랜지스터(2)의 게이트에 공급하는 인버터(I14) 및 인버터(I13)의 출력노드와 Vss노드간에 접속된 MOS캐패시터(C5)로 구성되는 바, 이 MOS캐패시터(C5)는 드레인·소오스 신호가 Vss노드에 접속되어 있는 N채널형 MOS트랜지스터로 이루어진다.
다음에는 제7도의 출력회로의 동작을 설명한다.
“1”출력상태로 할때에는 입력
Figure kpo00036
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 오프된 그 상태에서 입력 C를 하이레벨(“1”)로 하면, 구동제어회로(70)의 출력이 하이레벨로 되어 출력용 제1트랜지스터(11,12)가 온되게 된다. 즉, 구동제어회로(70)에 있어서는 입력 C가 “1”레벨로 되면 인버터(I1)의 출력이 “0”, 인버터(I2)의 출력이 “1”로 되어 제1트랜지스터(11,12)중 한쪽 트랜지스터(11)의 게이트전위가 상승하게 되므로 이 트랜지스터(11)가 온되게 된다. 또, 인버터(I3)의 출력도 “1”로 되므로 이 “1”레벨이 트랜지스터(N7)의 한쪽단에 인가되어 이 트랜지스터(N7)의 다른쪽단의 전위가 “1”로 되기 때문에, 제1트랜지스터(11,12)중 다른쪽 트랜지스터(12)의 게이트전위가 상승하여 이 트랜지스터(12)가 온되게 된다.
또, 인버터(I3)의 출력이 “1”로 되므로 트랜지스터(N2)가 온되어 이 트랜지스터(N2) 및 트랜지스터(N3)의 접속점의 전위가 “1”로 되고, 그에따라 트랜지스터(N4)가 온되어 이 트랜지스터(N4) 및 트랜지스트(P2)의 접속점의 전위가 “0”으로 되며, 그에따라 트랜지스터(N10)가 오프되어 이 트랜지스터(N10) 및 트랜지스터(N9)의 접속점의 전위가 “1”로 되기 시작하면, 이 출력에 MOS캐패시터(C4)에 의해 결합되어 있는 트랜지스터(N7)의 다른쪽단의 전위가 더욱 더 상승하여 Vcc레벨보다 높아지므로 트랜지스터(12)에 의해 출력 “1”은 Vcc레벨이 보증되게 된다.
또, “1”출력 상태를 해제하고 고임피던스상태로 할때에는 입력
Figure kpo00037
를 로우레벨(“0”)로 유지하여 제2트랜지스터(2)가 오프된 그 상태에서 입력 C를 로우레벨(“0”)로 하면, 구동제어회로(70)의 출력 이 로우레벨로 되어 출려용 제1트랜지스터(11,12)가 오프되므로 고임피던스상태로 되게 된다.
즉, 구동제어회로(70)에 있어서는 입력 C가 “0”레벨로 되면 인버터(I1)의 출력이 “1”, 인버터(I2)의 출력이 “0”으로 되어 제1트랜지스터(11,12)중 한쪽 트랜지스터(11)의 게이트전위를 하강시키게 된다. 그러나, 이때 MOS캐패시터(C1) 및 저항(R)의 시정수에 의해 상기 게이트전위가 급격히 하강하지 않고 천천히 하강하게 되므로 트랜지스터(11)는 천천히 오프되게 된다.
또, 이때 2입력-NOR회로(NG)의 출력은 곧바로는 “1”로 되지 않고 4단의 인버터(I8∼I11) 및 MOS캐패시터(C2,C3)에 의해 결정되는 지연시간후에 “1”로 되므로 트랜지스터(N8)가 온되어 트랜지스터(N7)의 다른쪽단의 전위가 “0”으로 되며, 그에따라 제1트랜지스터(11,12)중 다른쪽 트랜지스터(12)의 게이트전위가 하강하게 되어 이 트렌지스터(12)가 오프되게 된다. 또, 이때 입력 C가 로우레벨로 되더라도 트랜지스터(N7)가 급격히 온상태로 되지 않도록 트랜지스터(N5) 및 트랜지스터(N6)의 크기를 작게하거나 인버터(I3)의 출력이 급격히 “0”상태로 되지 않도록 해 놓는다.
상기한 제7도의 출력회로에 의하면, 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 제1트랜지스터(11,12)가 순차적으로 오프되기 때문에 Vcc노드로 부터 그때까지 유입되고 있던 전류가 급격히 두절되는 것을 방지할 수 있게 되고, 또, Vcc노드에 발생하는 노이즈를 줄일 수 있게 되어 집적회로내부회로의 오동작을 방지할 수 있게된다.
[발명의 효과]
상술한 바와 같이 본 발명에 따른 반도체집적회로의 출력회로에 의하면, 출력용 MOS형 제1트랜지스터를 온상태로 할때 혹은 온상태로부터 오프상태로 할때, 또는 출력용 MOS형 제2트랜지스터를 온상태로 할때 혹은 온상태로부터 오프상태로 할때 등의 출력변화시에 발생하는 전원노이즈를 줄일 수 있기 때문에 집적회로내부의 입력버퍼등의 오동작을 방지할 수 있게 된다.

Claims (3)

  1. 제1전원노드(Vcc)와 제2전원노드(Vss)간에 직렬로 접속된 출력용 MOS형 제1트랜지스터(1) 및 제2트랜지스터(2)를 갖추고 이 2개의 트랜지스터(1,2)의 각 게이트에 별개의 신호(C,
    Figure kpo00038
    )가 인가되는 반도체집적회로의 출력회로에 있어서, 상기 제2전원노드(Vss)측에 접속되어 있는 제2트랜지스터(2)를 온상태로 구동시킬때에는 이 제2트랜지스터(2)의 상호컨덕턴스가 그다지 높아지지 않는 레벨까지는 그 게이트전위를 어느 정도 급속히 상승시키고 그후에는 상기 제2트랜지스터(2)의 상호컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위를 천천히 상승시키며, 상기 제2트랜지스터(2)를 온상태로부터 오프상태로 할때에는 이제2트랜지스터(2)의 상호컨덕턴스가 어느 정도 낮아지는 레벨까지는 그 게이트전위를 천천히 하강시키고 그후에는 상기 제2트랜지스터(2)의 상호컨덕턴스가 충분히 낮아지는 레벨까지 그 게이트전위를 하강시키도록 구동하는 구동제어회로(10)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 출력회로.
  2. 제1전원노드(Vcc)와 제2전원노드(Vss)간에 직렬로 접속된 출력용 MOS형 제1트랜지스터(1) 및 제2트랜지스터(2)를 갖추고 이 2개의 트랜지스터(1,2)의 각 게이트에 별개의 신호(C,
    Figure kpo00039
    )가 인가되는 반도체집적회로의 출력회로에 있어서, 상기 제1전원노드(Vcc)측에 접속되어 있는 제1트랜지스터(1)를 온상태로 구동시킬 때에는 이 제1트랜지스터(1)의 상호컨덕턴스가 그다지 높아지지 않는 레벨까지는 그 게이트전위를 어느 정도 급속히 상승시키고 그후에는 상기 제1트랜지스터(1)의 상호컨덕턴스가 충분히 높아지는 레벨까지 그 게이트전위를 천천히 상승시키도록 2단계로 변화시키고, 이 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 이 제1트랜지스터(1)의 상호컨덕턴스가 어느정도 낮아질때까지는 그 게이트전위를 천천히 하강시키고 그후에는 상기 제1트랜지스터(1)의 상호컨덕턴스가 충분히 낮아지는 레벨까지 그 게이트전위를 변환시키도록 구동하는 구동제어회로(50)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 출력회로.
  3. 제1전원노드(Vcc)와 제2전원노드(Vss)간에 직렬로 접속된 출력용 MOS형 제1트랜지스터(1) 및 제2트랜지스터(2)를 갖추고 이 2개의 트랜지스터(1,2)의 각 게이트에 별개의 신호(C,
    Figure kpo00040
    )가 인가되는 반도체집적회로의 출력회로에 있어서, 상기 제1트랜지스터(1)가 2개의 트랜지스터(11,12)로 분할되고, 상기 제1트랜지스터(1)를 온상태로부터 오프상태로 할때에는 상기 분할된 2개의 트랜지스터(11,12)중 한쪽 트랜지스터(11; 12)의 게이트전위의 하강과 다른쪽 트랜지스터(12; 11)의 게이전위의 하강에 소정의 시간차를 두어 상기 한쪽 트랜지스터(11; 12)의 게이트전위의 하강을 상기 다른쪽 트랜지스터(12; 11)의 게이트전위의 하강보다 천천히 변화시키도록 구동하는 구동제어회로(70)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로의 출력회로.
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