JPS63142919A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS63142919A JPS63142919A JP61290816A JP29081686A JPS63142919A JP S63142919 A JPS63142919 A JP S63142919A JP 61290816 A JP61290816 A JP 61290816A JP 29081686 A JP29081686 A JP 29081686A JP S63142919 A JPS63142919 A JP S63142919A
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- Japan
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- circuit
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- signal
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置の出力バッファ回路に関し
、特にデータを速く出力できる出力バッファ回路に関す
るものである。
、特にデータを速く出力できる出力バッファ回路に関す
るものである。
第３図は従来の半導体記憶装置の出力バッファの回路構
成を示す図であり、図において、ｌはセンスアンプ１２
からの出力と、出力制御回路１３からの出力を入力とす
るＮＡＮＤ回路である。２はセンスアンプ１２からの出
力と、出力制御回路１３からの出力の否定を入力とする
ＮＯＲ回路である。また３はＮＡＮＤ回路１からの出力
ｄｔをゲート入力とするＰチャネルＭＯ３）ランジスタ
、４はＮＯＲ回路２からの出力ｅｔをゲート入力とする
ＮチャネルＭＯ３Ｉ−ランジスタである。５はデータの
出力端子であり、ＰチャネルＭＯ３Ｉ−ランジスタ３お
よびＮチャネルＭＯ３）ランジスタ４の０Ｎ−ＯＦＦ状
態により、出力データ信号ｆ２を出力する。
成を示す図であり、図において、ｌはセンスアンプ１２
からの出力と、出力制御回路１３からの出力を入力とす
るＮＡＮＤ回路である。２はセンスアンプ１２からの出
力と、出力制御回路１３からの出力の否定を入力とする
ＮＯＲ回路である。また３はＮＡＮＤ回路１からの出力
ｄｔをゲート入力とするＰチャネルＭＯ３）ランジスタ
、４はＮＯＲ回路２からの出力ｅｔをゲート入力とする
ＮチャネルＭＯ３Ｉ−ランジスタである。５はデータの
出力端子であり、ＰチャネルＭＯ３Ｉ−ランジスタ３お
よびＮチャネルＭＯ３）ランジスタ４の０Ｎ−ＯＦＦ状
態により、出力データ信号ｆ２を出力する。
次に動作について説明する。出力制御回路１３からの出
力がＬ”の状態では、ＮＡＮＤ回路１の出力信号ｄ２が
“Ｈ”に固定され、ＰチャネルＭＯ３）ランジスタ３は
ＯＦＦする。また、上記状態では、Ｎ ＯＲ回路２の出
力信号ｅｘが“Ｌ”に固定され、ＮチャネルＭＯ３）ラ
ンジスタ４もＯＦＦする。従って、上記状態においては
、出力データ信号ｆ２は出力されていない。次に、出力
制御回路１３からの出力が“Ｈ”でセンスアンプ１２か
らの出力が“Ｌ”の状態では、ＮＡＮＤ出力信号ｄｔが
“Ｈ”すなわちＰチャネルＭＯＳトランジスタ３が０Ｆ
ＦＬ、同時にＮＯＲ出力信号ｅｔが”Ｈ”すなわちＮチ
ャネルＭＯ３）ランジスタ４がＯＮする。従って、上記
状態においては、出力データ信号ｆ２はＮチャネルＭＯ
３）ランジスタ４がＯＮしているため“Ｌ”となる。ま
た出力制御回路１３からの出力が“Ｈ”でセンスアンプ
１２からの出力がＨ”の状態では、ＮＡＮＤ出力信号ｄ
２が“Ｌ”すなわちＰチャネルＭ ＯＳトランジスタ３
がＯＮＬ、同時にＮ ＯＲ出力信号ｅ２が“Ｌ”すなわ
ちＮチャネルＭＯＳトランジスタ４がＯＦＦする。従っ
て、上記状態においては、ＰチャネルＭＯ３Ｉ−ランジ
スタ３がＯＮしているため、出力データ信号ｆ２は“Ｈ
”となる。
力がＬ”の状態では、ＮＡＮＤ回路１の出力信号ｄ２が
“Ｈ”に固定され、ＰチャネルＭＯ３）ランジスタ３は
ＯＦＦする。また、上記状態では、Ｎ ＯＲ回路２の出
力信号ｅｘが“Ｌ”に固定され、ＮチャネルＭＯ３）ラ
ンジスタ４もＯＦＦする。従って、上記状態においては
、出力データ信号ｆ２は出力されていない。次に、出力
制御回路１３からの出力が“Ｈ”でセンスアンプ１２か
らの出力が“Ｌ”の状態では、ＮＡＮＤ出力信号ｄｔが
“Ｈ”すなわちＰチャネルＭＯＳトランジスタ３が０Ｆ
ＦＬ、同時にＮＯＲ出力信号ｅｔが”Ｈ”すなわちＮチ
ャネルＭＯ３）ランジスタ４がＯＮする。従って、上記
状態においては、出力データ信号ｆ２はＮチャネルＭＯ
３）ランジスタ４がＯＮしているため“Ｌ”となる。ま
た出力制御回路１３からの出力が“Ｈ”でセンスアンプ
１２からの出力がＨ”の状態では、ＮＡＮＤ出力信号ｄ
２が“Ｌ”すなわちＰチャネルＭ ＯＳトランジスタ３
がＯＮＬ、同時にＮ ＯＲ出力信号ｅ２が“Ｌ”すなわ
ちＮチャネルＭＯＳトランジスタ４がＯＦＦする。従っ
て、上記状態においては、ＰチャネルＭＯ３Ｉ−ランジ
スタ３がＯＮしているため、出力データ信号ｆ２は“Ｈ
”となる。
ところでセンスアンプ１２は半導体記憶装置に人力され
る図示しないアドレス信号ａの変化に対応してその出力
が“Ｌ”から“Ｈ” （あるいは“Ｈ”から“Ｌ”）に
変化する。
る図示しないアドレス信号ａの変化に対応してその出力
が“Ｌ”から“Ｈ” （あるいは“Ｈ”から“Ｌ”）に
変化する。
第４図は上記アドレス信号ａが変化してから出力データ
信号ｆ２．が変化するまでの様子を示すタイムチャート
図である。
信号ｆ２．が変化するまでの様子を示すタイムチャート
図である。
出力制御回路１３からの出力が“Ｈ”の状態で、半導体
記憶装置に入力されるアドレス信号ａの変化に対して、
センスアンプ１２からの出力が“Ｌ”から“Ｈ” （あ
るいは“Ｈ”から“Ｌ”）に変化した場合、ＮＡＮＤ出
力信号ｄ２及びＮＯＲ出力信号ｅ２は共にＨ”からＬ”
（あるいは“Ｌ”から“Ｈ”）に変化し、更に出力デ
ータ信号ｆ２が“Ｌ”から“Ｈ”（あるいは“Ｈ”から
“Ｌ”）に変化する。しかし、出力データ信号ｆ２の変
化は図に示すように徐々に行われる。
記憶装置に入力されるアドレス信号ａの変化に対して、
センスアンプ１２からの出力が“Ｌ”から“Ｈ” （あ
るいは“Ｈ”から“Ｌ”）に変化した場合、ＮＡＮＤ出
力信号ｄ２及びＮＯＲ出力信号ｅ２は共にＨ”からＬ”
（あるいは“Ｌ”から“Ｈ”）に変化し、更に出力デ
ータ信号ｆ２が“Ｌ”から“Ｈ”（あるいは“Ｈ”から
“Ｌ”）に変化する。しかし、出力データ信号ｆ２の変
化は図に示すように徐々に行われる。
従来の出力バッファ回路は以上のように構成されており
、出力データ信号の変化が遅いため、半導体記憶装置を
高速に動作させることは困難であった。
、出力データ信号の変化が遅いため、半導体記憶装置を
高速に動作させることは困難であった。
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体記憶装置のアクセスタイムを速くす
ることを目的とするものである。
れたもので、半導体記憶装置のアクセスタイムを速くす
ることを目的とするものである。
この発明に係る出力バッファ回路は、半導体記＋！ｌ装
置に入力されるアドレス信号の変化を検出してパルスを
発生するＡＴＤ回路からの出力パルスを使用して、出力
データ信号をデータ出力前に”Ｌ″と＋１ Ｈ１１の間
のレベルにするためのレベル設定回路を備えたものであ
る。
置に入力されるアドレス信号の変化を検出してパルスを
発生するＡＴＤ回路からの出力パルスを使用して、出力
データ信号をデータ出力前に”Ｌ″と＋１ Ｈ１１の間
のレベルにするためのレベル設定回路を備えたものであ
る。
この発明においては、レベル設定回路が、ＡＴＤ回路か
らの遅延されたパルスを入力とし、出力データ信号が“
Ｌ”から“Ｈ”（あるいは“Ｈ”から“Ｌ”）に変化す
る前に、出力データ信号のレベルを“Ｌ”と“Ｈ′の間
に設定する。
らの遅延されたパルスを入力とし、出力データ信号が“
Ｌ”から“Ｈ”（あるいは“Ｈ”から“Ｌ”）に変化す
る前に、出力データ信号のレベルを“Ｌ”と“Ｈ′の間
に設定する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による化カバソファを示す回
路構成図であり、図において、第３図と同一符号は相当
部分を示している。また６はＰチャネルＭＯ３）ランジ
スタ、７はＮチャネルＭＯＳトランジスタであり、この
２つのトランジスタ６．７によりＮＡＮＤ出力信出力信
号上１ＮＯＲ出力信号ｅｌのイコライズレベル、すなわ
ち出力データ信号ｆ１のレベルを決定する。８，９．１
０はそれぞれＡＴＤ回路１１からの遅延された出力パル
スＣをＰチャネルＭＯＳトランジスタ３又はＮチャネル
ＭＯ３Ｉ−ランジスク４のゲートに人力するＮチャネル
ＭＯＳトランジスタである。
路構成図であり、図において、第３図と同一符号は相当
部分を示している。また６はＰチャネルＭＯ３）ランジ
スタ、７はＮチャネルＭＯＳトランジスタであり、この
２つのトランジスタ６．７によりＮＡＮＤ出力信出力信
号上１ＮＯＲ出力信号ｅｌのイコライズレベル、すなわ
ち出力データ信号ｆ１のレベルを決定する。８，９．１
０はそれぞれＡＴＤ回路１１からの遅延された出力パル
スＣをＰチャネルＭＯＳトランジスタ３又はＮチャネル
ＭＯ３Ｉ−ランジスク４のゲートに人力するＮチャネル
ＭＯＳトランジスタである。
また第２図は本実施例による出力バッファ回路において
アドレス信号ａが変化してから出力データ信号ｆ１が変
化するまでの様子を示すタイムチャート図である。
アドレス信号ａが変化してから出力データ信号ｆ１が変
化するまでの様子を示すタイムチャート図である。
次に動作について説明する。第１図において、出力制御
回路１３からの出力が“Ｌｏの状態では、従来の出カバ
・ソファ回路と同様に出力データ信号ｆ、は出力されな
い。出力制御回路１３からの出力が“Ｈ“の状態では、
半導体記憶装置に入力されるアドレス信号ａの変化を検
出するＡＴＤ回路１１から発生する出力パルスｂを遅延
させたパルスＣＩＪ＜ＮチャネルＭ ＯＳ ）ランジス
タ８，９．１０のゲートに入力される。それにより、Ｎ
ＡＮＤ出力信号ｄ１とＮＯＲ出力信号ｅ１とのレベルが
“Ｈ”と５Ｌ″の間のレベルとなり、従って出力データ
信号ｆ、のレベルが“Ｈ”と′Ｌ”の間のレベルとなる
。この状態は、第２図に示すｔｌからｔ２までの状態で
ある。ｔ２において、センスアンプ１２の出力が“Ｌｏ
から“Ｈ”（あるいは“Ｈ”から“Ｌ”）に変化すると
、ＮＡＮＤ出力信出力信号上びＮＯＲ出力信号ｅ１は、
破線で示す従来の出力バッファ回路のＮＡＮＤ出力信出
力信号上２ＮＯＲ出力信号ｅ２と同じ傾きで、“Ｈ″と
“Ｌ３の間のレベルから３Ｌ″ （あるいは“Ｈ”）に
変化する。それに伴い、出力データ信号ｆ、も従来の出
力バッファ回路の出力データ信号ｆ２と同じ傾きで“Ｈ
”と“Ｌ”の間にレベルから“Ｈ” （あるいは“Ｌｏ
）に変化する。従来の出力バッファ回路の出力データ信
号ｆ２が“Ｈ” （あるいはＬ”）と判断されるのはＬ
４になったときであり、この発明の出力バッファ回路の
出力データ信号ｆ、が“Ｈ” （あるいは“Ｌ”）と判
断されるのはｔ３になったときである。
回路１３からの出力が“Ｌｏの状態では、従来の出カバ
・ソファ回路と同様に出力データ信号ｆ、は出力されな
い。出力制御回路１３からの出力が“Ｈ“の状態では、
半導体記憶装置に入力されるアドレス信号ａの変化を検
出するＡＴＤ回路１１から発生する出力パルスｂを遅延
させたパルスＣＩＪ＜ＮチャネルＭ ＯＳ ）ランジス
タ８，９．１０のゲートに入力される。それにより、Ｎ
ＡＮＤ出力信号ｄ１とＮＯＲ出力信号ｅ１とのレベルが
“Ｈ”と５Ｌ″の間のレベルとなり、従って出力データ
信号ｆ、のレベルが“Ｈ”と′Ｌ”の間のレベルとなる
。この状態は、第２図に示すｔｌからｔ２までの状態で
ある。ｔ２において、センスアンプ１２の出力が“Ｌｏ
から“Ｈ”（あるいは“Ｈ”から“Ｌ”）に変化すると
、ＮＡＮＤ出力信出力信号上びＮＯＲ出力信号ｅ１は、
破線で示す従来の出力バッファ回路のＮＡＮＤ出力信出
力信号上２ＮＯＲ出力信号ｅ２と同じ傾きで、“Ｈ″と
“Ｌ３の間のレベルから３Ｌ″ （あるいは“Ｈ”）に
変化する。それに伴い、出力データ信号ｆ、も従来の出
力バッファ回路の出力データ信号ｆ２と同じ傾きで“Ｈ
”と“Ｌ”の間にレベルから“Ｈ” （あるいは“Ｌｏ
）に変化する。従来の出力バッファ回路の出力データ信
号ｆ２が“Ｈ” （あるいはＬ”）と判断されるのはＬ
４になったときであり、この発明の出力バッファ回路の
出力データ信号ｆ、が“Ｈ” （あるいは“Ｌ”）と判
断されるのはｔ３になったときである。
従って、この発明の出力バッファ回路は、従来の出力バ
ッファ回路よりも、（ｔ４−ｔｉ ）の時間だけ速くデ
ータを出力することが可能となる。すなわち、この発明
の出力バッファ回路を使用することにより半導体記憶装
置のアクセスタイムを速くすることができる。
ッファ回路よりも、（ｔ４−ｔｉ ）の時間だけ速くデ
ータを出力することが可能となる。すなわち、この発明
の出力バッファ回路を使用することにより半導体記憶装
置のアクセスタイムを速くすることができる。
なお上記実施例では、出力データ信号を“Ｈ”と′Ｌ”
の間のレベルにするための回路にＭＯＳトランジスタを
用いたが、他の形式のトランジスタを用いてもよく、上
記実施例と同様の効果を奏する。
の間のレベルにするための回路にＭＯＳトランジスタを
用いたが、他の形式のトランジスタを用いてもよく、上
記実施例と同様の効果を奏する。
以上のように、この発明によれば、出力バッファ回路に
、出力データ信号をＡＴＤ回路からの出力パルスによっ
てＨ”と“Ｌｏの間のレベルにするためのレベル設定回
路を備えたから、センスアンプの出力信号の変化時から
出力データ信号の変化までの時間を短縮することができ
、半導体記憶装置のアクセスタイムを速くすることがで
きる効果がある。
、出力データ信号をＡＴＤ回路からの出力パルスによっ
てＨ”と“Ｌｏの間のレベルにするためのレベル設定回
路を備えたから、センスアンプの出力信号の変化時から
出力データ信号の変化までの時間を短縮することができ
、半導体記憶装置のアクセスタイムを速くすることがで
きる効果がある。
第１図はこの発明の一実施例による出力バッファを示す
回路構成図、第２図は上記第１図の各信号のタイミング
チャート図、第３図は従来の出力バッファを示す回路構
成図、第４図は上記第３図の各信号のタイミングチャー
ト図である。 １はＮＡＮＤ回路、２はＮ ＯＲ回路、３，６はＰチャ
ネルＭＯＳトランジスタ、４．７〜１０はＮチャネルＭ
ＯＳトランジスタ、５はデータ出力端子、１１はＡＴＤ
回路、１２はセンスアンプ、１３は出力制御回路、Ｃは
遅延されたＡＴＤ出力パルス、ｄ、、ｄ、はＮＡＮＤ出
力信号、’ｌ’ｌ＋ｅ２はＮＯＲ出力信号、ｆ、、ｆ２
は出力データ信号である。
回路構成図、第２図は上記第１図の各信号のタイミング
チャート図、第３図は従来の出力バッファを示す回路構
成図、第４図は上記第３図の各信号のタイミングチャー
ト図である。 １はＮＡＮＤ回路、２はＮ ＯＲ回路、３，６はＰチャ
ネルＭＯＳトランジスタ、４．７〜１０はＮチャネルＭ
ＯＳトランジスタ、５はデータ出力端子、１１はＡＴＤ
回路、１２はセンスアンプ、１３は出力制御回路、Ｃは
遅延されたＡＴＤ出力パルス、ｄ、、ｄ、はＮＡＮＤ出
力信号、’ｌ’ｌ＋ｅ２はＮＯＲ出力信号、ｆ、、ｆ２
は出力データ信号である。
Claims (2)
- （１）半導体記憶装置の出力バッファ回路において、 センスアンプからの出力と出力制御回路からの出力を入
力とするＮＡＮＤ回路と、 上記センスアンプからの出力と上記出力制御回路からの
出力を入力とするＮＯＲ回路と、 上記ＮＡＮＤ回路からの出力と上記ＮＯＲ回路からの出
力を入力としてデータ出力端子にデータを出力するため
のデータ出力回路と、 データの出力前に上記データ出力端子のレベルを“Ｈ”
レベルと“Ｌ”レベルの間のレベルに設定するためのレ
ベル設定回路とを備えたことを特徴とする出力バッファ
回路。 - （２）上記レベル設定回路は、入力したアドレス信号の
変化を検出してパルスを発生するＡＴＤ回路からの出力
パルスを用いて上記レベルを制御するものであることを
特徴とする特許請求の範囲第１項記載の出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290816A JPS63142919A (ja) | 1986-12-05 | 1986-12-05 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290816A JPS63142919A (ja) | 1986-12-05 | 1986-12-05 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142919A true JPS63142919A (ja) | 1988-06-15 |
Family
ID=17760851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290816A Pending JPS63142919A (ja) | 1986-12-05 | 1986-12-05 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141023A (ja) * | 1988-11-21 | 1990-05-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02265092A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1986
- 1986-12-05 JP JP61290816A patent/JPS63142919A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141023A (ja) * | 1988-11-21 | 1990-05-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02265092A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 出力バツフア回路 |
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