JPH02141023A

JPH02141023A - 半導体集積回路の出力回路

Info

Publication number: JPH02141023A
Application number: JP63293882A
Authority: JP
Inventors: Hiromachi Watanabe; 渡邉　裕待; Hiroshi Sawara; 佐原　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-21
Filing date: 1988-11-21
Publication date: 1990-05-30
Anticipated expiration: 2009-08-24
Also published as: US5055713A; JPH0666674B2; KR900008779A; KR920009720B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路の出力回路に係り、例えば絶
縁ゲート型（ＭＯＳ）半導体メモリに使用される出力回
路に関する。

（従来の技術）従来、ＭＯＳメモリに使用される出力回路は、例えば第
８図に示すように、Ｖｃｃ電源ノードとＶｓｓ電源ノー
ド（接地電位）との間に、出力用のＮチャネルＭＯ３型
の第１のトランジスタ１および第２のトランジスタ２が
直列に接続されてなり、この２個のトランジスタ１およ
び２の各ゲートに対応して相補的な信号Ｃ１Ｃが別々に
与えられ、この２個のトランジスタ１および２の直列接
続点が出力ノードとなっている。

いま、信号Ｃ１Ｃが対応して高レベル“１”低レベル“
０”の時には、第１のトランジスタ１および第２のトラ
ンジスタ２が対応してオン、オフになり、“１″出力状
態になる。これに対して、信号Ｃ，Ｃが対応して低レベ
ル“０″、高レベル“１“の時には、第１のトランジス
タ１および第２のトランジスタ２が対応してオフ、オン
になり、“０“出力状態になる。また、信号Ｃ％Ｃが共
に“０“レベルの時には、第１のＭＯＳ）ランジスタ１
および第２のＭＯＳ）ランジスタ２が共にオフになり、
出力ノードが電位的に浮遊状態になり、高インピーダン
ス状態になる。

ところで、第９図に示すように、上記“０″出力状態に
なる時の信号Ｃのレベル変化が急俊であると、第２のト
ランジスタ２がオンになる時に急俊にオンになり、出力
ノードに接続されている負荷容量に蓄積されていた電荷
がＶＳＳノードに向かって急俊に放電されるので、Ｖｓ
ｓノードの電位がパルス状に高くなり、ｖｓｓノードに
ハイレベルのノイズが発生する。

一方、信号ＣＳＣが共に“０”レベルの時に出力ノード
が電位的に浮遊状態になるのを防ぐために、第１０図に
示すように、出力ノードとＶｃｃ′ノードおよびｖ　ｓ
ｓ’　ノードとの間にそれぞれ抵抗Ｒ１とＲ２を外付は
接続しておき、信号ＣＳでが共に“０”レベルの時に出
力ノードをある中間電位にする場合がある。

しかし、この出力回路は、信号Ｃを“０”のままにして
、信号Ｃを“１”から“０”にして前記“０”出力状態
を解除して高インピーダンス状態になる時に、この信号
Ｃが急俊に“１”から“０“になると、第２のトランジ
スタ２は瞬時にオフ状態になり、Ｖ　Ｃｅ’　ノードか
ら抵抗Ｒ１および第２のトランジスタ２を介してＶｓｓ
ノードにそれまで流れ込んでいた電流が急激に途切れる
。この場合、ＶＳＳノード側の配線とかボンディングワ
イヤとがリードフレーム等に存在するインダクタンス成
分をＬ１上記電流の変化をｄｉ、時間の変化をｄｔで表
すと、ΔＶ−Ｌ・　（ｄ　ｉ／ｄ　ｔ）で示される電圧
ノイズがＶｓｓノードに発生し、Ｖｓｓノードの電位が
パルス状に低くなる。

上記したように出力回路の“０″データ出力時あるいは
“０“データ出力解除時の出力反転時にＶｓｓノードの
電位がパルス状に高くなったり、あるいは低くなるよう
なノイズが発生すると、この出力回路と同じチップ上に
形成されている他の内部回路、例えば第１１図に示すよ
うな二段のＣＭＯＳインバータからなる入力バッファ！
■に誤動作が生じる。

即ち、この人力バッファＩＶの入力Ｖｉｎが例えば高レ
ベルの時に前記したようなＶｓｓノードの電位がパルス
状に高くなるようなノイズが発生すると、この高レベル
の入力ＶｉｎとＶｓｓノードとの電位差が小さくなり、
初段のインバータＩＶＩは入力Ｖｉｎが低レベルである
として検知してしまい、その出力Ｖｏｕｔが高レベルに
なり、次段のインバータＩＶ２の出力Ｖｉｎｔが低レベ
ルになるようなことが起こり、半導体集積回路が誤動作
してしまうようなことが起こる。

また、第８図において、１”出力状態になる時の信号Ｃ
のレベル変化が急俊であると、第１のトランジスタ１が
急俊にオンになり、Ｖｃｅノードから第１のトランジス
タ１を介して出力ノードに急激に電流が流れる。この場
合、Ｖｃｅノード側の配線とかボンディングワイヤとか
リードフレーム等に存在するインダクタンス成分をＬ１
上記電流の変化をｄ　ｉｓ待時間変化をｄｔで表すと、
ΔＶ−Ｌ・（ｄｉ／ｄｔ）で示される電圧ノイズがＶｃ
ｅノードに発生し、Ｖｃｅノードの電位が低くなる。

また、第８図において、信号Ｃが“１″から“０″にな
って前記“１″出力状態を解除して高インピーダンス状
態になる時に、この信号Ｃが急俊に“１ｍから“０”に
な、ると、第１のトランジスタ１は瞬時にオフ状態にな
り、この場合にも前記したようにΔＶ−Ｌ・　（ｄ　ｉ
　／　ｄ　ｔ　）で示される電圧のノイズがＶｃｅノー
ドに発生し、Ｖｃｅノードの電位が高くなる。

上記したように出力回路の″′１″データ出力時出力−
は“１°デ一タ出力解除時の出力反転時にＶｃｅノード
の電位がパルス状に低くなったり、高くなったりするノ
イズが発生すると、この出力回路と同じチップ上に形成
されている他の内部回路、例えば前記第１１図に示すよ
うな入力バッファＩＶに誤動作が生じる。

上記したような出力回路の出力変化時に発生するノイズ
は、ＭＯＳメモリの多ビット化が進むにつれ、−度に多
数の出力回路が動作して出力電流の変化が大きくなるの
に伴って益々大きくなるので、由々しき問題となってい
る。

（発明が解決しようとする課題）本発明は、上記したように出力回路の出力変化時に発生
するノイズに起因して集積回路内部回路の誤動作が生じ
るという問題点を解決すべくなされたもので、上記出力
回路の出力変化時に発生するノイズを低減でき、集積回
路内部回路の誤動作を防止し得る半導体集積回路の出力
回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）第１番目の発明は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続された出力用のＭＯＳ型の第１の
トランジスタおよび第２のトランジスタを有し、この２
個のトランジスタの各ゲートに別々の信号が与えられる
半導体集積回路の出力回路において、前記第２の電源ノ
ード側に接続されている第２のトランジスタをオン駆動
する時には、この第２のトランジスタの相互コンダクタ
ンスが余り高くならないレベルまではそのゲート電位を
ある程度急に立上げ、その後は前記第２のトランジスタ
の相互コンダクタンスが十分高くなるレベルまでそのゲ
ート電位をゆっくりと立上げ、前記第２のトランジスタ
をオン状態からオフ状態にする時には、この第２のトラ
ンジスタの相互コンダクタンスがある程度低くなるレベ
ルまではそのゲート電位をゆっくりと立下げ、その後に
前記第２のトランジスタの相互コンダクタンスが十分低
くなるレベルまでそのゲート電位を立下げるように駆動
する駆動制御回路を具備している。

第２番目の発明は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続された出力用のＭＯＳ型の第１の
トランジスタおよび第２のトランジスタを有し、この２
個のトランジスタの各ゲートに別々の信号が与えられる
半導体集積回路の出力回路において、前記第１の電源ノ
ード側に接続されている第１のトランジスタをオン駆動
する時には、そのゲート電位の立上がりを二段階状に変
化させ、この第１のトランジスタをオン状態からオフ状
態にする時には、そのゲート電位の立下がりを二段階状
に変化させるように駆動する駆動制御回路を具備してい
る。

第３番目の発明は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続された出力用のＭＯＳ型の第１の
トランジスタおよび第２のトランジスタを有し、この２
個のトランジスタの各ゲートに別々の信号が与えられる
半導体集積回路の出力回路において、前記第１のトラン
ジスタが２個のトランジスタに分割されており、前記第
１のトランジスタをオン状態からオフ状態にする時に、
前記分割されている２個のトランジスタのうちの一方の
トランジスタのゲート電位の立下がりと他方のトランジ
スタのゲート電位の立下がりとに所定の時間差を設け、
前記一方のトランジスタのゲート電位の立下がりを前記
他方のトランジスタのゲート電位の立下がりよりもゆっ
くりと変化させるように駆動する駆動！制御回路を具備
している。

（作用）第１番目の半導体集積回路の出力回路によれば、第２の
トランジスタをオン駆動する時に第２の電源ノードに急
激に電荷が流れ込むことを防止でき、また、第２のトラ
ンジスタをオン状態がらオフ状態にする時に第２の電源
ノードにそれまでに流れ込んでいた電流が急激に途切れ
ることを防止できるので、第２の電源ノードに発生する
ノイズを低減でき、集積回路内部回路の誤動作を防止で
きる。

第２番目の半導体集積回路の出力回路によれば、第１の
トランジスタをオン駆動する時に第１の電源ノードから
第１のトランジスタに急激に電流が流れ込むことを防止
でき、また、第１のトランジスタをオン状態からオフ状
態にする時に第１の電源ノードからそれまでに流れ込ん
でいた電流が急激に途切れることを防止できるので、第
１の電源ノードに発生するノイズを低減でき、集積回路
内部回路の誤動作を防止できる。

第３番目の半導体集積回路の出力回路によれば、第１の
トランジスタをオン状態からオフ状態にする時に第１の
電源ノードからそれまでに流れ込んでいた電流が急激に
途切れることを防止できるので、第１の電源ノードに発
生するノイズを低減でき、集積回路内部回路の誤動作を
防止できる。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、第１番目の半導体集積回路の出力回路の一例
を示しており、Ｖｃｃ電源ノードとＶＳＳ電源ノード（
接地電位）との間に、出力用のＭＯＳ型のＮチャネル型
の第１のトランジスタ１および第２のトランジスタ２が
直列に接続されており、この２個のトランジスタの各ゲ
ートに別々の信号ｃ、ｃ’が与えられ、この２個のトラ
ンジスタの直列接続点が出力ノードとなっている。１０
はＶＳＳノード側に接続されている第２のトランジスタ
２を駆動制御するための駆動制御回路であり、この駆動
制御回路１０は、ＶＳＳノード側に接続されている第２
のトランジスタ２をオン駆動する時には、この第２のト
ランジスタ２の相互コンダクタンスが余り高くならない
レベルまではそのゲート電位をある程度急に立上げ、そ
の後は第２のトランジスタ２の相互コンダクタンスが十
分高くなるレベルまでそのゲート電位をゆっくりと立上
げ、第２のトランジスタ２をオン状態からオフ状態にす
る時には、この第２のトランジスタ２の相互コンダクタ
ンスがある程度低くなるレベルまではそのゲート電位を
ゆっくりと立下げ、その後に第２のトランジスタ２の相
互コンダクタンスが十分低くなるレベルまでそのゲート
電位を立下げるように駆動するものであり、例えば図示
の如く構成されている。

即ち、ＶｃｅノードとＶＳＳノードとの間に直列に、ド
レイン・ゲート相互が接続されているｎ個のＮチャネル
型のトランジスタＮ　ａ　−Ｎ　ｎと、ゲートに入力Ｃ
が与えられるＮチャネル型のトランジスタＮ１と、抵抗
Ｒと、Ｎチャネル型のトランジスタＮ２とが接続されて
いる。このトランジスタＮ２のゲートには、入力Ｃがイ
ンバータ■１により反転された信号が与えられる。ｎ個
のＮチャネル型のトランジスタＮａ−Ｎｎの各閾値電圧
はＶＴｌｌである。

そして、Ｎチャネル型のトランジスタＮ１と抵抗Ｒとの
接続点は、第２のトランジスタ２のゲートに接続されて
おり、このゲートとＶｃｅノードとの間にＰチャネル型
のトランジスタＰ１が接続されており、このゲートとＶ
ｓｓノードとの間にＮチャネル型のトランジスタＮ３が
接続されている。

また、入力Ｃは、第１の二人カナンド回路ＮＡＩの一方
の入力になると共に二段のインバータ■２およびＩ３を
経て二人力ナンド回路ＮＡＩの他方の入力になり、この
二人力ナンド回路ＮＡＩの出力はＰチャネル型のトラン
ジスタＰ１のゲート入力となる。二段のインバータＩ２
およびＩ３のうちの初段インバータＩ２の出力ノードと
Ｖｓｓノードとの間には、ドレイン・ソース相互がＶｓ
ｓノードに接続されているＮチャネル型ＭＯＳトランジ
スタからなるＭＯＳキャパシタＣ１が接続されている。

また、二段のインバータＩ２および■３のうちの後段イ
ンバ・−タＩ３の出力ノードとＶｃｅノードとの間には
、ドレイン・ソース相互がＶｃｅノードに接続されてい
るＰチャネル型ＭＯ３）ランジスタからなるＭＯＳキャ
パシタＣ２が接続されている。

また、Ｎチャネル型のトランジスタＮ１と抵抗Ｒとの接
続点とＶｓｓノードとの間には、ドレイン・ソース相互
がＶＳＳノードに接続されているＮチャネル型ＭＯＳト
ランジスタからなるＭＯＳキャパシタＣ３が接続されて
いる。また、インバータ■１の出力は、第２の二人力ナ
ンド回路ＮＡ２の一方の入力になると共に二段のインバ
ータ１４およびＩ５を経てナンド回路ＮＡ２の他方の入
力になり、このナンド回路ＮＡ２の出力はインバータＩ
６により反転されてＮチャネル型のトランジスタＮ３の
入力となる。二段のインバータ■４および■５のうちの
初段インバータ■４の出力ノードとＶＳＳノードとの間
には、ドレイン争ソース相互がＶＳＳノードに接続され
ているＮチャネル型ＭＯＳ）ランジスタからなるＭＯＳ
キャパシタＣ４が接続されている。また、二段のインバ
ータＩ４およびＩ５のうちの後段インバータ■５の出力
ノードとＶｃｅノードとの間には、ドレイン・ソース相
互がＶｃｅノードに接続されているＰチャネル型ＭＯＳ
トランジスタからなるＭＯＳキャパシタＣ５が接続され
ている。

次に、第１図の出力回路の動作を第２図を参照して説明
する。いま、“０”出力を行う時には、入力Ｃを低レベ
ル°０“に保って第１のトランジスタ１はオフにしたま
まの状態で、入力Ｃを高レベル“１°にすると、駆動制
御回路１０の出力が高レベルになって出力用の第２のト
ランジスタ２がオンになり、“０”出力状態になる。即
ち、駆動制御回路１０において、入力Ｃが“１”レベル
になると、インバータ１１の出力が“０”になり、第２
の二人力ナンド回路ＮＡ２の出力は“１”インバータ■
６の出力１ヰ“０”になり、Ｎチャネル型のトランジス
タＮ３はオフになる。このとき、入力Ｃの＃１ｍレベル
によってＮチャネル型のトランジスタＮ１が直ちにオン
状態になり、駆動制御回路１０の出力ノードＣ′にはＶ
ｃｃ−ｎ−ＶＴＨの電圧が現れる。ここで、ｖｃｃ−ｎ
番ｖＴＨの値を、出力用の第２のトランジスタ２のコン
ダクタンスを高くし過ぎない程度に選択設定しておくと
、Ｖｓｓノードに流れる電流は急激に変化することはな
い。

この後、二段のインバータ１２．１３およびＭＯＳキャ
パシタＣ１、Ｃ２で決まる固有の遅延時間の後、第１の
二人力ナンド回路ＮＡＩの出力は“０°になり、Ｐチャ
ネル型のトランジスタＰ１がオンになり、駆動制御回路
１０の出力ノードＣ′は“１”になり、出力用の第２の
トランジスタ２のコンダクタンスが高くなる。しかし、
このとき既に、Ｖｓｓノードに電流がある程度流れてお
り、ＶＳＳノードへ流れる電流の時間的変化ｄｉ／ｄｔ
はさほど大きくはならない。従って、ＶＳＳノードに発
生するノイズを低減できる。この場合、Ｐチャネル型の
トランジスタＰ１がオンになった時に出力ノードＣ′を
ゆっくりと“１″にするように、Ｐチャネル型のトラン
ジスタＰ１の特性を設定しておく。

一方、上記“０”出力状態を解除して高インピーダンス
状態にする時には、入力Ｃを低レベル“０”に保って第
１のトランジスタ１はオフにしたままの状態で、入力Ｃ
を低レベル“０”にすると、駆動制御回路１０の出力Ｃ
′が低レベルになって出力用の第２のトランジスタ２が
オフになり、高インピーダンス状態になる。即ち、駆動
制御回路１０において、入力Ｃが“０”レベルになると
、第１の二人カナンド回路ＮＡＩの出力は“１”になり
、Ｐチャネル型のトランジスタＰ１はオフになる。また
、第２の二人力ナンド回路ＮＡ２は、インバータＩＩの
出力“１″が入力してもインバータＩ５の“０“出力に
よって”１“を出力しており、インバータＩ６の出力は
“０“であるので、Ｎチャネル型のトランジスタＮ３は
オフである。

このとき、インバータ１１の出力“１”レベルによって
Ｎチャネル型のトランジスタＮ２がオンになり、駆動制
御回路１０の出力ノードＣ′はＶＳＳレベルに向かうが
、ＭＯＳキャパシタＣ３による時定数によって出力ノー
ドＣ′の電位はゆっくりと下がる。この場合、出力用の
第２のトランジスタ２のコンダクタンスが急に低くなる
ことはなく、この第２のトランジスタ２はゆっくりとオ
フ状態になり、Ｖｓｓノードにそれまでに流れ込んでい
た電流が急激に途切れることことはない。

この後、二段のインバータ■４、■５およびＭＯＳキャ
パシタＣ４、Ｃ５で決まる固有の遅延時間の後、第２の
二人カナンド回路ＮＡ２の出力は“Ｑ　Ｉ１１インバー
タＩ６の出力は“１”になり、Ｎチャネル型のトランジ
スタＮ３がオンになり、駆動制御回路１０の出力ノード
Ｃ′は速やかに“０“になり、出力用の第２のトランジ
スタ２のコンダクタンスが低くなる。しかし、このとき
既に、ＶＳＳノードに流れる電流はある程度低くなって
おり、ＶＳＳノードへ流れる電流の時間的変化ｄ　ｉ／
ｄ　ｔはさほど大きくはならない。従って、ＶＳＳノー
ドに発生するノイズを低減できる。

上記した第１図の出力回路によれば、出力用の第２のト
ランジスタ２をオン駆動する時、ｖｓｓノードに急激に
電荷が流れ込むことを防止でき、出力用の第２のトラン
ジスタ２をオン状態からオフ状態にする時に、Ｖｓｓノ
ードにそれまでに流れ込んでいた電流が急激に途切れる
ことを防止できるので、ＶＳＳノードに発生するノイズ
を低減でき、この出力回路と同じチップ上に形成されて
いる他の内部回路、例えば第９図に示したような二段の
ＣＭＯＳインバータからなる入力バッファの誤動作を防
止できる。

なお、入力Ｃ，，Ｃが対応して高レベル“１”低レベル
“０“の時には、第１のトランジスタ１および第２のト
ランジスタ２が対応してオン、オフになり、１”出力状
態になる。また、入力Ｃ１Ｃが共に“０”レベルの時に
は、第１のトランジスタ１および第２のトランジスタ２
が共にオフになり、高インピーダンス状態になる。

第３図は、本発明に係る第２番目の半導体集積回路の出
力回路の一例を示しており、Ｖｃｃ電源ノードとＶＳＳ
電源ノードとの間に、出力用のＭＯＳ型のＮチャネル型
の第１のトランジスタ１および第２のトランジスタ２が
直列に接続されており、この２個のトランジスタの各ゲ
ートに別々の信号Ｃ′　Ｃが与えられ、この２個のトラ
ンジスタの直列接続点が出力ノードとなっている。３０
はｖｃｃノード側に接続されている第１のトランジスタ
１を駆動制御するための駆動制御回路であり、この駆動
制御回路３０は、Ｖｃｃノード側に接続されている第１
のトランジスタ１をオン駆動する時には、この第１のト
ランジスタ１の相互コンダクタンスがある程度高くなる
まではそのゲート電位をゆっくりと立上げ、その後に第
１のトランジスタ１の相互コンダクタンスが十分高くな
るレベルまでそのゲート電位を立上げるように二段階状
に変化させ、この第１のトランジスタ１をオン状態から
オフ状態にする時には、この第１のトランジスタ１の相
互コンダクタンスがある程度低くなるまではそのゲート
電位をゆっくりと立下げ、その後に第１のトランジスタ
１の相互コンダクタンスが十分低くなるレベルまでその
ゲート電位を立下げるように二段階状に変化させるよう
に駆動するものであり、例えば図示の如く構成されてい
る。

即ち、ｖｃｃノードとＶｓｓノードとの間に直列に、ド
レイン・ゲート相互が接続されている複数個（例えば２
個）のＮチャネル型のトランジスタＮ１およびＮ２と、
ゲートに入力Ｃが与えられるＰチャネル型のトランジス
タＰ１と、ゲートに入力Ｃが与えられるＮチャネル型の
トランジスタＮ３とが接続されている。Ｎチャネル型の
トランジスタＮ１およびＮ２の各閾値電圧はＶＴＨであ
る。

そして、Ｐチャネル型のトランジスタＰ１とＮチャネル
型のトランジスタＮ３との接続点は、Ｎチャネル型のト
ランジスタＮ４のゲートに接続されており、このトラン
ジスタＮ４のゲートとＶｃｃノードとの間にＰチャネル
型のトランジスタＰ２が接続されている。このＰチャネ
ル型の、トランジスタＰ２のゲートには、入力Ｃが二段
のインバータ１１および１２を経て与えられる。この二
段のインバータ１１および■２のうちの初段インバータ
１１の出力ノードとＶｃｃノードとの間には、ドレイン
・ソース相互がＶｃｃノードに接続されているＰチャネ
ル型ＭＯ３）ランジスタからなるＭＯＳキャパシタＣ１
が接続され、二段のインバータ１１および■２のうちの
後段インバータＩ２の出力ノードとＶｓｓノードとの間
には、ドレイン・ソース相互がＶｓｓノードに接続され
ているＮチャネル型ＭＯＳ）ランジスタからなるＭＯＳ
キャパシタＣ２が接続されている。

また、入力Ｃは、四段のインバータＩ３〜１６を経てＮ
チャネル型のトランジスタＮ５の一端に与えられ、この
トランジスタＮ５の他端はトランジスタＮ４の他端に接
続され、これらのトランジスタＮ５およびＮ４の相互接
続点は出力用の第１のトランジスタ１のゲートに接続さ
れている。四段のインバータ１３〜Ｉ６のうちの二段目
以降の各段のインバータ■４〜Ｉ６の出力ノードとＶｃ
ｃノードとの間には、ドレイン・ソース相互がＶｃｃノ
ードに接続されているＰチャネル型ＭＯＳトランジスタ
からなるＭＯＳキャパシタ０３〜Ｃ５がそれぞれ接続さ
れ、二段目以降のインバータ１４〜１６の各段の出力ノ
ードとＶｓｓノードとの間には、ドレイン・ソース相互
がＶｓｓノードに接続されているＮチャネル型ＭＯＳ）
ランジスタからなるＭＯＳキャパシタ０６〜Ｃ８がそれ
ぞれ接続されている。

さらに、四段のインバータ１３〜１６のうちの初段のイ
ンバータ１３の出力は、直接に二人カノア回路ＮＧの一
方の入力になると共に、七段のインバータ１７〜１１３
を経て二人カノア回路ＮＧの他方の入力になる。七段の
インバータ１７〜１１３のうちの初段口、三段目および
三段目のインバータの出力ノードとＶＣＣノードとの間
には、ドレイン・ソース相互がＶｅｃノードに接続され
ているＰチャネル型ＭＯ８）ランジスタからなるＭＯＳ
キャパシタ０９〜Ｃ１１が接続され、七段のインバータ
Ｉ７〜１１３のうちの二段目、四段目および六段目のイ
ンバータの出力ノードとＶｓｓノードとの間には、ドレ
イン・ソース相互がＶｓｓノードに接続されているＮチ
ャネル型ＭＯＳトランジスタからなるＭＯＳキャパシタ
Ｃ１２〜Ｃ１４が接続されている。二人カノア回路ＮＧ
の出力ノードとトランジスタＮ５のゲートとの間に、ゲ
ートがｖｃｅノードに接続されたＮチャネル型のトラン
ジスタＮ６が接続されている。

また、入力Ｃは、直接に二人力ナンド回路ＮＡの一方の
人力になると共に、四段のインバータ１１４〜１１７を
経て二人力ナンド回路ＮＡの他方の入力になる。四段の
インバータ１１４〜１１７のうちの初段インバータおよ
び三段目インバータの各出力ノードとＶｓｓノードとの
間には、ドレイン・ソース相互がＶｓｓノードに接続さ
れているＮチャネル型ＭＯＳ）ランジスタからなるＭＯ
ＳキャパシタＣ１５およびＣ１６がそれぞれ接続され、
四段のインバータ１１４〜！１７のうちの二段目インバ
ータおよび四段目インバータの各出力ノードとＶｃｃノ
ードとの間には、ドレイン−ソース相互がＶｃｃノード
に接続されているＰチャネル型ＭＯ５）ランジスタから
なるＭＯＳキャパシタＣ１７および０１８がそれぞれ接
続されている。

二人カナンド回路ＮＡの出力は、二段のインバータ１１
８および１１９を介してＮチャネル型のトランジスタＮ
７のゲートに入力すると共にインバータＩ２０を経てト
ランジスタＮ７のドレインに与えられる。二段のインバ
ータ１１８および１１９のうちの初段のインバータ１１
８の出力ノードとＶＳＳノードとの間には、ドレイン・
ソース相互がＶＳＳノードに接続されているＮチャネル
型ＭＯＳ）ランジスタからなるＭＯＳキャパシタＣ１９
が接続されている。トランジスタＮ７のソースはＶＳＳ
ノードに接続されており、そのドレインは、ドレイン・
ソース相互が接続されているＮチャネル型ＭＯＳ）ラン
ジスタからなるＭＯＳキャパシタＣ２０を介して出力用
の第１のトランジスタ１のゲートに接続されている。

次に、第３図の出力回路の動作を第４図を参照して説明
する。“１″出力を行う時には、入力Ｃを低レベル“０
”に保って第２のトランジスタ２はオフにしたままの状
態で、入力Ｃを高レベル“１”にすると、駆動制御回路
３０の出力が高レベルになって出力用の第１のトランジ
スタ１がオンになり、″１２出力状態になる。即ち、駆
動制御回路３０において、入力Ｃが＃１＃レベルになる
と、トランジスタＮ３がオンになり、そのドレイン電位
が“０“になり、トランジスタＮ４がオフになる。また
、この時、インバータ■３の出力が“０”になり、二人
カノア回路ＮＧの出力は“１”になり、トランジスタＮ
５のゲートがＶｃｃ−ＶＴＨ（ＶＴＨはＮチャネルトラ
ンジスタＮ６の閾値電圧）の電位に充電される。なお、
この時点ではまだ、二人力ナンド回路ＮＡの出力は“１
″インバータ１２０の出力は“０゛のままであるので、
トランジスタＮ７のドレイン電位は“０“に引き落とさ
れたままである。そして、インバータ■４〜１６および
ＭＯＳキャパシタ０３〜Ｃ８で決まるある遅延時間後に
、インバータ■６の“１“レベル出力がトランジスタＮ
５を経て出力用の第１のトランジスタ１のゲートを充電
し始めると共に、トランジスタＮ５のゲート電位をｖ　
ｃｃｔ４位よりも高いレベルにする。これにより、出力
用の第１のトランジスタ１がオンになり、出力Ｖ　ｏｕ
ｔが１″になり始める。この時、トランジスタＮ５の寸
法を適切に設定しておけば、出力用の第１のトランジス
タ１のゲートの充電速度を制御でき、出力ＶｏｕＬが急
に立上がらないようにすることができ、それに伴い、Ｖ
ｃｅ電流の急激な変化を抑えることができる。

この後、インバータ１７〜１１２およびＭＯＳキャパシ
タ０９〜Ｃ１４で決まるある遅延時間後にインバータ１
１３の出力が“１”になり、二人カノア回路ＮＧの出力
は“０”になり、トランジスタＮ５のゲート電位が“Ｏ
”になり、トランジスタＮ５がオフになる。また、イン
バータ１１４〜１１７およびＭＯＳキャパシタＣ１５〜
Ｃ１８で決まるある遅延時間後にインバータ１１７の出
力が１”になり、二人力ナンド回路ＮＡの出力は０゛に
なり、トランジスタＮ７がオフになると共にインバータ
！２０の出力が“１″になり始め、この′″１＃１＃レ
ベルＳキャパシタＣ２０による容量結合により出力用の
第１のトランジスタ１のゲート電位を高レベルにする。

これにより、出力用の第１のトランジスタ１のオン電流
が増し、出力Ｖ　ｏｕｔが完全に“１”になる。なお、
この時の出力用の第１のトランジスタ１のゲート電位の
最終レベルとしては、出力用の第１のトランジスタ１が
三極前動作を行うことが可能なレベルに設定する。この
ように出力用の第１のトランジスタ１のオン電流が増す
時には、既に出力用の第１のトランジスタ１にある程度
の電流が流れているので、出力用の第１のトランジスタ
１のゲート電位が高レベルになっても、それに伴うＶｃ
ｅ電流の時間的変化ｄ　ｉ／ｄ　ｔを小さく抑えること
ができる。

従って、ｖｃｃノードに発生するノイズを低減できる。

一方、上記“１°出力状態を解除して高インピーダンス
状態にする時には、入力Ｃを低レベル“０″に保って第
２のトランジスタ２はオフにしたままの状態で、人力Ｃ
を低レベル“０”にすると、駆動制御回路３０の出力Ｃ
′が低レベルになって出力用の第１のトランジスタ１が
オフになり、高インピーダンス状態になる。即ち、駆動
制御回路３０において、入力Ｃが“０”レベルになると
、トランジスタＰ１がオンになり、トランジスタＮ４の
ゲートを充電し始める。このゲート電位は、先ずＶ　ｃ
ｃ　−２Ｖ　ＴＨになり、このトランジスタＮ４はオン
し始める。そして、インバータ１１．１２およびＭＯＳ
キャパシタＣ１、Ｃ２で決まるある遅延時間後にインバ
ータ１２の出力が“０＃になり、トランジスタＰ２がオ
ンになり、トランジスタＮ４のゲート電位はＶｃｃレベ
ルになり、このトランジスタＮ４のオン電流が増す。従
って、トランジスタＮ４のコンダクタンスが急に高くな
ることはなく、このトランジスタＮ４のドレイン電位に
より出力用の第１のトランジスタ１がオフになり始める
。なお、この時、インバータＩ３の出力が“１″になり
、上段のインバータ１７〜１１３を介したインバータ１
１３の出力が″Ｏｍレベルにプリチャージされる。

また、入力Ｃが上記したように“０”レベルになった時
、二人力ナンド回路ＮＡの出力は“１”インバータＩ２
０の出力は“０”になり、トランジスタＮ７のドレイン
電位は“０”に引き落とされ始める。そして、インバー
タ１１８およびＭＯＳキャパシタＣ１９で決まるある遅
延時間後にインバータ１１９の出力が“１”になり、ト
ランジスタＮ７がオンになり、そのドレイン電位は“０
１に引き落とされる。このため、トランジスタＮ７のド
レイン電位が急に“０°レベルになることはなく、この
ドレインにＭＯＳキャパシタＣ２０により容量結合して
いる出力用の第１のトランジスタ１のゲート電位は急に
“０“レベルになることはなく、ノードＤ５により制御
されるトランジスタＮ４により制御され、二段階を経て
“０゛レベルになる。従って、出力用の第１のトランジ
スタ１のコンダクタンスも急激に下がることはなく、Ｖ
ｃｅ電流がオフになる時の電流の時間的変化ｄ　ｉ　／
　ｄ　ｔを小さく抑えることができ、Ｖｃｅノードに発
生するノイズを低減できる。

なお、入力Ｃ，，Ｃが対応して低レベル“０“高レベル
“１”の時には、第１のトランジスタ１および第２のト
ランジスタ２が対応してオフ、オンになり、“０”出力
状態になる。

上記した第３図の出力回路によれば、第１のトランジス
タ１をオン駆動する時にＶｃｅノードから第１のトラン
ジスタ１に急激に電流が流れ込むことを防止でき、また
、第１のトランジスタ１をオン状態からオフ状態にする
時にＶｃｅノードからそれまでに流れ込んでいた電流が
急激に途切れることを防止できるので、Ｖｃｅノードに
発生するノイズを低減でき、集積回路内部回路の誤動作
を防止できる。

第５図は、本発明に係る第２番目の半導体集積回路の出
力回路の他の例を示しており、ｖＣｃ電源ノードとＶＳ
Ｓ電源ノードとの間に、出力用のＭＯＳ型のＮチャネル
型の第１のトランジスタ１および第２のトランジスタ２
が直列に接続されており、この２個のトランジスタの各
ゲートに別々の信号Ｃ′　Ｃが与えられ、この２個のト
ランジスタの直列接続点が出力ノードとなっている。

５０はＶＣＣノード側に接続されている第１のトランジ
スタ１を駆動制御するための駆動制御回路であり、この
駆動制御回路５０は、Ｖｃｅノード側に接続されている
第１のトランジスタ１をオン駆動する時には、この第１
のトランジスタの相互コンダクタンスが余り高くならな
いレベルまではそのゲート電位をある程度急に立上げ、
その後は第１のトランジスタの相互コンダクタンスが十
分高くなるレベルまでそのゲート電位をゆっくりと立上
げるように二段階状に変化させ、この第１のトランジス
タ１をオン状態からオフ状態にする時には、この第１の
トランジスタ１の相互コンダクタンスがある程度低くな
るまではそのゲート電位をゆっくりと立下げ、その後に
第１のトランジスタ１の相互コンダクタンスが十分低く
なるレベルまでそのゲート電位を立下げるように二段階
状に変化させるように駆動するものであり、例えば図示
の如く構成されている。

即ち、入力Ｃはインバータ１１およびゲートがＶｅｃノ
ードに接続されたＮチャネル型のトランジスタＮ１を介
してドレインがＶｃｃノードに接続されたＮチャネル型
のトランジスタＮ２のゲートに接続されている。インバ
ータ１１の出力ノードとトランジスタＮ２のゲートとの
間には、二段のインバータ■２およびＩ３およびドレイ
ン・ソース相互が接続されているＮチャネル型ＭＯＳト
ランジスタからなるＭＯＳキャパシタキャパシタＣ２が
接続され、インバータＩ２の出力ノードとＶＳＳノード
との間には、ドレイン・ソース相互がＶｓｓノードに接
続されているＮチャネル型ＭＯ３）ランジスタからなる
ＭＯＳキャパシタＣ１が接続されている。

また、入力Ｃは四段のインバータ■４〜■７およびキャ
パシタＣを介してトランジスタＮ２のソースに接続され
ている。このトランジスタＮ２のソースとＶｃｃノード
との間には、ドレイン・ゲート相互が接続されているＮ
チャネル型のトランジスタＮ３が接続されている。この
トランジスタＮ３のソースとＶｓｓノードとの間には、
ソース・基板相互が接続されているＰチャネル型のトラ
ンジスタＰ３およびＮチャネル型のトランジスタＮ６が
接続されている。このトランジスタＰ３およびＮ６のド
レイン相互接続点は出力用の第１のトランジスタ１のゲ
ートに接続されている。また、Ｖｃｃノードとトランジ
スタＰ３およびＮ６のドレイン相互接続点との間に直列
に、ドレイン−ゲート相互が接続されているｎ個のＮチ
ャネル型のトランジスタＮ　ａ　＝　Ｎ　ｎと、ゲート
に入力Ｃが与えられるＮチャネル型のトランジスタＮ４
とが接続されている。ｎ個のＮチャネル型のトランジス
タＮ　ａ　＝　Ｎ　ｎの各閾値電圧はＶＴＨである。そ
して、入力Ｃは三段のインバータＩ８〜１１０を介して
トランジスタＰ３のゲートに接続されている。

さらに、ＶＣＣノードとＶＳＳノードとの間に直列に、
ドレイン・ゲート相互が接続されているｎ′個のＮチャ
ネル型のトランジスタＮａ′〜Ｎｎ’と、ゲートに人力
Ｃが与えられるＰチャネル型のトランジスタＰ１と、ゲ
ートに人力が与えられるＮチャネル型のトランジスタＮ
５とが接続されている。ｎ′個のＮチャネル型のトラン
ジスタＮａ′〜Ｎｎ’　の各閾値電圧はＶＴＩＩである
。そして、Ｐチャネル型のトランジスタＰ１とＮチャネ
ル型のトランジスタＮ５との接続点は、トランジスタＮ
６のゲートに接続されており、このトランジスタＮ６の
ゲートとＶｃｃノードとの間にＰチャネル型のトランジ
スタＰ２が接続されている。このＰチャネル型のトラン
ジスタＰ２のゲートには、人力Ｃが二段のインバータ！
１１および１１２を経て与えられる。この二段のインバ
ータＩｌｌおよび１１２のうちの初段インバータ１１１
の出力ノードとＶＣＣノードとの間には、ドレイン・ソ
ース相互がＶＣＣノードに接続されているＰチャネル型
ＭＯＳトランジスタからなるＭＯＳキャパシタＣ３が接
続され、二段のインバータ夏１１および１１２のうちの
後段インバータ１１２の出力ノードとＶＳＳノードとの
間には、ドレイン・ソース相互がＶｓｓノードに接続さ
れているＮチャネル型ＭＯＳトランジスタからなるＭＯ
ＳキャパシタＣ４が接続されている。

次に、第５図の出力回路の動作を第６図を参照して説明
する。″１″出力を行う時には、入力Ｃを低レベル“０
“に保って第２のトランジスタ２はオフにしたままの状
態で、入力Ｃを高レベル“１”にすると、駆動制御回路
５０の出力ノードＥ１が高レベルになって出力用の第１
のトランジスタ］がオンになり、“１°出力状態になる
。即ち、駆動制御回路５０において、入力Ｃが“１“レ
ベルになると、Ｎチャネル型のトランジスタＮ４が直ち
にオン状態になり、出力ノードＥ１にはＶｃｃ−ｎ−Ｖ
ＴＨの電圧が現れる。ここで、Ｖｃｃ　−ｎ−ＶＴｔ（
の値を、出力用の第１のトランジスタ１の相互コンダク
タンスが余り大きくならないレベルに設定しておけば、
Ｖｃｃノードから出力に急激に電流が流れることはな（
、この際のし・（ｄｉ／ｄｔ）に伴うＶｃｃノイズを小
さく抑えられる。

また、入力Ｃがｍ１２レベルになると、トランジスタＮ
５がオンになり、ノードＥ４の電位が“Ｏｍになり、ト
ランジスタＮ６がオフになる。

また、この時、入力Ｃの“１”レベルによってトランジ
スタＰ１はオフになり、インバータの１１２の“１”レ
ベル出力によってトランジスタＰ２はオフになっている
。トランジスタＮ４がオンした後、インバータ１１０の
出力ノードＥ２は１０”レベルになり、トランジスタＰ
３がオンになる。この時、このトランジスタＰ３のソー
ス（ノードＥ３）はＶｃｃレベルにプリチャージされて
いるので、出力ノードＥ１はｖｃｃレベルに向かって上
がり始める。そして、さらに入力Ｃが“１ルベルになっ
た後、インバータ４〜Ｉ７を経てノードＥ５が“１”レ
ベルになると、キャパシタＣとの容量結合によりノード
Ｅ３はＶｃｃレベルよりも高いレベルになり、出力ノー
ドＥ１もＶｃｃレベルよりも高いレベルになり、出力用
の第１のトランジスタ１の相互コンダクタンスは十分高
くなり、出力レベルの“１″レベルを保証する。この時
、既に、第１のトランジスタ１を介しである程度電流は
流れており、Ｌ−（ｄｉ／ｄｔ）に伴うＶＣＣノイズは
小さい。また、出力ノードＥ１を前記Ｖｃｃ−ｎψＶＴ
Ｉ＋からＶｃｃレベル以上に持ち上げる速度は、インバ
ータ１７の寸法を小さくしたり、トランジスタＰ３の寸
法を小さくしたりすれば、あまり速くならないようにす
ることができる。

一方、上記“１″出力状態を解除して高インピーダンス
状態にする時には、入力Ｃを低レベル“０″に保って第
２のトランジスタ２はオフにしたままの状態で、入力Ｃ
を低レベル“０“にすると、駆動制御回路５０の出力ノ
ードＥ１が“０”レベルになって出力用の第１のトラン
ジスタ１がオフになり、高インピーダンス状態になる。

即ち、駆動制御回路５０において、入力Ｃが“０”レベ
ルになると、トランジスタＮ５がオフになり、トランジ
スタＰ１がオンになる。すると、ノードＥ４がＶｃｅ　
−ｎ　’　　−ＶＴＨになり、トランジスタＮ６がオン
になるが、この時、このトランジスタ６の相互コンダク
タンスは十分高くはないので、出力ノードＥ１の電位は
急激には低くならない。

このため、出力用の第１のトランジスタ１の相互コンダ
クタンスは急激に低くなることはなく、この際、出力用
の第、１のトランジスタ１を流れる電流の時間的変化を
小さく抑えることができ、Ｌ・（ｄ　ｉ／ｄ　ｔ）で表
わされるイズを小さく抑えることができる。

トランジスタ６がオンになると、出力ノードＥ１と共に
ノードＥ３もレベルが下がるが、ノードＥ２は“１ｍレ
ベルになるので、ノードＥ３のレベルはＶｃｃ＋ＶＴＲ
まで下がり、その後、ノードＥ５が“０″レベルになる
時に、キャパシタＣとの容量結合によりさらに下がる。

また、入力Ｃが“０“レベルになると、トランジスタＮ
２のゲート（ノードＥ６）がＶｃｃ　−ＶＴＨ（ＶＴＨ
はＮチャネルトランジスタＮ１の閾値電圧）の電位にプ
リチャージされ、さらに、インバータＩ２およびＩ３と
キャパシタＣ１とで決まる遅延時間の後にノードＥ６は
Ｖｃｃレベルよりも高いレベルになり、トランジスタＮ
２によってノードＥ３はｖｃｃレベルにプリチャージさ
れる。この時、トランジスタＰ３はオフ状態である。

さらに、人力Ｃの“０ｍレベルによってトランジスタＰ
１がオンしてから、インバータＩｌｌおよび１１２とキ
ャパシタＣ３およびＣ４とで決まる遅延時間の後にトラ
ンジスタＰ２がオンし、ノードＥ４がＶｃｃレベルにな
り、トランジスタＮ６の相互コンダクタンスは十分高く
なり、出力ノードＥ１のレベルは“００レベルになり、
出力用の第１のトランジスタ１は完全にオフ状態になる
。

しかし、この際、既に出力ノードＥ１のレベルは出力用
の第１のトランジスタ１の相互コンダクタンスがある程
度低くなるレベルになっているので、出力ノードＥ１の
レベルが“０”レベルになっても出力用の第１のトラン
ジスタ１を流れる電流の時間的変化は大きくなく、Ｌφ
　（ｄｉ／ｄｔ）で表わされるイズを小さく抑えること
ができる。

なお、入力Ｃ％Ｃが対応して低レベル“０“高レベル“
１”の時には、第１のトランジスタ１および第２のトラ
ンジスタ２が対応してオフ、オンになり、“０”出力状
態になる。

上記した第５図の出力回路によれば、第１のトランジス
タ１をオン駆動する時にＶｃｃノードから第１のトラン
ジスタ１に急激に電流が流れ込むことを防止でき、また
、第１のトランジスタ１をオン状態からオフ状態にする
時にＶｃｃノードからそれまでに流れ込んでいた電流が
急激に途切れることを防止できるので、Ｖｃｃノードに
発生するノイズを低減でき、集積回路内部回路の誤動作
を防止できる。

第７図は、本発明に係る第３番目の半導体集積回路の出
力回路の一例を示しており、Ｖｃｃ電源ノードとＶｓｓ
ＴｉＫノードとの間に、出力用のＭＯＳ型のＮチャネル
型の第１のトランジスタ１および第２のトランジスタ２
が直列に接続されており、この２個のトランジスタの各
ゲートに別々の信号が与えられ、この２個のトランジス
タの直列接続点が出力ノードとなっている。第１のトラ
ンジスタは複数個（本例では２個）のトランジスタ（１
１，１２）に分割されている。７０はｖｃｃノド側に接
続されている第１のトランジスタ１を駆動制御するため
の駆動制御回路であり、７１はＶｓｓノード側に接続さ
れている第２のトランジスタ２を駆動制御するための駆
動制御回路である。

駆動制御回路７０は、第１のトランジスタ１をオン状態
からオフ状態にする時に、上記分割されている２個のト
ランジスタ（１１，１２）のうちの一方のトランジスタ
のゲート電位の立下がりと他方のトランジスタのゲート
電位の立下がりとに所定の時間差を設け、一方のトラン
ジスタのゲート電位の立下がりを他方のトランジスタの
ゲート電位の立下がりよりもゆっくりと変化させるよう
に駆動するものであり、例えば図示の如く構成されてい
る。

即ち、入力Ｃはインバータ■１に入力し、このインバー
タ１１の出力は、ＶｃｃノードとＶＳＳノードとの間に
Ｐチャネル型のトランジスタＰ１および抵抗ＲおよびＮ
チャネル型のトランジスタＮ１が直列に接続されてなる
インバータＩ２に入力する。そして、Ｐチャネル型のＭ
ＯＳｌ−ランジスタＰ１および抵抗Ｒの接続点が出力用
の第１のトランジスタ（１１，１２）のうちの一方のト
ランジスタ１１のゲートに接続されており、このゲート
とＶＳＳノードとの間には、ドレイン会ソース相互がＶ
ＳＳノードに接続されているＮチャネル型ＭＯＳトラン
ジスタからなるＭＯＳキャパシタＣ１が接続されている
。

また、インバータ１１の出力は、インバータＩ３に入力
し、このインバータＩ３の出力およびインバータ１１の
出力は、ＶＣＣノードとＶＳＳノードとの間に直列に接
続されているＮチャネル型、のトランジスタＮ２および
Ｎ３の各ゲートに対応して入力する。インバータ■３の
出力およびトランジスタＮ２およびＮ３の接続点は、Ｐ
チャネル型のトランジスタＰ２およびＮチャネル型のト
ランジスタＮ４の各ゲートに対応して入力する。Ｖｃｃ
ノードとトランジスタＰ２およびＮ４の接続点との間に
Ｎチャネル型のトランジスタＮ５およびＮ６が直列に接
続されており、このトランジスタＮ５およびＮ６の各ゲ
ートに対応して、インバータ１１の出力およびＶｃｃ電
位が入力する。インバータＩ３の出力ノードとＶｓｓノ
ードとの間にＮチャネル型のトランジスタＮ７およびＮ
８が直列に接続されており、このトランジスタＮ７のゲ
ートにトランジスタＮ５およびＮ６の接続点が接続され
る。

また、トランジスタＮ８のゲートには、入力Ｃが遅延回
路７２を介して入力する。この遅延回路７２においては
、入力Ｃが直接に二人カノア回路ＮＧの一方の入力にな
ると共に、四段のインバータ１８〜１１１を経て二人カ
ノア回路ＮＧの他方の入力になる。四段のインバータ■
８〜１１１のうちの二段目のインバータおよび四段目の
インバータの各出力ノードとＶＳＳノードとの間には、
ドレイン・ソース相互がＶｓｓノードに接続されている
Ｎチャネル型ＭＯ３）ランジスタからなるＭＯＳキャパ
シタＣ２およびＣ３がそれぞれ接続されている。トラン
ジスタＮ７およびＮ８の接続点は、出力用の第１のトラ
ンジスタ（１１，１２）のうちの他方のトランジスタ１
２のゲートに入力すると共に、ＶＣＣノードとＶＳＳノ
ードとの間に直列に接続されているＮチャネル型のトラ
ンジスタＮ９およびＮＩＯのうちのトランジスタＮ９の
ゲートに入力し、このトランジスタＮ９のソースとトラ
ンジスタＮ７およびＮ８の接続点との間には、ドレイン
・ソース相互が接続されているＮチャネル型ＭＯＳトラ
ンジスタからなるＭＯＳキャパシタＣ４が接続されてい
る。そして、トランジスタＮＩＯのゲートには、トラン
ジスタＰ２およびＮ４の接続点が接続されている。

また、駆動制御回路７１は、入力Ｃとは相補的な入力Ｃ
が入力するインバータ１１３と、このインバータ１１３
の出力を反転して出力用の第２のトランジスタ２のゲー
トに与えるインバータ１１４と、インバータ！１３の出
力ノードとＶｓｓノードとの間に接続されたＭＯＳキャ
パシタＣ５とからなる。このＭＯＳキャパシタＣ５は、
ドレイン・ソース相互がＶｓｓノードに接続されている
Ｎチャネル型ＭＯＳトランジスタからなる。

次に、第７図の出力回路の動作を説明する。

“１”出力状態にする時には、人力Ｃを低レベル“０１
に保って第２のトランジスタ２はオフにしたままの状態
で、入力Ｃを高レベル“１”にすると、駆動制御回路７
０の出力が高レベルになって出力用の第１のトランジス
タ（１１，１２）がオンになる。即ち、駆動制御回路７
０において、入力Ｃが“１２レベルになると、インバー
タ１１の出力が０”　インバータＩ２の出力が“１゛に
なり、第１のトランジスタ（１１，１２）のうちの一方
のトランジスタ１１のゲート電位が上がり、このトラン
ジスタ１１がオンになる。また、インバータＩ３の出力
も“１”になり、この“１°レベルがトランジスタＮ７
の一端に加わり、このトランジスタＮ７の他端の電位が
“１”になり、第１のトランジスタ（１１，１２）のう
ちの他方のトランジスタ１２のゲート電位が上がり、こ
のトランジスタ１２がオンになる。

また、インバータＩ３の出力“１”により、トランジス
タＮ２がオンになってこのトランジスタＮ２およびＮ３
の接続点の電位が“１”になり、これによりトランジス
タＮ４がオンになってこのトランジスタＮ４およびＰ２
の接続点の電位が“０”になり、これによりトランジス
タＮＩＯがオフになってこのトランジスタＮＩＯおよび
Ｎ９の接続点の電位が“１”になり始めると、この出力
にＭＯＳキャパシタＣ４により結合しているトランジス
タＮ７の他端電位がさらに上昇してＶｃｃレベルよりも
高くなり、トランジスタ１２により出力“１＃はＶｃｃ
レベルが保証される。

また、１”出力状態を解除して高インピーダンス状態に
する時には、入力Ｃを低レベル“Ｏｍに保って第２のト
ランジスタ２はオフにしたままの状態で、入力Ｃを低レ
ベル“０１にすると、駆動制御回路７０の出力が低レベ
ルになって出力用の第１のトランジスタ（１１，１２）
がオフになり、高インピーダンス状態になる。即ち、駆
動制御回路７０において、入力Ｃが０“レベルになると
、インバータ１１の出力が“１″、インバータＩ２の出
力が“０”になり、第１のトランジスタ（１１，１２）
のうちの一方のトランジスタ１１のゲート電位を下げよ
うとする。しかし、この時、ＭＯＳキャパシタＣ１およ
び抵抗Ｒの時定数により、上記ゲート電位は急激には低
下せずにゆっくりと低下し、トランジスタ１１はゆっく
りとオフになる。また、この時、二人カノア回路ＮＧの
出力は直ぐには“１″にならず、四段のインバータＩ８
〜１１１およびＭＯＳキャパシタＣ２、Ｃ３により決ま
る遅延時間後に“１”になり、これによりトランジスタ
Ｎ８がオンになってトランジスタＮ７の他端電位が“０
゛になり、これにより第１のトランジスタ（１１，１２
）のうちの他方のトランジスタ１２のゲート電位が下が
り、このトランジスタ１２がオフになる。また、この時
、入力Ｃが低レベルになっても、トランジスタＮ７が急
激にオン状態にならないように、トランジスタ５および
Ｎ６の寸法を小さくしたり、インバータＩ３の出力が急
激に“０”状態にならないようにするなどしておく。

上記した第７図の出力回路によれば、第１のトランジス
タ１をオン状態からオフ状態にする時に、第１のトラン
ジスタ（１１，１２）が順次オフになるので、Ｖｃｃノ
ードからそれまでに流れ込んでいた電流が急激に途切れ
ることを防止でき、ＶＣＣノードに発生するノイズを低
減でき、集積回路内部回路の誤動作を防止できる。

［発明の効果］上述したように本発明の半導体集積回路の出力回路によ
れば、出力用のＭＯＳ型の第１のトランジスタをオン状
態にする時、あるいは、オン状態からオフ状態にする時
、または、出力用のＭＯＳ型の第２のトランジスタをオ
ン状態にする時、あるいは、オン状態からオフ状態にす
る時などの出力変化時に発生する電源ノイズを低減でき
るので、集積回路内部の入力バッファ等の誤動作を防止
できる。

【図面の簡単な説明】

第１図は本発明の第１番目の半導体集積回路の出力回路
の一実施例を示す回路図、第２図は第１図の回路の動作
を示す波形図、第３図は本発明の第２番目の半導体集積
回路の出力回路の一実施例を示す回路図、第４図は第３
図の回路の動作を示す波形図、第５図は本発明の第２番
目の半導体集積回路の出力回路の他の実施例を示す回路
図、第６図は第５図の回路の動作を示す波形図、第７図
は本発明の第３番目の半導体集積回路の出力回路の一実
施例を示す回路図、第８図は従来の半導体集積回路の出
力回路の一実施例を示す回路図、第９図は第８図の出力
回路の動作を示す波形図、第１０図は従来の半導体集積
回路の出力回路の出力ノードに抵抗が外付は接続されて
いる状態を示す回路図、第１１図は半導体集積回路の入
力回路の一例を示す回路図である。１．１１．１２・・・出力用の第１のトランジスタ、２
・・・出力用の第２のトランジスタ、１０．３０．５０
．７０・・・駆動制御回路。出願人代理人　弁理士　鈴江武彦第４図ＮｉＳ図ｖＣＣｖｃｃ’ ｓ１０図第９図Ｖ第１１図

Claims

【特許請求の範囲】

（１）第１の電源ノードと第２の電源ノードとの間に直
列に接続された出力用のＭＯＳ型の第１のトランジスタ
および第２のトランジスタを有し、この２個のトランジ
スタの各ゲートに別々の信号が与えられる半導体集積回
路の出力回路において、前記第２の電源ノード側に接続されている第２のトラン
ジスタをオン駆動する時には、この第２のトランジスタ
の相互コンダクタンスが余り高くならないレベルまでは
そのゲート電位をある程度急に立上げ、その後は前記第
２のトランジスタの相互コンダクタンスが十分高くなる
レベルまでそのゲート電位をゆっくりと立上げ、前記第
２のトランジスタをオン状態からオフ状態にする時には
、この第２のトランジスタの相互コンダクタンスがある
程度低くなるレベルまではそのゲート電位をゆっくりと
立下げ、その後に前記第２のトランジスタの相互コンダ
クタンスが十分低くなるレベルまでそのゲート電位を立
下げるように駆動する駆動制御回路を具備することを特
徴とする半導体集積回路の出力回路。
（２）第１の電源ノードと第２の電源ノードとの間に直
列に接続された出力用のＭＯＳ型の第１のトランジスタ
および第２のトランジスタを有し、この２個のトランジ
スタの各ゲートに別々の信号が与えられる半導体集積回
路の出力回路において、前記第１の電源ノード側に接続
されている第１のトランジスタをオン駆動する時には、
この第１のトランジスタの相互コンダクタンスが余り高
くならないレベルまではそのゲート電位をある程度急に
立上げ、その後は前記第１のトランジスタの相互コンダ
クタンスが十分高くなるレベルまでそのゲート電位をゆ
っくりと立上げるように二段階状に変化させ、この第１
のトランジスタをオン状態からオフ状態にする時には、
この第１のトランジスタの相互コンダクタンスがある程
度低くなるまではそのゲート電位をゆっくりと立下げ、
その後に前記第１のトランジスタの相互コンダクタンス
が十分低くなるレベルまでそのゲート電位を立下げるよ
うに二段階状に変化させるように駆動する駆動制御回路
を具備することを特徴とする半導体集積回路の出力回路
。
（３）第１の電源ノードと第２の電源ノードとの間に直
列に接続された出力用のＭＯＳ型の第１のトランジスタ
および第２のトランジスタを有し、この２個のトランジ
スタの各ゲートに別々の信号が与えられる半導体集積回
路の出力回路において、前記第１のトランジスタが２個
のトランジスタに分割されており、前記第１のトランジ
スタをオン状態からオフ状態にする時に、前記分割され
ている２個のトランジスタのうちの一方のトランジスタ
のゲート電位の立下がりと他方のトランジスタのゲート
電位の立下がりとに所定の時間差を設け、前記一方のト
ランジスタのゲート電位の立下がりを前記他方のトラン
ジスタのゲート電位の立下がりよりもゆっくりと変化さ
せるように駆動する駆動制御回路を具備することを特徴
とする半導体集積回路の出力回路。