JP2555299B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP2555299B2 JP2555299B2 JP3510759A JP51075991A JP2555299B2 JP 2555299 B2 JP2555299 B2 JP 2555299B2 JP 3510759 A JP3510759 A JP 3510759A JP 51075991 A JP51075991 A JP 51075991A JP 2555299 B2 JP2555299 B2 JP 2555299B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- power supply
- buffer circuit
- output
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 技術分野 本発明は出力バッファ回路に係わり、特に、半導体集
積回路において不要幅射電波を低減させるようにしたも
のに用いて好適なものである。
積回路において不要幅射電波を低減させるようにしたも
のに用いて好適なものである。
背景技術 半導体集積回路に内蔵される出力バッファ回路は、出
力端子に接続される比較的大きな負荷容量を高速で駆動
出来ることが要求される。しかし、電流駆動能力が大き
い出力バッファ回路が高速で駆動すると、負荷容量のチ
ャージアップやディスチャージ時に電源供給線や接地線
に大電流が急峻に流れるので、上記電源供給線や接地線
にノイズが発生し易くなる。特に、半導体集積回路では
入力信号レベルや出力電圧判定レベルが接地レベルに近
いので、接地線へのノイズが問題とされる。
力端子に接続される比較的大きな負荷容量を高速で駆動
出来ることが要求される。しかし、電流駆動能力が大き
い出力バッファ回路が高速で駆動すると、負荷容量のチ
ャージアップやディスチャージ時に電源供給線や接地線
に大電流が急峻に流れるので、上記電源供給線や接地線
にノイズが発生し易くなる。特に、半導体集積回路では
入力信号レベルや出力電圧判定レベルが接地レベルに近
いので、接地線へのノイズが問題とされる。
そこで、このような問題が生じないようにするため
に、出力インバータ回路の入出力間にミラー容量Ｃを設
けた出力バッファ回路が特開昭60−62725号公報で提案
されている。
に、出力インバータ回路の入出力間にミラー容量Ｃを設
けた出力バッファ回路が特開昭60−62725号公報で提案
されている。
しかしながら、この出力バッファ回路は、ミラー容量
による波形の立上がり／立下がり抑止作用が常に利いて
いるため高速動作が困難であった。
による波形の立上がり／立下がり抑止作用が常に利いて
いるため高速動作が困難であった。
発明の開示 本発明は上述の問題点に鑑み、高速性能の低下を最小
限に抑えながらノイズを低減できる出力バッファ回路を
提供することを第１の目的とする。
限に抑えながらノイズを低減できる出力バッファ回路を
提供することを第１の目的とする。
この発明の第２の目的は、温度，電源，製造バラツキ
によるトランジスタ特性の変化に着目し、条件の変化に
おいても出力応答時間を一定にすることを可能とした出
力バッファ回路を提供することである。
によるトランジスタ特性の変化に着目し、条件の変化に
おいても出力応答時間を一定にすることを可能とした出
力バッファ回路を提供することである。
即ち、第１の発明は、出力端子と第１電源と第２電源
とを有する出力バッファ回路において、 前記第１電源と前記出力端子との間に接続した第１の
トランジスタであって、第１の所定期間に前記第１電源
と前記出力端子とを電気的に接続する第１のトランジス
タと、 前記第２電源と前記出力端子との間に接続した第２の
トランジスタであって、前記第２電源と前記出力端子と
の電気的接続を制御する制御端子を有する第２のトラン
ジスタと、 前記第２のトランジスタの制御端子に結合し、前記第
１の所定期間に第１の論理レベルの第１の制御信号を出
力し、前記第１の所定期間後の第２の所定期間に第２の
論理レベルの第１の制御信号を出力する制御手段と、 前記第１の制御信号を受信する遅延手段であって、前
記第２の論理レベルの第１の制御信号をを受信し、その
所定遅延時間後に前記第２の論理レベルの遅延信号を出
力する遅延手段と、 前記第１の制御信号と前記遅延信号とを受信し、第２
の制御信号を前記制御端子に与える制御信号供給手段で
あって、前記第１の所定期間後から前記所定遅延時間
は、前記第１の論理レベルから徐々に前記第２の論理レ
ベルへ移行する前記第２の制御信号を、前記遅延信号受
信後は比較的急速に前記第２の論理レベルへ移行する第
２の制御信号を前記制御端子に与える制御信号供給手段
とを有するものである。
とを有する出力バッファ回路において、 前記第１電源と前記出力端子との間に接続した第１の
トランジスタであって、第１の所定期間に前記第１電源
と前記出力端子とを電気的に接続する第１のトランジス
タと、 前記第２電源と前記出力端子との間に接続した第２の
トランジスタであって、前記第２電源と前記出力端子と
の電気的接続を制御する制御端子を有する第２のトラン
ジスタと、 前記第２のトランジスタの制御端子に結合し、前記第
１の所定期間に第１の論理レベルの第１の制御信号を出
力し、前記第１の所定期間後の第２の所定期間に第２の
論理レベルの第１の制御信号を出力する制御手段と、 前記第１の制御信号を受信する遅延手段であって、前
記第２の論理レベルの第１の制御信号をを受信し、その
所定遅延時間後に前記第２の論理レベルの遅延信号を出
力する遅延手段と、 前記第１の制御信号と前記遅延信号とを受信し、第２
の制御信号を前記制御端子に与える制御信号供給手段で
あって、前記第１の所定期間後から前記所定遅延時間
は、前記第１の論理レベルから徐々に前記第２の論理レ
ベルへ移行する前記第２の制御信号を、前記遅延信号受
信後は比較的急速に前記第２の論理レベルへ移行する第
２の制御信号を前記制御端子に与える制御信号供給手段
とを有するものである。
また、第２の発明は、出力端子と第１電源と第２電源
とを有する出力バッファ回路において、 前記第１電源と前記出力端子との間に接続した第１の
スイッチであって、第１の所定期間に前記第１電源と前
記出力端子とを電気的に接続する第１のスイッチと、 第１と第２の電極及び制御電極とを有する第１のフィ
ールド・エフェクト・トランジスタ（FET）であって、
前記第１の電極は前記第２電源と接続し、前記第２の電
極は前記出力端子と接続した第１のFETと、 第１と第２の電極及び制御電極とを有する第２のFET
であって、前記第１の電極は前記第１のFETの前記第２
の電極と接続した第２のFETと、 前記第２のFETの前記第２の電極と前記第１のFETの前
記制御電極との間に接続したコンデンサと、 前記第１のFETの前記制御電極に、前記第１の所定期
間後の第２の所定期間に制御信号を与える第１制御手段
と、 前記第２の所定期間に、前記第２のFETの前記制御電
極に対し、前記第１電源に関係した電圧を与える第２制
御手段とを有したものである。
とを有する出力バッファ回路において、 前記第１電源と前記出力端子との間に接続した第１の
スイッチであって、第１の所定期間に前記第１電源と前
記出力端子とを電気的に接続する第１のスイッチと、 第１と第２の電極及び制御電極とを有する第１のフィ
ールド・エフェクト・トランジスタ（FET）であって、
前記第１の電極は前記第２電源と接続し、前記第２の電
極は前記出力端子と接続した第１のFETと、 第１と第２の電極及び制御電極とを有する第２のFET
であって、前記第１の電極は前記第１のFETの前記第２
の電極と接続した第２のFETと、 前記第２のFETの前記第２の電極と前記第１のFETの前
記制御電極との間に接続したコンデンサと、 前記第１のFETの前記制御電極に、前記第１の所定期
間後の第２の所定期間に制御信号を与える第１制御手段
と、 前記第２の所定期間に、前記第２のFETの前記制御電
極に対し、前記第１電源に関係した電圧を与える第２制
御手段とを有したものである。
図面の簡単な説明 図１は、本発明第１の実施例の回路図、 図２は、図１の回路動作を説明するための波形図、 図３は、本発明第２の実施例の回路図、 図４は、図３の回路動作を説明するための波形図、 図５は、本発明第２の実施例の変形例の回路図であ
る。
る。
発明を実施するための最良の形態 図１は、本発明の第１の実施例である出力バッファ回
路を示し、図２は、図１に示した回路の動作を説明する
ための波形図を示すものである。図１に示したトライス
テート出力回路11は、出力バッファ制御信号S11,S12に
応答し、論理“0"を意味するローレベル信号、論理“1"
を意味するハイレベル信号及び“ハイインピーダンス”
信号である出力信号S10をノード16を介して出力端子17
より出力するものであり、電源電圧Vccと接地電圧Vssと
の間にノード16を介してドレインを共通に接続したＰチ
ャンネル型トランジスタ（以下、PMOSという。）Tr16と
出力負荷容量ディスチャージ用のＮチャンネル型トラン
ジスタ（以下、NMOSという。）Tr11とを直列に接続した
ものである。
路を示し、図２は、図１に示した回路の動作を説明する
ための波形図を示すものである。図１に示したトライス
テート出力回路11は、出力バッファ制御信号S11,S12に
応答し、論理“0"を意味するローレベル信号、論理“1"
を意味するハイレベル信号及び“ハイインピーダンス”
信号である出力信号S10をノード16を介して出力端子17
より出力するものであり、電源電圧Vccと接地電圧Vssと
の間にノード16を介してドレインを共通に接続したＰチ
ャンネル型トランジスタ（以下、PMOSという。）Tr16と
出力負荷容量ディスチャージ用のＮチャンネル型トラン
ジスタ（以下、NMOSという。）Tr11とを直列に接続した
ものである。
このトライステート出力回路11のNMOSTr11のゲートと
ノード16との間には、スイッチ回路12とコンデンサC10
とが直列に接続されている。
ノード16との間には、スイッチ回路12とコンデンサC10
とが直列に接続されている。
スイッチ回路12は、２つのトランジスタTr12,Tr13を
並列に接続して構成され、これらのトランジスタTr12、
Tr13のオン／オフ制御をインバータ回路13で行ってい
る。そして、第１の実施例ではスイッチ回路12とインバ
ータ回路13との間にインバータを４段直列に接続したデ
ィレー回路14を接続するとともに、トランジスタTr12に
PMOS、Tr13にNMOSを使用するようにして、これらのトラ
ンジスタの極性を異ならせている。そして、トランジス
タTr12をディレー回路14の出力信号ノードn11で制御す
るとともに、ディレー回路14の出力をインバータ回路15
で反転させた信号ノードn12でトランジスタTr13を制御
する。
並列に接続して構成され、これらのトランジスタTr12、
Tr13のオン／オフ制御をインバータ回路13で行ってい
る。そして、第１の実施例ではスイッチ回路12とインバ
ータ回路13との間にインバータを４段直列に接続したデ
ィレー回路14を接続するとともに、トランジスタTr12に
PMOS、Tr13にNMOSを使用するようにして、これらのトラ
ンジスタの極性を異ならせている。そして、トランジス
タTr12をディレー回路14の出力信号ノードn11で制御す
るとともに、ディレー回路14の出力をインバータ回路15
で反転させた信号ノードn12でトランジスタTr13を制御
する。
さらに、第３のトランジスタTr13と同じ極性を有する
第４のトランジスタTr14をコンデンサC10と並列に接続
し、このトランジスタTr14をディレー回路14の出力信号
ノードn11で制御している。また、インバータ回路13と
電源との間に抵抗器R10を接続するとともに、第３のト
ランジスタTr13と異なる極性を有するMOSトランジスタT
r15を抵抗器R10と並列に接続し、このトランジスタTr15
のオン／オフを第３のトランジスタTr13と同じノードn1
2で制御している。
第４のトランジスタTr14をコンデンサC10と並列に接続
し、このトランジスタTr14をディレー回路14の出力信号
ノードn11で制御している。また、インバータ回路13と
電源との間に抵抗器R10を接続するとともに、第３のト
ランジスタTr13と異なる極性を有するMOSトランジスタT
r15を抵抗器R10と並列に接続し、このトランジスタTr15
のオン／オフを第３のトランジスタTr13と同じノードn1
2で制御している。
このように構成された第１の実施例の出力バッファ回
路においては、インバータ回路13の入力電極に与えられ
る入力信号S11が、図2Aに示すように時点t0でハイレベ
ルからローレベルに変化すると、インバータ回路13の出
力信号ノードn13は図2Bに示すように接地レベルから電
源レベルに立上がって行く。このとき、第４のトランジ
スタTr14と第５のトランジスタTr15は共にオフ状態なの
で、ノードn13の立上がり時間は抵抗器R10とコンデンサ
C10の作用によって積分された値となり、図2Bに示すよ
うにノードn13の電圧はゆっくりと立上がって行く。
路においては、インバータ回路13の入力電極に与えられ
る入力信号S11が、図2Aに示すように時点t0でハイレベ
ルからローレベルに変化すると、インバータ回路13の出
力信号ノードn13は図2Bに示すように接地レベルから電
源レベルに立上がって行く。このとき、第４のトランジ
スタTr14と第５のトランジスタTr15は共にオフ状態なの
で、ノードn13の立上がり時間は抵抗器R10とコンデンサ
C10の作用によって積分された値となり、図2Bに示すよ
うにノードn13の電圧はゆっくりと立上がって行く。
そして、ディレー回路14で設定されている所定のディ
レー時間が経過した時点t1になると、図2CおよびＤに示
すようにノードn12がハイレベルからローレベルに立下
がるとともに、ノードn11がローレベルからハイレベル
に立上がって行く。これにより、時点t2においてスイッ
チ回路12がオフとなりコンデンサC10が出力回路から切
り離されるとともに、トランジスタTr14,Tr15がそれぞ
れオンとなり、抵抗器R10およびコンデンサC10は上端と
下端とがそれぞれ短絡される。
レー時間が経過した時点t1になると、図2CおよびＤに示
すようにノードn12がハイレベルからローレベルに立下
がるとともに、ノードn11がローレベルからハイレベル
に立上がって行く。これにより、時点t2においてスイッ
チ回路12がオフとなりコンデンサC10が出力回路から切
り離されるとともに、トランジスタTr14,Tr15がそれぞ
れオンとなり、抵抗器R10およびコンデンサC10は上端と
下端とがそれぞれ短絡される。
これにより、抵抗器R10およびコンデンサC10などの作
用によるミラー積分効果がキャンセルされ、図2Eに示す
ように出力信号S10は時点t2以後は一気にディスチャー
ジされたものとなる。すなわち、第１の実施例の出力バ
ッファ回路の場合には、出力負荷容量のディスチャージ
をディレー回路14によって設定されるディレー時間のみ
緩やかに行い、出力電圧が中電圧程度まで低下してから
は一気にディスチャージすることになる。この結果、ト
ライステート出力回路11の出力用トランジスタTr11が流
すピーク電流IVss10を分散することが出来るので、接地
線へのノイズを確実に抑えることが出来るとともに、ス
ピードの犠牲を最小限抑えることが出来る。
用によるミラー積分効果がキャンセルされ、図2Eに示す
ように出力信号S10は時点t2以後は一気にディスチャー
ジされたものとなる。すなわち、第１の実施例の出力バ
ッファ回路の場合には、出力負荷容量のディスチャージ
をディレー回路14によって設定されるディレー時間のみ
緩やかに行い、出力電圧が中電圧程度まで低下してから
は一気にディスチャージすることになる。この結果、ト
ライステート出力回路11の出力用トランジスタTr11が流
すピーク電流IVss10を分散することが出来るので、接地
線へのノイズを確実に抑えることが出来るとともに、ス
ピードの犠牲を最小限抑えることが出来る。
ところで、上述の実施例において、第４のトランジス
タTr14を設け、スイッチ回路12をオフにしたときにコン
デンサC10を短絡させるようにしているのは、昇圧から
ノードn14が第２のトランジスタTr12のゲートレベル以
上になってしまうのを防止するためであり、このように
することによりTr12,Tr13のようなMOSトランジスタを用
いてスイッチ回路12を構成することを可能にしている。
タTr14を設け、スイッチ回路12をオフにしたときにコン
デンサC10を短絡させるようにしているのは、昇圧から
ノードn14が第２のトランジスタTr12のゲートレベル以
上になってしまうのを防止するためであり、このように
することによりTr12,Tr13のようなMOSトランジスタを用
いてスイッチ回路12を構成することを可能にしている。
なお、上記第１の実施例においてはグランド側のトラ
ンジスタに本発明を適用した場合についてのみ説明した
が、電源側についても同様に適用することができる。
ンジスタに本発明を適用した場合についてのみ説明した
が、電源側についても同様に適用することができる。
本発明第１の実施例は上述したように、出力段の回路
に設けられているディスチャージ用トランジスタの入力
端子と出力端子との間に容量成分とスイッチ回路とから
なる直列回路を接続するとともに、上記スイッチ回路を
所定の時間経過後に動作させるディレー回路を設け、積
分動作が開始されてから所定の時間が経過したときに上
記スイッチ回路をオフにして上記容量成分を上記ディス
チャージ用トランジスタから切り離すようにしたので、
出力がハイレベルで電流消費の大きいときには積分機能
を利用して電流の変化勾配を小さくすることが出来ると
ともに、出力が中間レベル程度まで低下してからは負荷
容量を一気にディスチャージすることが出来、不要幅射
電波やノイズを抑えることと高速動作性を得ることの両
方を可能にする。したがって、不要幅射電波の規制され
る環境や高密度実装を行う機器などに使用可能な集積回
路を、その高速動作性を損なうことなく提供することが
出来る。
に設けられているディスチャージ用トランジスタの入力
端子と出力端子との間に容量成分とスイッチ回路とから
なる直列回路を接続するとともに、上記スイッチ回路を
所定の時間経過後に動作させるディレー回路を設け、積
分動作が開始されてから所定の時間が経過したときに上
記スイッチ回路をオフにして上記容量成分を上記ディス
チャージ用トランジスタから切り離すようにしたので、
出力がハイレベルで電流消費の大きいときには積分機能
を利用して電流の変化勾配を小さくすることが出来ると
ともに、出力が中間レベル程度まで低下してからは負荷
容量を一気にディスチャージすることが出来、不要幅射
電波やノイズを抑えることと高速動作性を得ることの両
方を可能にする。したがって、不要幅射電波の規制され
る環境や高密度実装を行う機器などに使用可能な集積回
路を、その高速動作性を損なうことなく提供することが
出来る。
図３は、この発明の第２の実施例を示す出力バッファ
回路図であって、入力端子は出力バッファ制御信号S3
0を受信するインバータ31の入力であり、インバータ31
の出力がインバータ32に入力され、その出力（ノードn3
3）が出力回路のディスチャージ用トランジスタTr32,Tr
33のゲートに接続し、このトランジスタTr32,Tr33を駆
動する。一方、チャージアップ用トランジスタTr31は、
出力バッファ制御信号S31によって制御される。
回路図であって、入力端子は出力バッファ制御信号S3
0を受信するインバータ31の入力であり、インバータ31
の出力がインバータ32に入力され、その出力（ノードn3
3）が出力回路のディスチャージ用トランジスタTr32,Tr
33のゲートに接続し、このトランジスタTr32,Tr33を駆
動する。一方、チャージアップ用トランジスタTr31は、
出力バッファ制御信号S31によって制御される。
ノードn32とノードn33の間には、並列接続したNMOSト
ランジスタTr34,Tr35と、容量成分C30が直列に接続して
あり、Tr34のゲートは、インバータ31の出力の反転信号
で、電源レベル−nVt（図では、Vcc−2Vt、ｎは負荷MOS
トランジスタTr37の段数、VtはトランジスタTr37のしき
い値）のレベルが入力される。Tr35のゲートは、ノード
n32に接続し、ノードn32から順方向のダイオードとな
る。さらに電源線VccとC30の間にNMOSトランジスタTr36
が接続されており、インバータ31の出力がトランジスタ
Tr36のゲートに与えられる。
ランジスタTr34,Tr35と、容量成分C30が直列に接続して
あり、Tr34のゲートは、インバータ31の出力の反転信号
で、電源レベル−nVt（図では、Vcc−2Vt、ｎは負荷MOS
トランジスタTr37の段数、VtはトランジスタTr37のしき
い値）のレベルが入力される。Tr35のゲートは、ノード
n32に接続し、ノードn32から順方向のダイオードとな
る。さらに電源線VccとC30の間にNMOSトランジスタTr36
が接続されており、インバータ31の出力がトランジスタ
Tr36のゲートに与えられる。
図４に示したように先ず、時刻t0において、入力端子
が“Low"レベルの信号S30を受信している場合はノー
ドn33は“L"となり、出力ディスチャージ用トランジス
タTr32,Tr33はOFF状態で、IVss30は流れない。この時ノ
ードn32はフローティング状態となり、そのレベルが−V
t〜∞の間となりえるので、トランジスタTr35により電
圧上昇を抑え、またノードn34のレベルを負荷MOSトラン
ジスタTr38のしきい値Vtにすることにより、ノードn32
はマイナス電圧にならない。また、時刻t0ではTr36がON
状態であり、容量成分C30が充電される。
が“Low"レベルの信号S30を受信している場合はノー
ドn33は“L"となり、出力ディスチャージ用トランジス
タTr32,Tr33はOFF状態で、IVss30は流れない。この時ノ
ードn32はフローティング状態となり、そのレベルが−V
t〜∞の間となりえるので、トランジスタTr35により電
圧上昇を抑え、またノードn34のレベルを負荷MOSトラン
ジスタTr38のしきい値Vtにすることにより、ノードn32
はマイナス電圧にならない。また、時刻t0ではTr36がON
状態であり、容量成分C30が充電される。
次に入力端子が“H"レベルへと変化した信号S30を
受信すると、ノードn34は、VtからVcc−2Vtへと上昇
し、Tr34はON状態、Tr36はOFFとなり、Tr32,Tr33がON状
態となり、IVss30が流れるが、この時、ノードn33の立
上り時間は、C30とTr34のON抵抗RTr34の作用によって積
分された値となる。なお、図４に実線で示したように供
給電源電圧Vccが高電圧、例えば、5.5Vの時には、RTr34
は低抵抗となり、C30によるミラー積分効果は大きくな
る。一方、供給電源電圧Vccが低電圧（4.5V）になるとR
Tr34は高抵抗へと変化し、ミラー積分効果が減少する。
よって、ノイズの影響の少ない低い供給電圧のときは、
スピードを犠牲にすることなく、ノイズの影響をうけや
すい高い供給電圧のときのみ、ピーク電流IVss30が分散
することができ、効率よくノイズを抑えることができ
る。
受信すると、ノードn34は、VtからVcc−2Vtへと上昇
し、Tr34はON状態、Tr36はOFFとなり、Tr32,Tr33がON状
態となり、IVss30が流れるが、この時、ノードn33の立
上り時間は、C30とTr34のON抵抗RTr34の作用によって積
分された値となる。なお、図４に実線で示したように供
給電源電圧Vccが高電圧、例えば、5.5Vの時には、RTr34
は低抵抗となり、C30によるミラー積分効果は大きくな
る。一方、供給電源電圧Vccが低電圧（4.5V）になるとR
Tr34は高抵抗へと変化し、ミラー積分効果が減少する。
よって、ノイズの影響の少ない低い供給電圧のときは、
スピードを犠牲にすることなく、ノイズの影響をうけや
すい高い供給電圧のときのみ、ピーク電流IVss30が分散
することができ、効率よくノイズを抑えることができ
る。
また、製造バラツキによるトランジスタのしきい値Vt
の変動がおこった場合、Vtが高いと、ノードn34は供給
電源電圧より大きく低くなり、その結果RTr34は大きく
なり、ミラー効果の減少により出力応答時間は遅れず、
他方、そのVtが低い場合はミラー効果が大きくなり、過
剰な高速スイッチングも抑えられる。
の変動がおこった場合、Vtが高いと、ノードn34は供給
電源電圧より大きく低くなり、その結果RTr34は大きく
なり、ミラー効果の減少により出力応答時間は遅れず、
他方、そのVtが低い場合はミラー効果が大きくなり、過
剰な高速スイッチングも抑えられる。
さらに温度依存による出力応答時間の変化に対して
も、高温時は、Tr34の電流駆動力gmが低下することによ
りミラー効果が減少され、スピードの遅れを抑えること
ができる。低温時にはTr34のgmは良くなるため、ミラー
効果の効率も良くなるため、過剰な高速スイッチングは
抑えられる。
も、高温時は、Tr34の電流駆動力gmが低下することによ
りミラー効果が減少され、スピードの遅れを抑えること
ができる。低温時にはTr34のgmは良くなるため、ミラー
効果の効率も良くなるため、過剰な高速スイッチングは
抑えられる。
以上説明したように本発明第２の実施例によれば、出
力負荷容量をディスチャージする時に、通常では、ピー
ク電流が最大となる状態の高電圧、低温、低Vt時のみミ
ラー効果を利用し、それ以外の状態ではミラー効果を小
さくおさえるので、スピードを犠牲にすることなくノイ
ズを抑えることができる。
力負荷容量をディスチャージする時に、通常では、ピー
ク電流が最大となる状態の高電圧、低温、低Vt時のみミ
ラー効果を利用し、それ以外の状態ではミラー効果を小
さくおさえるので、スピードを犠牲にすることなくノイ
ズを抑えることができる。
また、図３のように、ディスチャージトランジスタを
Tr32とTr33との２段にすることにより、出力負荷による
影響を、見えなくすることにより、ミラー効果を効率よ
く利用することができる。
Tr32とTr33との２段にすることにより、出力負荷による
影響を、見えなくすることにより、ミラー効果を効率よ
く利用することができる。
なお、上記第２の実施例においても、グランド側のト
ラジスタTr32,Tr33に本発明を適用した場合についての
み以上説明したが、図５に示したように、供給電源側の
トランジスタTr31についても同様に適用することができ
る。
ラジスタTr32,Tr33に本発明を適用した場合についての
み以上説明したが、図５に示したように、供給電源側の
トランジスタTr31についても同様に適用することができ
る。
産業上の利用可能性 以上詳細に説明したように、本発明によれば、高速性
能の低下を最小限に抑えながら、ノイズを低減出来る出
力バッファ回路を提供できる。
能の低下を最小限に抑えながら、ノイズを低減出来る出
力バッファ回路を提供できる。
Claims (8)
- 【請求項１】出力端子と第１電源と第２電源とを有する
出力バッファ回路において、 前記第１電源と前記出力端子との間に接続された第１の
トランジスタであって、第１の所定期間に前記第１電源
と前記出力端子とを電気的に接続する第１のトランジス
タと、 前記第２電源と前記出力端子との間に接続された第２の
トランジスタであって、前記第２電源と前記出力端子と
の電気的接続を制御する制御端子を有する第２のトラン
ジスタと、 前記第２のトランジスタの制御端子に結合された制御信
号出力端子を有し、前記第１の所定期間に第１の論理レ
ベルの第１の制御信号を前記制御信号出力端子より出力
し、前記第１の所定期間後の第２の所定期間に第２の論
理レベルの第１の制御信号を前記制御信号出力端子より
出力する制御手段と、 前記第１の制御信号を受信する遅延手段であって、前記
第２の論理レベルの第１の制御信号を受信し、その所定
遅延時間後に前記第２の論理レベルの遅延信号を出力す
る遅延手段と、 前記出力端子と前記第２のトランジスタの制御端子との
間に直列に接続されたコンデンサ及び第１のスイッチ手
段とを有し、 前記第１のスイッチ手段は、前記第１の所定期間後から
前記所定遅延時間は導通状態となり、その後の前記第２
の論理レベルの遅延信号を受信して非導通状態となるこ
とを特徴とする出力バッファ回路。 - 【請求項２】請求の範囲１項記載の出力バッファ回路に
おいて、 前記第１及び第２のトランジスタがフィールド・エフェ
クト・トランジスタであり、 前記制御手段は、前記第１電源と前記第２電源との間に
接続されたインバータ回路であることを特徴とした出力
バッファ回路。 - 【請求項３】請求の範囲２項記載の出力バッファ回路に
おいて、 前記コンデンサに並列に接続された第２のスイッチ手段
と、 前記第１電源と前記インバータ回路との間に接続された
抵抗と、 前記抵抗に並列に接続された第３のスイッチ手段とを有
し、 前記第２及び第３のスイッチ手段は、前記第２の論理レ
ベルの前記遅延信号に応答して、導通状態となることを
特徴とする出力バッファ回路。 - 【請求項４】出力端子と第１電源と第２電源とを有する
出力バッファ回路において、 前記第１電源と前記出力端子との間に接続された第１の
スイッチであって、第１の所定期間に前記第１電源と前
記出力端子とを電気的に接続する第１のスイッチと、 第１と第２の電極及び制御電極とを有する第１のフィー
ルド・エフェクト・トランジスタ（FET）であって、前
記第１の電極は前記第２電源と接続され、前記第２の電
極は前記出力端子と接続された第１のFETと、 第１と第２の電極及び制御電極とを有する第２のFETで
あって、前記第１の電極は前記第１のFETの前記第２の
電極と接続された第２のFETと、 前記第２のFETの前記第２の電極と前記第１のFETの前記
制御電極との間に接続されたコンデンサと、 前記第１のFETの前記制御電極に、前記第１の所定期間
後の第２の所定期間に制御信号を与える第１制御手段
と、 前記第１電源に接続され、前記第１の制御信号を受信し
た時に前記第２のFETの前記制御電極に対し、前記第１
電源に応じた電圧を与える第２制御手段とを有し、 前記第２のFETは、前記第１の期間には非導通状態とな
り、前記第２の期間には前記第２制御手段より与えられ
た第１電源に応じた電圧に応じて、その抵抗値が制御さ
れることを特徴とする出力バッファ回路。 - 【請求項５】請求の範囲４項記載の出力バッファ回路に
おいて、 前記第１のFETの第２の電極は、第３のFETを介して前記
出力端子と接続し、前記第３のFETの制御電極は前記制
御信号を受信することを特徴とした出力バッファ回路。 - 【請求項６】請求の範囲５項記載の出力バッファ回路に
おいて、 前記第１のFETの前記第２の電極とコンデンサとの間
に、第２のFETと並列に接続した第４のFETを有し、前記
第４のFETの制御電極は、前記第１のFETの第２の電極と
接続したことを特徴とした出力バッファ回路。 - 【請求項７】請求の範囲６項記載の出力バッファ回路に
おいて、 第２のFETの第２電極と第１電源との間に接続した第５
のFETを有し、前記第５のFETは前記第２の所定期間OFF
状態となることを特徴とした出力バッファ回路。 - 【請求項８】請求の範囲７項記載の出力バッファ回路に
おいて、 前記第５のFETは、前記第１の期間ON状態となることを
特徴とした出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3510759A JP2555299B2 (ja) | 1990-06-20 | 1991-06-19 | 出力バッファ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16219490 | 1990-06-20 | ||
| JP2-162194 | 1990-06-20 | ||
| JP3510759A JP2555299B2 (ja) | 1990-06-20 | 1991-06-19 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2555299B2 true JP2555299B2 (ja) | 1996-11-20 |
Family
ID=26488073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3510759A Expired - Fee Related JP2555299B2 (ja) | 1990-06-20 | 1991-06-19 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555299B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271325A (ja) * | 1985-09-24 | 1987-04-02 | Toshiba Corp | 半導体集積回路 |
| JPH02100516A (ja) * | 1988-10-07 | 1990-04-12 | Fujitsu Ltd | 半導体出力回路 |
| JPH02141023A (ja) * | 1988-11-21 | 1990-05-30 | Toshiba Corp | 半導体集積回路の出力回路 |
-
1991
- 1991-06-19 JP JP3510759A patent/JP2555299B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271325A (ja) * | 1985-09-24 | 1987-04-02 | Toshiba Corp | 半導体集積回路 |
| JPH02100516A (ja) * | 1988-10-07 | 1990-04-12 | Fujitsu Ltd | 半導体出力回路 |
| JPH02141023A (ja) * | 1988-11-21 | 1990-05-30 | Toshiba Corp | 半導体集積回路の出力回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6049245A (en) | Power reduction circuit | |
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| JPH0720060B2 (ja) | 出力回路装置 | |
| JPH064181A (ja) | パワーオンリセット信号発生装置 | |
| US6323687B1 (en) | Output drivers for integrated-circuit chips with VCCQ supply compensation | |
| JP2003258611A (ja) | 出力バッファ回路 | |
| JPH0810820B2 (ja) | Ｃｍｏｓ駆動回路 | |
| JP2764576B2 (ja) | 半導体メモリのセンスアンプ出力制御回路 | |
| JPH0114736B2 (ja) | ||
| US6850100B2 (en) | Output buffer circuit | |
| US6911852B2 (en) | Start-up circuit | |
| JP2968826B2 (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| US5334889A (en) | CMOS output buffer circuit with less noise | |
| US20230238953A1 (en) | Circuit and method | |
| JP3586467B2 (ja) | Ｖｃｃ補償されたダイナミック閥値を備えたＣＭＯＳ入力 | |
| JP2555299B2 (ja) | 出力バッファ回路 | |
| JPH10154924A (ja) | Ｃｍｏｓヒステリシス回路 | |
| JPH02228813A (ja) | バイポーラ・ｍｏｓ論理回路および半導体集積回路 | |
| JPH0677804A (ja) | 出力回路 | |
| US6177809B1 (en) | Redundant input/output driver circuit | |
| WO1991020130A1 (en) | Output buffer circuit | |
| JP2000195282A (ja) | フラッシュメモリ装置のパワ―リセット回路 | |
| JPH08288825A (ja) | 出力回路 | |
| US6075382A (en) | Buffer for integrated circuit pads | |
| US6084444A (en) | Buffer driver reference circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |