KR100666484B1 - 반도체 메모리 장치의 입출력 회로 및 입출력 방법 - Google Patents

반도체 메모리 장치의 입출력 회로 및 입출력 방법 Download PDF

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Abstract

입출력 경로의 부하를 조절할 수 있는 반도체 메모리 장치의 입출력 회로 및 입출력 방법이 개시되어 있다. 입출력 회로는 데이터 출력부, 데이터 입력부, 및 부하 조절부를 구비한다. 데이터 출력부는 출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 버퍼링하여 입출력 신호 라인에 출력한다. 데이터 입력부는 상기 입출력 신호 라인으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송한다. 부하 조절부는 출력 인에이블 신호에 응답하여 입출력 신호라인의 부하를 조절한다. 따라서, 반도체 메모리 장치의 입출력 회로는 반도체 메모리 장치 내로 데이터를 입력할 때와 반도체 메모리 장치로부터 데이터를 출력할 때 입출력 경로의 부하를 조절할 수 있고, 반도체 메모리 장치로 입력되는 신호의 충실도를 향상시킬 수 있다.

Description

반도체 메모리 장치의 입출력 회로 및 입출력 방법{INPUT/OUTPUT CIRCUIT AND INPUT/OUTPUT METHOD OF A SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다.
도 4는 도 3의 입출력 회로를 구성하는 부하조절회로를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 패드
100 : 데이터 출력부
200 : 데이터 입력부
300, 400, 500 : 부하 조절부
본 발명은 반도체 메모리 장치의 입출력 회로 및 그것을 구비한 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 내로 데이터를 입력할 때와 반도체 메모리 장치로부터 데이터를 출력할 때 입출력 경로의 부하를 조절할 수 있는 반도체 메모리 장치의 입출력 회로에 관한 것이다.
전자공학이 발달함에 따라 전자제품에 사용되는 반도체 메모리 장치의 집적도가 높아지고 데이터의 전송 속도도 빨라지고 있다. 반도체 메모리 장치의 동작 주파수가 높아짐에 따라 입출력 경로의 부하(loading)가 반도체 메모리 장치의 설계에서 중요한 문제로 대두되고 있다. 왜냐하면, 반도체 메모리 장치의 입출력 경로의 부하는 전송되는 신호의 충실도(signal integrity)에 영향을 미치기 때문이다.
따라서, 반도체 메모리 장치의 입출력 경로의 부하를 조절할 수 있는 입출력 회로가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 장치 내로 데이터를 입력할 때와 반도체 메모리 장치로부터 데이터를 출력할 때 입출력 경로의 부하를 조절할 수 있는 반도체 메모리 장치의 입출력 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리 장치 내로 데이터를 입력할 때와 반도체 메모리 장치로부터 데이터를 출력할 때 입출력 경로의 부하를 조절할 수 있는 반도체 메모리 장치의 입출력 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 입출력 회로는 데이터 출력부, 데이터 입력부, 및 부하 조절부를 구비한다.
데이터 출력부는 출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 버퍼링하여 입출력 신호 라인에 출력한다. 데이터 입력부는 상기 입출력 신호 라인으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송한다. 부하 조절부는 상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절한다.
상기 반도체 메모리 장치의 입출력 회로에서 하나의 실시예에 따른 부하 조절부는 MOS 커패시터, 및 MOS 트랜지스터를 구비한다. MOS 커패시터는 상기 입출력 신호라인에 연결된 제 1 단자를 갖는다. MOS 트랜지스터는 상기 MOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어된다.
상기 반도체 메모리 장치의 입출력 회로에서 다른 하나의 실시예에 따른 부하 조절부는 인버터, NMOS 커패시터, PMOS 커패시터, NMOS 트랜지스터, 및 PMOS 트랜지스터를 구비한다. 인버터는 상기 출력 인에이블 신호를 반전시킨다. NMOS 커패시터는 상기 입출력 신호라인에 연결된 제 1 단자를 갖는다. PMOS 커패시터는 상기 입출력 신호라인에 연결된 제 1 단자를 갖는다. NMOS 트랜지스터는 상기 NMOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어된다. PMOS 트랜지스터는 상기 PMOS 커패시터의 제 2 단자와 고 전원전압 사이에 연결되어 있고 상기 인버터의 출력신호에 의해 제어된다.
상기 반도체 메모리 장치의 입출력 회로에서 또 다른 하나의 실시예에 따른 부하 조절부는 상기 입출력 신호라인에 연결된 패드와 MOS 트랜지스터를 구비한다. MOS 트랜지스터는 상기 패드와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어된다.
상기 패드는 상기 입출력 신호라인에 연결된 제 1 층(layer), 및 상기 MOS 트랜지스터의 드레인에 연결된 제 2 층을 구비한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 입출력 방법은 출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 버퍼링하여 입출력 신호 라인에 출력하는 단계, 상기 입출력 신호 라인으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송하는 단계, 및 상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다. 도 1을 참조하면, 반도체 메모리 장치의 입출력 회로는 데이터 출력부(100), 데이터 입력부(200), 패드(10) 및 부하 조절부(300)를 구비한다.
데이터 출력부(100)는 출력 인에이블 신호(PRB)에 응답하여 메모리 내부의 출력 데이터(DOB)를 버퍼링하여 입출력 신호 라인(L1)에 출력한다. 입출력 신호 라인(L1)은 패드(10)에 연결되어 있다.
데이터 입력부(200)는 입출력 신호 라인(L1)으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송한다.
부하 조절부(300)는 출력 인에이블 신호(PRB)에 응답하여 입출력 신호라인(L1)의 부하를 조절한다.
데이터 출력부(100)는 OR 게이트(120), 인버터(140), AND 게이트(130), PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)를 구비한다.
OR 게이트(120)는 출력 인에블 신호(PRB)와 출력 데이터(DOB)에 대해 논리합 연산을 수행한다. 인버터(140)는 출력 인에이블 신호(DOB)를 반전시킨다. AND 게이트(130)는 인버터(140)의 출력신호와 출력 데이터(DOB)에 대해 논리곱 연산을 수행한다. PMOS 트랜지스터(MP1)는 OR 게이트(120)의 출력신호가 인가되는 게이트와 전원전압(VDD)에 연결된 소스와 입출력 신호라인(L1)에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN1)는 AND 게이트(130)의 출력신호가 인가되는 게이트와 입출력 신호라인(L1)에 연결된 드레인을 갖는다.
데이터 입력부(200)는 PMOS 트랜지스터(MP2), 및 NMOS 트랜지스터(MN2), 및 인버터(210)를 구비한다.
PMOS 트랜지스터(MP2)는 입출력 신호라인(L1)으로부터 입력 데이터를 수신하는 게이트와 전원전압(VDD)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 PMOS 트랜지스터(MP2)의 게이트에 연결된 게이트와 상기 PMOS 트랜지스터(MP2)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 갖는다. 인버터(210)는 NMOS 트랜지스터(MN2)의 드레인의 전압을 반전시키고 메모리 셀 입력 데이터(DI)를 발생시킨 다.
부하 조절부(300)는 MOS 커패시터(MC1), 및 NMOS 트랜지스터(MN3)를 구비한다.
MOS 커패시터(MC1)는 입출력 신호라인(L1)에 연결된 제 1 단자를 갖는다. NMOS 트랜지스터(MN3)는 MOS 커패시터(MC1)의 제 2 단자와 접지전압 사이에 연결되어 있고 출력 인에이블 신호(PRB)에 의해 제어된다.
이하, 도 1을 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로의 동작을 설명한다.
메모리 셀 어레이로부터 데이터를 읽고 출력할 때, 출력 데이터(DOB)는 데이터 출력부(100)에 의해 버퍼링 되고 입출력 신호라인(L1)을 통해 패드(10)로 전송된다. 이 후, 출력 데이터(DOB)는 패드(10)로부터 메모리 컨트롤러(미도시) 등의 다른 칩셋으로 전송된다.
출력 인에블 신호(PRB)가 로직 "로우"일 때, 메모리 셀 어레이로부터 출력되는 데이터는 패드(10)를 통해 외부 칩셋으로 전송된다. 출력 인에블 신호(PRB)가 로직 "하이"일 때, OR 게이트(120)의 출력신호는 로직 "하이"가 되고, AND 게이트(130)의 출력신호는 로직 "로우"가 된다. 따라서, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)가 모두 오프 상태가 된다. 즉, 출력 인에블 신호(PRB)가 로직 "하이"일 때는 출력 데이터(DOB)는 메모리 내부의 출력 데이터(DOB)는 패드(10)로 전송되지 않는다.
출력 인에블 신호(PRB)가 로직 "로우"이고 출력 데이터(DOB)가 로직 "하이" 이면, OR 게이트(120)의 출력신호는 로직 "하이"가 되고, AND 게이트(130)의 출력신호도 로직 "하이"가 된다. 따라서, PMOS 트랜지스터(MP1)는 오프 상태가 되고, NMOS 트랜지스터(MN1)은 온 상태가 된다. 이 때, 입출력 신호라인(L1)의 전압은 로직 "로우"가 된다. 즉, 입출력 신호라인(L1)의 전압은 출력 데이터(DOB)가 반전된 전압신호가 된다.
메모리 장치의 외부로부터 메모리 내부로 데이터를 입력할 때, 입력 데이터는 외부 칩셋으로부터 패드(10)를 통해 메모리 장치의 내부로 입력된다. 패드(10)에 수신된 입력 데이터는 입출력 신호라인(L1)을 통해 데이터 입력부(200)에 들어온다. 데이터 입력부(200)는 입력 데이터를 버퍼링하여 메모리 셀 어레이로 전송한다.
부하 조절부(300)는 출력 인에이블 신호(PRB)에 응답하여 입출력 신호라인(L1)의 부하를 조절한다. 출력 인에이블 신호(PRB)가 로직 "로우"일 때, 즉 데이터 리드(read)시 NMOS 트랜지스터(MN3)는 오프 상태가 되고 MOS 커패시터(MC1)는 입출력 신호라인(L1)에 영향을 주지 않는다. 출력 인에이블 신호(PRB)가 로직 "하이"일 때, 즉 데이터의 라이트(write)시 NMOS 트랜지스터(MN3)는 온 상태가 되고 MOS 커패시터(MC1)가 입출력 신호라인(L1)과 접지 사이에 연결된다.
따라서, 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로에 의하면, 메모리 내부의 데이터를 출력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 적고, 메모리 외부로부터 데이터를 입력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 커진다. 즉, 메모리 장치가 외부로부터 데 이터를 수신할 때, 데이터의 신호 충실도가 높아지고 신호의 파형이 깨끗해진다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다. 도 2를 참조하면, 반도체 메모리 장치의 입출력 회로는 데이터 출력부(100), 데이터 입력부(200), 인버터(60), 패드(10) 및 부하 조절부(400)를 구비한다.
데이터 출력부(100)는 출력 인에이블 신호(PRB)에 응답하여 메모리 내부의 출력 데이터(DOB)를 버퍼링하여 입출력 신호 라인(L1)에 출력한다. 입출력 신호 라인(L1)은 패드(10)에 연결되어 있다.
데이터 입력부(200)는 입출력 신호 라인(L1)으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송한다.
인버터(60)는 출력 인에이블 신호(PRB)를 반전시킨다.
부하 조절부(400)는 출력 인에이블 신호(PRB)와 인버터(60)의 출력신호(PR)에 응답하여 입출력 신호라인(L1)의 부하를 조절한다.
데이터 출력부(100)는 OR 게이트(120), 인버터(140), AND 게이트(130), PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)를 구비한다.
OR 게이트(120)는 출력 인에블 신호(PRB)와 출력 데이터(DOB)에 대해 논리합 연산을 수행한다. 인버터(140)는 출력 인에이블 신호(DOB)를 반전시킨다. AND 게이트(130)는 인버터(140)의 출력신호와 출력 데이터(DOB)에 대해 논리곱 연산을 수행한다. PMOS 트랜지스터(MP1)는 OR 게이트(120)의 출력신호가 인가되는 게이트와 전원전압(VDD)에 연결된 소스와 입출력 신호라인(L1)에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN1)는 AND 게이트(130)의 출력신호가 인가되는 게이트와 입출력 신호라인(L1)에 연결된 드레인을 갖는다.
데이터 입력부(200)는 PMOS 트랜지스터(MP2), 및 NMOS 트랜지스터(MN2), 및 인버터(210)를 구비한다.
PMOS 트랜지스터(MP2)는 입출력 신호라인(L1)으로부터 입력 데이터를 수신하는 게이트와 전원전압(VDD)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 PMOS 트랜지스터(MP2)의 게이트에 연결된 게이트와 상기 PMOS 트랜지스터(MP2)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 갖는다. 인버터(210)는 NMOS 트랜지스터(MN2)의 드레인의 전압을 반전시키고 메모리 셀 입력 데이터(DI)를 발생시킨다.
부하 조절부(400)는 제 1 MOS 커패시터(MC1), 제 2 MOS 커패시터(MC2), NMOS 트랜지스터(MN3), 및 PMOS 트랜지스터(MP3)를 구비한다.
제 1 MOS 커패시터(MC1)는 입출력 신호라인(L1)에 연결된 제 1 단자를 갖는다. NMOS 트랜지스터(MN3)는 MOS 커패시터(MC1)의 제 2 단자와 접지전압 사이에 연결되어 있고 출력 인에이블 신호(PRB)에 의해 제어된다. 제 1 MOS 커패시터(MC1)는 NMOS 트랜지스터의 소스와 드레인을 단락(short)시켜 만들고, 소스와 게이트 사이의 생기는 커패시턴스를 갖는다.
제 2 MOS 커패시터(MC2)는 입출력 신호라인(L1)에 연결된 제 1 단자를 갖는다. PMOS 트랜지스터(MP3)는 MOS 커패시터(MC2)의 제 2 단자와 전원전압(VDD) 사이에 연결되어 있고 인버터(60)의 출력신호(PR)에 의해 제어된다. 제 2 MOS 커패시터 (MC2)는 PMOS 트랜지스터의 소스와 드레인을 단락(short)시켜 만들고, 소스와 게이트 사이의 생기는 커패시턴스를 갖는다.
도 2에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입출력 회로의 동작은 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로의 그것과 거의 유사하고, 부하 조절부(400)의 동작만 다르다. 따라서, 여기서는 부하 조절부(400)의 동작만을 설명한다.
부하 조절부(400)는 출력 인에이블 신호(PRB)와 인버터(60)의 출력신호(PR)에 응답하여 입출력 신호라인(L1)의 부하를 조절한다. 출력 인에이블 신호(PRB)가 로직 "로우"일 때, 즉 데이터 리드(read)시 NMOS 트랜지스터(MN3)는 오프 상태가 되고 MOS 커패시터(MC1)는 입출력 신호라인(L1)에 영향을 주지 않는다. 또한, 출력 인에이블 신호(PRB)가 로직 "로우"일 때, 즉 데이터 리드(read)시 인버터(60)의 출력신호(PR)가 로직 "하이"이므로 PMOS 트랜지스터(MP3)는 오프 상태가 되고 MOS 커패시터(MC2)는 입출력 신호라인(L1)에 영향을 주지 않는다. 출력 인에이블 신호(PRB)가 로직 "하이"일 때, 즉 데이터의 라이트(write)시 NMOS 트랜지스터(MN3)는 온 상태가 되고 MOS 커패시터(MC1)가 입출력 신호라인(L1)과 접지 사이에 연결된다. 또한, 출력 인에이블 신호(PRB)가 로직 "하이"일 때, 즉 데이터 라이트(write)시 인버터(60)의 출력신호(PR)가 로직 "로우"이므로 PMOS 트랜지스터(MP3)는 온 상태가 되고 MOS 커패시터(MC2)는 입출력 신호라인(L1)과 전원전압(VDD) 사이에 연결된다. 도 2에 도시된 바와 같이 NMOS 트랜지스터로 만들어진 커패시터(MC1)와 PMOS 트랜지스터로 만들어진 커패시터(MC2)를 구비한 부하 조절부(400)를 사용하면, 신 호의 상승(rising)시와 하강(falling)시 커패시턴스 특성이 동일하므로 신호의 충실도를 더 높일 수 있다.
따라서, 도 2에 도시된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 입출력 회로에 의하면, 메모리 내부의 데이터를 출력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 적고, 메모리 외부로부터 데이터를 입력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 커진다. 즉, 메모리 장치가 외부로부터 데이터를 수신할 때, 데이터의 신호 충실도가 높아지고 신호의 파형이 깨끗해진다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 입출력 회로를 나타내는 도면이다. 도 3을 참조하면, 반도체 메모리 장치의 입출력 회로는 데이터 출력부(100), 데이터 입력부(200), 패드(10) 및 부하 조절부(500)를 구비한다.
데이터 출력부(100)는 출력 인에이블 신호(PRB)에 응답하여 메모리 내부의 출력 데이터(DOB)를 버퍼링하여 입출력 신호 라인(L1)에 출력한다. 입출력 신호 라인(L1)은 패드(10)에 연결되어 있다.
데이터 입력부(200)는 입출력 신호 라인(L1)으로부터 입력 데이터를 수신하고 버퍼링하여 메모리 내부로 전송한다.
부하 조절부(300)는 출력 인에이블 신호(PRB)에 응답하여 입출력 신호라인(L1)의 부하를 조절한다.
데이터 출력부(100)는 OR 게이트(120), 인버터(140), AND 게이트(130), PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)를 구비한다.
OR 게이트(120)는 출력 인에블 신호(PRB)와 출력 데이터(DOB)에 대해 논리합 연산을 수행한다. 인버터(140)는 출력 인에이블 신호(DOB)를 반전시킨다. AND 게이트(130)는 인버터(140)의 출력신호와 출력 데이터(DOB)에 대해 논리곱 연산을 수행한다. PMOS 트랜지스터(MP1)는 OR 게이트(120)의 출력신호가 인가되는 게이트와 전원전압(VDD)에 연결된 소스와 입출력 신호라인(L1)에 연결된 드레인을 갖는다. NMOS 트랜지스터(MN1)는 AND 게이트(130)의 출력신호가 인가되는 게이트와 입출력 신호라인(L1)에 연결된 드레인을 갖는다.
데이터 입력부(200)는 PMOS 트랜지스터(MP2), 및 NMOS 트랜지스터(MN2), 및 인버터(210)를 구비한다.
PMOS 트랜지스터(MP2)는 입출력 신호라인(L1)으로부터 입력 데이터를 수신하는 게이트와 전원전압(VDD)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN2)는 PMOS 트랜지스터(MP2)의 게이트에 연결된 게이트와 상기 PMOS 트랜지스터(MP2)의 드레인에 연결된 드레인과 접지전압에 연결된 소스를 갖는다. 인버터(210)는 NMOS 트랜지스터(MN2)의 드레인의 전압을 반전시키고 메모리 셀 입력 데이터(DI)를 발생시킨다.
부하 조절부(500)는 입출력 신호라인(L1)에 연결된 패드(10), 및 NMOS 트랜지스터(MN4)를 구비한다. NMOS 트랜지스터(MN4)는 패드(10)와 접지전압 사이에 연결되어 있고 출력 인에이블 신호(PRB)에 의해 제어된다.
도 4는 도 3의 입출력 회로를 구성하는 부하조절회로를 나타내는 도면이다.
도 4를 참조하면, 부하조절회로(500)는 패드(10), 및 NMOS 트랜지스터(MN4)를 구비한다. 패드(10)는 제 1 층(layer)(12) 및 제 2 층(14)을 구비하고, 제 1 층 (12)은 입출력 신호라인(L1)에 연결되어 있고, 제 2 층(14)은 NMOS 트랜지스터(MN4)의 드레인에 연결되어 있다.
이하, 도 3 및 도 4를 참조하여 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 입출력 회로의 동작을 설명한다. 도 3에 도시된 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 입출력 회로의 동작은 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 입출력 회로의 그것과 거의 유사하고, 부하 조절부(400)의 동작만 다르다. 따라서, 여기서는 부하 조절부(400)의 동작만을 설명한다.
도 3에 도시된 반도체 메모리 장치의 입출력 회로는 데이터를 출력하거나 입력하는 패드(10)를 커패시터로 사용하는 회로이다. 도 4에서, 패드(10)의 제 1 층(12)는 반도체 제조공정에서 사용하는 제 1 메탈 층이고, 패드(10)의 제 2 층(14)는 반도체 제조공정에서 사용하는 제 2 메탈 층일 수 있다. 또는, 패드(10)의 제 1 층(12)는 반도체 제조공정에서 사용하는 제 1 메탈 층이고, 패드(10)의 제 2 층(14)는 반도체 제조공정에서 사용하는 폴리 실리콘 층일 수 있다.
따라서, 도 3에 도시된 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 입출력 회로에 의하면, 메모리 내부의 데이터를 출력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 적고, 메모리 외부로부터 데이터를 입력할 때에는 입출력 신호라인(L1) 상의 부하(loading)가 커진다. 즉, 메모리 장치가 외부로부터 데이터를 수신할 때, 데이터의 신호 충실도가 높아진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 입출력 회로는 반도체 메모리 장치 내로 데이터를 입력할 때와 반도체 메모리 장치로부터 데이터를 출력할 때 입출력 경로의 부하를 조절할 수 있고, 반도체 메모리 장치로 입력되는 신호의 충실도를 향상시킬 수 있다.

Claims (9)

  1. 입출력 신호 라인;
    출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 상기 입출력 신호 라인에 출력하는 데이터 출력부;
    상기 입출력 신호 라인으로부터 입력 데이터를 수신하여 메모리 내부로 전송하는 데이터 입력부; 및
    상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절하는 부하 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  2. 제 1 항에 있어서, 상기 데이터 출력부는
    상기 출력 인에블 신호와 상기 출력 데이터에 대해 논리합 연산을 수행하는 OR 게이트;
    상기 출력 인에이블 신호를 반전시키는 인버터;
    상기 인버터의 출력신호와 상기 출력 데이터에 대해 논리곱 연산을 수행하는 AND 게이트;
    상기 OR 게이트의 출력신호가 인가되는 게이트와 고 전원전압에 연결된 소스와 상기 입출력 신호라인에 연결된 드레인을 갖는 PMOS 트랜지스터; 및
    상기 AND 게이트의 출력신호가 인가되는 게이트와 상기 입출력 신호라인에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모 리 장치의 입출력 회로.
  3. 제 1 항에 있어서, 상기 데이터 입력부는
    상기 입출력 신호라인으로부터 입력 데이터를 수신하는 게이트와 고 전원전압에 연결된 소스와 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 저 전원전압에 연결된 소스를 갖는 NMOS 트랜지스터; 및
    상기 제 1 노드의 전압을 반전시키는 인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  4. 제 1 항에 있어서, 상기 부하 조절부는
    상기 출력 인에이블 신호가 활성화될 때에는 상기 입출력 신호 라인 상의 부하를 증가시키고, 상기 출력 인에이블 신호가 비활성화될 때에는 상기 입출력 신호 라인 상의 부하를 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  5. 제 4 항에 있어서, 상기 부하 조절부는
    상기 입출력 신호라인에 연결된 제 1 단자를 갖는 MOS 커패시터; 및
    상기 MOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  6. 제 4 항에 있어서, 상기 부하 조절부는
    상기 출력 인에이블 신호를 반전시키는 인버터;
    상기 입출력 신호라인에 연결된 제 1 단자를 갖는 NMOS 커패시터;
    상기 입출력 신호라인에 연결된 제 1 단자를 갖는 PMOS 커패시터;
    상기 NMOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 NMOS 트랜지스터; 및
    상기 PMOS 커패시터의 제 2 단자와 고 전원전압 사이에 연결되어 있고 상기 인버터의 출력신호에 의해 제어되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  7. 제 4 항에 있어서, 상기 부하 조절부는
    상기 입출력 신호라인에 연결된 패드; 및
    상기 패드와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  8. 제 7 항에 있어서, 상기 패드는
    상기 입출력 신호라인에 연결된 제 1 층(layer); 및
    상기 MOS 트랜지스터의 드레인에 연결된 제 2 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
  9. 출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 입출력 신호 라인에 출력하는 단계;
    상기 입출력 신호 라인으로부터 입력 데이터를 수신하여 메모리 내부로 전송하는 단계; 및
    상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
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