KR100666484B1 - 반도체 메모리 장치의 입출력 회로 및 입출력 방법 - Google Patents
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Abstract
Description
Claims (9)
- 입출력 신호 라인;출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 상기 입출력 신호 라인에 출력하는 데이터 출력부;상기 입출력 신호 라인으로부터 입력 데이터를 수신하여 메모리 내부로 전송하는 데이터 입력부; 및상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절하는 부하 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 1 항에 있어서, 상기 데이터 출력부는상기 출력 인에블 신호와 상기 출력 데이터에 대해 논리합 연산을 수행하는 OR 게이트;상기 출력 인에이블 신호를 반전시키는 인버터;상기 인버터의 출력신호와 상기 출력 데이터에 대해 논리곱 연산을 수행하는 AND 게이트;상기 OR 게이트의 출력신호가 인가되는 게이트와 고 전원전압에 연결된 소스와 상기 입출력 신호라인에 연결된 드레인을 갖는 PMOS 트랜지스터; 및상기 AND 게이트의 출력신호가 인가되는 게이트와 상기 입출력 신호라인에 연결된 드레인을 갖는 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모 리 장치의 입출력 회로.
- 제 1 항에 있어서, 상기 데이터 입력부는상기 입출력 신호라인으로부터 입력 데이터를 수신하는 게이트와 고 전원전압에 연결된 소스와 제 1 노드에 연결된 드레인을 갖는 PMOS 트랜지스터;상기 PMOS 트랜지스터의 게이트에 연결된 게이트와 상기 제 1 노드에 연결된 드레인과 저 전원전압에 연결된 소스를 갖는 NMOS 트랜지스터; 및상기 제 1 노드의 전압을 반전시키는 인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 1 항에 있어서, 상기 부하 조절부는상기 출력 인에이블 신호가 활성화될 때에는 상기 입출력 신호 라인 상의 부하를 증가시키고, 상기 출력 인에이블 신호가 비활성화될 때에는 상기 입출력 신호 라인 상의 부하를 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 4 항에 있어서, 상기 부하 조절부는상기 입출력 신호라인에 연결된 제 1 단자를 갖는 MOS 커패시터; 및상기 MOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 4 항에 있어서, 상기 부하 조절부는상기 출력 인에이블 신호를 반전시키는 인버터;상기 입출력 신호라인에 연결된 제 1 단자를 갖는 NMOS 커패시터;상기 입출력 신호라인에 연결된 제 1 단자를 갖는 PMOS 커패시터;상기 NMOS 커패시터의 제 2 단자와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 NMOS 트랜지스터; 및상기 PMOS 커패시터의 제 2 단자와 고 전원전압 사이에 연결되어 있고 상기 인버터의 출력신호에 의해 제어되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 4 항에 있어서, 상기 부하 조절부는상기 입출력 신호라인에 연결된 패드; 및상기 패드와 저 전원전압 사이에 연결되어 있고 상기 출력 인에이블 신호에 의해 제어되는 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 제 7 항에 있어서, 상기 패드는상기 입출력 신호라인에 연결된 제 1 층(layer); 및상기 MOS 트랜지스터의 드레인에 연결된 제 2 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 회로.
- 출력 인에이블 신호에 응답하여 메모리 내부의 출력 데이터를 입출력 신호 라인에 출력하는 단계;상기 입출력 신호 라인으로부터 입력 데이터를 수신하여 메모리 내부로 전송하는 단계; 및상기 출력 인에이블 신호에 응답하여 상기 입출력 신호라인의 부하를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050010659A KR100666484B1 (ko) | 2005-02-04 | 2005-02-04 | 반도체 메모리 장치의 입출력 회로 및 입출력 방법 |
TW095102259A TW200641905A (en) | 2005-02-04 | 2006-01-20 | Input/output circuit of semiconductor memory device and input/output method thereof |
US11/348,582 US7397281B2 (en) | 2005-02-04 | 2006-02-06 | Input/output circuit of semiconductor memory device and input/output method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050010659A KR100666484B1 (ko) | 2005-02-04 | 2005-02-04 | 반도체 메모리 장치의 입출력 회로 및 입출력 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060089868A KR20060089868A (ko) | 2006-08-09 |
KR100666484B1 true KR100666484B1 (ko) | 2007-01-09 |
Family
ID=36779325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050010659A KR100666484B1 (ko) | 2005-02-04 | 2005-02-04 | 반도체 메모리 장치의 입출력 회로 및 입출력 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7397281B2 (ko) |
KR (1) | KR100666484B1 (ko) |
TW (1) | TW200641905A (ko) |
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- 2005-02-04 KR KR1020050010659A patent/KR100666484B1/ko active IP Right Grant
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2006
- 2006-01-20 TW TW095102259A patent/TW200641905A/zh unknown
- 2006-02-06 US US11/348,582 patent/US7397281B2/en active Active
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Publication number | Publication date |
---|---|
TW200641905A (en) | 2006-12-01 |
US7397281B2 (en) | 2008-07-08 |
US20060176079A1 (en) | 2006-08-10 |
KR20060089868A (ko) | 2006-08-09 |
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