KR100630528B1

KR100630528B1 - 반도체 장치의 셀프 바이어스드 차동 입력 버퍼

Info

Publication number: KR100630528B1
Application number: KR1020040089969A
Authority: KR
Inventors: 구기봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-05
Filing date: 2004-11-05
Publication date: 2006-09-29
Also published as: KR20060040392A

Abstract

본 발명은, 입력 신호를 입력받는 PMOS와 NMOS가 상보형으로 결합된 제1 차동 입력 수단과, 기준 전압을 입력받는 PMOS와 NMOS가 상보형으로 결합된 제2 차동 입력 수단과, 상기 제1 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제1 차동 입력 수단의 NMOS에 직렬 연결되고 기준 전압을 입력받는 제1 바이어스 조절 수단과, 상기 제2 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제2 차동 입력 수단의 NMOS에 직렬 연결되고 입력 신호를 입력받는 제2 바이어스 조절 수단을 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼에 관한 것이다. 본 발명에 의하면, 기준 전압이 변화하는 경우에도 라이징 타임/폴링 타임의 스큐를 최소화할 수가 있다.

입력 버퍼, 기준 전압, 라이징 타임, 폴링 타임, 스큐(Skew)

Description

반도체 장치의 셀프 바이어스드 차동 입력 버퍼{Self biased differential input buffer in semiconductor device}

도 1은 종래의 전류 미러형 입력 버퍼를 도시한 회로도이다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 셀프 바이어스드 차동 입력 버퍼를 설명하기 위하여 도시한 회로도이다.

도 3a 및 도 3b는 기준 전압의 변화에 따른 라이징 타임/폴링 타임의 변화를 보여주는 그래프이다.

<도면의 주요 부분에 부호의 설명>

110: 입력 버퍼부 120: 대기전류 제어부

130: 드라이버부 NM1: 제1 차동 입력 수단

NM2: 제2 차동 입력 수단 NM3, NM4: 제2 전류 미러

NM5: 제1 바이어스 조절 수단 NM6: 제2 바이어스 조절 수단

NM7: 제1 바이어싱 수단 PM1, PM2: 제1 전류 미러

PM3: 제3 차동 입력 수단 PM4: 제4 차동 입력 수단

PM5: 제2 바이어싱 수단 INV1, INV2: 인버터

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 더욱 상세하게는 외부에서 인가되는 기준 전압이 변화하는 경우에도 라이징/폴링 타임의 스큐를 최소화할 수 있는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼에 관한 것이다.

컴퓨터의 주 메모리 또는 모바일 폰(Mobile Phone)의 메모리 등에 사용되는 반도체 메모리 장치는 무엇보다도 동작 속도의 고속화 또는 전력 소모의 최소화가 이루어지는 방향으로 발전이 이루어지고 있다. 동기식(Synchronous) 반도체 메모리 장치의 개발과 함께 그 동작 속도는 수백 메가헤르쯔(MHz) 이상으로 구현되고 있으며, 이러한 반도체 메모리 장치로는 디디알(Double Date Rate; DDR)이 그 대표적인 예로서 현재에도 차세대 메모리로서 연구가 계속되고 있다. 이러한 동작 속도의 고속화 못지않게 중요하게 작용하는 것이 저전력의 구현이다. 동작전원 전압이 점점 낮아지면서 반도체 메모리 장치에서 소비되는 전력을 최소한으로 낮출 필요가 있다.

반도체 메모리 장치에서 입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 메모리 장치 내부로 입력시키는 부분으로서, 외부의 신호를 내부 신호로 정확하게 버퍼링할 수 있어야 하며, 동시에 그 소비 전류가 작아야 한다.

이러한 입력 버퍼의 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 전원전압과 접지 전압 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단 순한 장점이 있으나, 잡음에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이(High)와 논리 레벨 로우(Low)의 레벨 폭이 클 것을 요구한다. 따라서, 입력 신호의 레벨 폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.

도 1은 종래에 따른 전류 미러형 입력 버퍼를 도시한 회로도이다.

도 1을 참조하면, 전류 미러형 입력 버퍼는 입력 신호(IN)를 게이트 입력으로 하는 NMOS 트랜지스터(NM1)와, 기준 전압(VREF)을 게이트 입력으로 하는 NMOS 트랜지스터(NM2)와, 전원전압 단자(VDD)와 NMOS 트랜지스터(NM1, NM2) 사이에 각각 접속되어 전류 미러를 형성하는 2개의 PMOS 트랜지스터(PM1, PM2)와, 접지전압 단자(VSS)와 NMOS 트랜지스터(NM1, NM2) 사이에 공통으로 접속되며 버퍼 인에이블 신호(EN)를 게이트 입력으로 하는 바이어스용 NMOS 트랜지스터(NM3)로 구성된다.

한편, 디램(DRAM) 소자가 고속화되면서 새로운 인터페이스(Interface)들이 필요하게 되는데, DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory)의 경우 통상적으로 SSTL-2 인터페이스를 사용하고 있다. 이는 소자 외부에서 입력되는 기준 전압(VREF)을 이용하여 입력 버퍼에 사용하여 셋업/홀드(Setup/Hold) 특성을 맞추게 되는데, 이때 좋은 셋업/홀드 특성을 가지게 하기 위해서는 입력 버퍼의 설계가 중요하다. 특히, 라이징 타임/폴링 타임(Rising Time/Falling Time)의 스큐(Skew)를 줄이는 것이 중요하며, 대기 전류(Standby Current) 소모를 줄이는 것도 중요하다.

반도체 메모리 장치에서 입력 신호(IN)는 Vil/Vih 레벨로 입력되는데, DDR SDRAM 소자에서는 통상적으로 Vil=VREF-0.31V, Vih=VREF+0.31V로 규정하고 있다. 그러나, 특정 시스템에서는 시스템의 안정성을 위하여 Vil/Vih 레벨은 고정시킨 채로 기준 전압(VREF)을 변동시켜 시스템 마진(System Margin)을 체크(Check)하는 경우가 있는데, 이 경우 입력 버퍼에서의 라이징/폴링 타임(Rising/Falling Time)에 스큐(Skew)가 발생하여 규정된 셋업/홀드 타임(Setup/Hold Time)을 만족시키지 못하는 경우가 발생하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는 외부에서 인가되는 기준 전압이 변화하는 경우에도 라이징/폴링 타임의 스큐를 최소화할 수 있는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼를 제공함에 있다.

본 발명은, 반도체 장치의 셀프 바이어스드 차동 입력 버퍼에 있어서, 입력 신호를 입력받는 PMOS와 NMOS가 상보형으로 결합된 제1 차동 입력 수단과, 기준 전압을 입력받는 PMOS와 NMOS가 상보형으로 결합된 제2 차동 입력 수단과, 상기 제1 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제1 차동 입력 수단의 NMOS에 직렬 연결되고 기준 전압을 입력받는 제1 바이어스 조절 수단과, 상기 제2 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제2 차동 입력 수단의 NMOS에 직렬 연결되 고 입력 신호를 입력받는 제2 바이어스 조절 수단을 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼를 제공한다.

또한, 본 발명은, 입력 신호를 입력받는 제1 차동 입력 수단과, 기준 전압을 입력받는 제2 차동 입력 수단과, 전원 전압 단자와 상기 제1 및 제2 차동 입력 수단 사이에 접속되는 제1 전류 미러와, 상기 제1 차동 입력 수단과 직렬 연결되고, 기준 전압을 입력받는 제1 바이어스 조절 수단과, 상기 제2 차동 입력 수단과 직렬 연결되고, 입력 신호를 입력받는 제2 바이어스 조절 수단과, 접지 전압 단자와 상기 제1 및 제2 바이어스 조절 수단 사이에 접속되며 버퍼 인에이블 신호에 응답하여 제1 바이어스 전류를 제공하는 제1 바이어싱 수단과, 상기 제1 전류 미러와 상기 제1 바이어싱 수단 사이에 접속되는 제2 전류 미러와, 상기 전원전압 단자와 상기 제2 차동 입력 수단 사이에 접속되며 상기 버퍼 인에이블 신호에 응답하여 제2 바이어스 전류를 제공하는 제2 바이어싱 수단을 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 셀프 바이어스드 차동 입력 버퍼는, 입력 버퍼부(110), 대기전류 제어부(120) 및 드라이버부(130)를 포함할 수 있다. 반도체 장치의 셀프 바이어스드 차동 입력 버퍼는, 입력 신호(IN)를 입력받는 제1 차동 입력 수단(NM1)과, 기준 전압(VREF)을 입력받는 제2 차동 입력 수단(NM2)를 포함한다. 전원 전압 단자(VDD)와 제1 및 제2 차동 입력 수단(NM1, NM2) 사이에는 제1 전류 미러(PM1, PM2)가 접속된다. 기준 전압(VREF)을 입력받는 제1 바이어스 조절 수단(NM5)이 제1 차동 입력 수단(NM1)과 직렬 연결되고, 입력 신호(IN)를 입력받는 제2 바이어스 조절 수단(NM6)이 제2 차동 입력 수단(NM2)과 직렬 연결되어 있다. 접지 전압 단자(VSS)와 제1 및 제2 바이어스 조절 수단(NM5, NM6) 사이에는 버퍼 인에이블 신호(EN)에 응답하여 제1 바이어스 전류를 제공하는 제1 바이어싱 수단(NM7)이 접속된다. 제1 전류 미러(PM1, PM2)와 제1 바이어싱 수단(NM7) 사이에는 제2 전류 미러(NM3, NM4)가 접속된다. 전원전압 단자(VDD)와 제2 차동 입력 수단(NM2) 사이에는 버퍼 인에이블 신호(EN)에 응답하여 제2 바이어스 전류를 제공하는 제2 바이어싱 수단(PM5)이 접속된다.

전원전압 단자(VDD)와 제1 차동 입력 수단(NM1) 사이에는 입력 신호(IN)를 입력받는 제3 차동 입력 수단(PM3)이 제1 차동 입력 수단(NM1)에 상보형으로 접속되고, 전원전압 단자(VDD)와 제2 차동 입력 수단(NM2) 사이에는 기준 전압(VREF)을 입력받는 제4 차동 입력 수단(PM4)이 제2 차동 입력 수단(NM2)에 상보형으로 접속되어 있을 수 있다.

제1 차동 입력 수단(NM1)과 제3 차동 입력 수단(PM3) 사이의 노드(N1)는 제1 전류 미러(PM1, PM2) 및 제2 전류 미러(NM3, NM4)의 게이트에 공통으로 입력되어 제1 전류 미러(PM1, PM2) 및 제2 전류 미러(NM3, NM4)를 흐르는 전류를 제어하고, 제2 차동 입력 수단(NM2)과 제4 차동 입력 수단(PM4) 사이의 노드(N2)는 차동 입력 버퍼의 출력을 이룬다.

제1 전류 미러(PM1, PM2)와, 제3 및 제4 차동 입력 수단(PM3, PM4)과, 제2 바이어싱 수단(PM5)은 PMOS 트랜지스터로 구비되고, 제2 전류 미러(NM3, NM4)와, 제1 및 제2 차동 입력 수단(NM1, NM2)과, 제1 바이어싱 수단(NM7)과, 제1 및 제2 바이어스 조절 수단(NM5, NM6)은 NMOS 트랜지스터로 구비될 수 있다.

제2 차동 입력 수단(NM2)의 일측의 출력단(노드 N2)에는 짝수 개의 인버터(INV1, INV2)를 더 포함할 수 있다.

입력 신호(IN)는 Vil/Vih 레벨로 입력되는 신호이고, DDR SDRAM 소자에서는 통상적으로 Vil=VREF-0.31V, Vih=VREF+0.31V로 규정하고 있다. 그러나, 반도체 메모리 장치가 고속화 및 저전력화되는 추세에 따라 입력 신호(IN)의 Vil/Vih는 VREF-0.25V/VREF+0.25V, VREF-0.20V/VREF+0.20V 등의 값으로 정의될 수도 있음은 물론이다.

기준 전압(VREF)은 반도체 장치 외부로부터 특정 입력 핀을 통해 입력되는 전압이며, 반도체 장치 내부에서 자체적으로 발생시켜 사용하는 전압일 수도 있다. 버퍼 인에이블 신호(EN)는 입력 버퍼를 인에이블(enable) 하는 신호이다.

본 발명의 실시예에 따른 셀프 바이어스드 입력 버퍼는 Vil/Vih 레벨로 입력 되는 신호와 기준 전압(VREF)을 차동 입력하여 입력 신호(IN)의 상태에 따라 출력 신호(OUT)를 CMOS 레벨로 출력한다. 셀프 바이어스드 입력 버퍼의 동작은 버퍼 인에이블 신호(EN)가 하이 레벨(High Level)로서 입력 버퍼가 액티브(Active)된 구간에서만 일어나며, 대기(Standby) 조건에서는 버퍼 인에이블 신호(EN)가 로우 레벨(Low Level)이므로 전류 소모가 없다.

입력 신호(IN)가 입력되면 PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM1)는 선형(Linear) 영역에서 동작(PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM1)가 완전하게 온(On)/오프(Off)되지 않는 영역에서 동작하는 것을 의미함)하게 되고, 노드(N1)의 전위는 바이어스 개념으로 동작하여(즉, 입력 신호(IN)에 따라 전위 레벨이 달라지는 것을 의미함) PMOS 트랜지스터(PM1, PM2)의 게이트 및 NMOS 트랜지스터(NM3, NM4)의 게이트에 입력된다. 입력 신호(IN)의 전위 레벨에 따라 노드(N1)의 레벨은 달라질 것이고, PMOS 트랜지스터(PM1, PM2) 및 NMOS 트랜지스터(NM3, NM4)를 제어하여 출력 신호(OUT)의 전위 레벨(또는 노드(N2)의 전위 레벨)을 결정하게 된다.

입력 신호(IN)의 Vil/Vih가 VREF-0.31V/VREF+0.31V와 같이 기준 전압(VREF)에 연동되어 입력되는 경우라면 NMOS 트랜지스터(NM5, NM6)는 필요하지 않을 수 있다. 그러나, 시스템에서 Vil/Vih가 기준 전압(VREF)에 연동되지 않고 고정된 상태에서 기준 전압(VREF)만 변하는 경우에는 라이징 타임(tR)/폴링 타임(tF)은 스큐(Skew)가 발생하게 되며, 이는 셋업/홀드 등의 특성을 나쁘게 하는 원인이 된다.

기준 전압(VREF)은 일반적으로 VDD/2로 규정되는데, 전원전압(VDD)이 2.5V인 경우 VREF는 1.25V가 된다.

본 발명의 실시예에 따른 셀프 바이어스드 입력 버퍼는, 입력 신호(IN)의 레벨과 기준 전압(VREF)을 비교하여 입력 신호(IN)의 레벨에 따라 출력 신호(OUT)로서 하이(High) 또는 로우(Low) 레벨의 데이타를 출력한다. 입력 신호(IN)가 기준 전압(VREF) 보다 낮은 경우 출력 신호(OUT)는 로우 레벨을 갖는다. 입력 신호(IN)가 기준 전압(VREF) 보다 높은 경우 출력 신호(OUT)는 하이 레벨을 갖는다.

이하에서, 입력 신호(IN)가 Vil 레벨에서 Vih 레벨로 전이하면서 입력되는 경우, 입력 버퍼의 동작에 대하여 살펴본다.

입력 신호(IN)가 Vil 레벨인 경우(기준 전압(VREF) 보다 낮은 경우), PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM1)를 통해 흐르는 전류는 PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM2)를 통해 흐르는 전류보다 작으므로 노드(N1)는 높은 전위를 가지며, 이는 NMOS 트랜지스터(NM4)를 통해 흐르는 전류를 증가시켜 출력 신호(OUT)는 로우 레벨을 갖는다.

입력 신호(IN)가 Vih 레벨이 되면(기준 전압(VREF)보다 커지게 되면), 노드(N1)의 바이어스 레벨은 낮아지고 이는 PMOS 트랜지스터(PM2)를 통해 흐르는 전류를 증가시켜 출력 신호(OUT)가 하이 레벨이 된다.

그런데, 실제로 시스템에 적용되는 경우, 기준 전압이 VDD/2가 아닌 경우가 발생할 수가 종종 있다. NMOS 트랜지스터(NM5, NM6)가 없다면, 기준 전압(VREF)이 VDD/2-0.1V인 경우에는 NMOS 트랜지스터(NM2)의 VGS 전압(게이트 및 소오스간 전압)이 낮아지게 되므로 노드(N2)의 전압이 변하게 되고 이는 인버터(INV1)의 로직 쓰레숄드(Logic Threshold)를 변화시키므로 출력 신호(OUT)의 라이징/폴링 타임은 다소 변하게 된다.

입력 신호(IN)의 Vil/Vih 레벨이 VREF-0.31V/VREF+0.31V이고 기준 전압(VREF)이 VDD/2일 경우 VDD=2.5V로 가정하면 VREF=1.25V 이므로 Vil/Vih=0.94V/1.56V가 된다. 이 경우 입력 버퍼에서의 라이징 타임(tR)/폴링 타임(tF)는 거의 동일하다.

그러나, Vil/Vih=0.94V/1.56V로 고정시킨 채로 기준 전압(VREF)만 가변하는 경우로서, 기준 전압(VREF)이 1.15V인 경우 라이징 타임(tR)이 폴링 타임(tF) 보다 작게(tR<tF) 된다. 또한, Vil/Vih=0.94V/1.56V로 고정시킨 채로 기준 전압(VREF)만 가변하는 경우로서, 기준 전압(VREF)이 1.35V인 경우 라이징 타임(tR)이 폴링 타임(tF) 보다 크게(tR>tF) 된다. 이상에서 살펴본 바와 같이, 입력 신호(IN)의 Vil/Vih를 기준 전압(VREF)에 연동시키지 않은 채로 기준 전압(VREF)만 가변하는 경우 입력 버퍼에서의 라이징 타임/폴링 타임 특성은 변화하며, 이는 곧 셋업/홀드 타임을 변화시키는 요인이 된다.

따라서, NMOS 트랜지스터(NM5, NM6)를 NMOS 트랜지스터(NM1, NM2)에 각각 직렬 연결하고, NMOS 트랜지스터(NM5)의 게이트에는 기준 전압(VREF)을 인가하고 NMOS 트랜지스터(NM6)의 게이트에는 입력 신호(IN)를 연결함으로서, 기준 전압(VREF)이 낮아지거나 혹은 높아지는 경우에도 노드(N1) 및 노드(N2)의 바이어스를 조절하여 라이징 타임(tR)/폴링 타임(tF)이 최소한의 스큐를 가지도록 할 수 있다. 즉, NMOS 트랜지스터(NM5)의 게이트에 기준 전압(VREF)를 입력하여 기준 전압(VREF)의 레벨에 따라 노드(N1)의 바이어스를 조절할 수 있고, NMOS 트랜지스터(NM6)의 게이트에 입력 신호(IN)를 입력하여 입력 신호(IN)의 레벨에 따라 노드(N2)의 바이어스를 조절할 수 있다.

도 3a는 도 2의 회로도에서 NMOS 트랜지스터(NM5, NM6)가 구비되지 않은 경우에 기준 전압(VREF)의 변화에 따른 라이징 타임(tR)/폴링 타임(tF)의 변화를 보여주는 그래프이고, 도 3b는 도 2와 같이 NMOS 트랜지스터(NM5, NM6)가 구비된 경우에 기준 전압(VREF)의 변화에 따른 라이징 타임/폴링 타임의 변화를 보여주는 그래프이다.

도 3a에서 기준 전압(VREF)이 1.15V∼1.35V로 변화하는 경우 라이징 타임(tR)/폴링 타임(tF)의 스큐는 0.33ns 정도 되는데 비해, 도 3b에서는 0.24ns 정도로 줄어들었음을 알 수 있다. 특히, 기준 전압(VREF)이 1.25V인 경우 라이징 타임(tR)/폴링 타임(tF)은 거의 같으며, 기준 전압(VREF)이 1.15V 또는 1.35V인 경우 모두 도 3a의 경우보다 라이징 타임(tR)/폴링 타임(tF)이 줄어드는데, 이는 셋업/홀드 타임이 개선되는 효과가 있다.

본 발명의 셀프 바이어스드 입력버퍼에 의하면, 기준 전압이 변화하는 경우에도 라이징 타임/폴링 타임의 스큐를 최소화할 수 있으며, 셋업/홀드 타임 특성을 개선할 수 있다.

또한, 본 발명의 셀프 바이어스드 입력 버퍼에 의하면, 기준 전압이 변화하는 경우에도 라이징 타임/폴링 타임의 스큐를 최소화하여 셋업/홀드 타임 특성을 개선할 수 있으므로 고속 동작 및 안정성이 요구되는 인터페이스를 적용하는 반도체 메모리 장치에 사용할 수 있다.

또한, 본 발명의 셀프 바이어스드 입력 버퍼에 의하면, 대기 상태에서 전류 소모가 없으므로 저전력이 요구되는 반도체 메모리 장치에 적용할 수 있다.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims

반도체 장치의 셀프 바이어스드 차동 입력 버퍼에 있어서,

입력 신호를 입력받는 PMOS와 NMOS가 상보형으로 결합된 제1 차동 입력 수단;

기준 전압을 입력받는 PMOS와 NMOS가 상보형으로 결합된 제2 차동 입력 수단;

상기 제1 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제1 차동 입력 수단의 NMOS에 직렬 연결되고 상기 기준 전압을 입력받는 제1 바이어스 조절 수단; 및

상기 제2 차동 입력 수단의 PMOS와 NMOS 사이의 노드에 인가되는 바이어스를 조절하기 위하여 상기 제2 차동 입력 수단의 NMOS에 직렬 연결되고 상기 입력 신호를 입력받는 제2 바이어스 조절 수단을 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.
입력 신호를 입력받는 제1 차동 입력 수단;

기준 전압을 입력받는 제2 차동 입력 수단;

전원 전압 단자와 상기 제1 및 제2 차동 입력 수단 사이에 접속되는 제1 전류 미러;

상기 제1 차동 입력 수단과 직렬 연결되고, 상기 기준 전압을 입력받는 제1 바이어스 조절 수단;

상기 제2 차동 입력 수단과 직렬 연결되고, 상기 입력 신호를 입력받는 제2 바이어스 조절 수단;

접지 전압 단자와 상기 제1 및 제2 바이어스 조절 수단 사이에 접속되며, 버퍼 인에이블 신호에 응답하여 제1 바이어스 전류를 제공하는 제1 바이어싱 수단;

상기 제1 전류 미러와 상기 제1 바이어싱 수단 사이에 접속되는 제2 전류 미러; 및

상기 전원전압 단자와 상기 제2 차동 입력 수단 사이에 접속되며, 상기 버퍼 인에이블 신호에 응답하여 제2 바이어스 전류를 제공하는 제2 바이어싱 수단을 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.
제2항에 있어서, 상기 전원전압 단자와 상기 제1 차동 입력 수단 사이에 상기 제1 차동 입력 수단에 상보형으로 접속되고 입력 신호를 입력받는 제3 차동 입력 수단과, 상기 전원전압 단자와 상기 제2 차동 입력 수단 사이에 상기 제2 차동 입력 수단에 상보형으로 접속되고 기준 전압을 입력받는 제4 차동 입력 수단을 더 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.
제3항에 있어서, 상기 제1 차동 입력 수단과 상기 제3 차동 입력 수단 사이의 노드는 상기 제1 및 제2 전류 미러의 게이트에 공통으로 입력되어 상기 제1 및 제2 전류 미러를 흐르는 전류를 제어하고, 상기 제2 차동 입력 수단과 상기 제4 차동 입력 수단 사이의 노드는 차동 입력 버퍼의 출력을 이루는 것을 특징으로 하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.
제3항에 있어서, 상기 제1 전류 미러와, 상기 제3 및 제4 차동 입력 수단과, 상기 제2 바이어싱 수단은 PMOS 트랜지스터로 구비되고, 상기 제2 전류 미러와, 상기 제1 및 제2 차동 입력 수단과, 상기 제1 바이어싱 수단과, 상기 제1 및 제2 바이어스 조절 수단은 NMOS 트랜지스터로 구비된 것을 특징으로 하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.
제1항에 있어서, 상기 제2 차동 입력 수단의 일측에 제공되는 출력단에 접속된 짝수 개의 인버터를 더 포함하는 반도체 장치의 셀프 바이어스드 차동 입력 버퍼.