KR20070073023A - 반도체 소자의 입력 버퍼 - Google Patents

반도체 소자의 입력 버퍼 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 입력 버퍼에 관한 것으로, 반도체 소자의 파워 다운(power down) 모드 또는 셀프 리프레쉬(self-refresh) 동작시 버퍼 인에이블 신호가 로우 레벨이 되어도 입력 버퍼의 최종 신호를 하이 레벨로 출력함으로써, 반도체 소자의 내부 회로에서 잘못된 커맨드 신호를 발생시키는 오동작을 방지하는 반도체 소자의 입력 버퍼가 개시된다.
입력 버퍼, 파워 다운, 셀프리프레쉬, 오동작

Description

반도체 소자의 입력 버퍼{Input buffer of a semiconductor device}
도 1은 일반적인 반도체 소자의 입력 버퍼를 나타내는 구성도이다.
도 2는 도 1의 동작을 나타내는 신호들의 파형도이다.
도 3은 본 발명에 따른 반도체 소자의 입력 버퍼를 나타내는 구성도이다.
도 4는 도 3의 입력부의 상세 회로도이다.
도 5는 도 3의 지연부의 상세 회로도이다.
도 6은 도 3의 동작을 나타내는 신호들의 파형도이다.
<도면의 주요 부분에 대한 설명>
10 : 입력 버퍼 100 : 입력부
200 : 지연부 300 : 조합부
본 발명은 반도체 소자의 입력 버퍼에 관한 것으로, 특히 파워 다운 모드 또 는 셀프 리프레쉬 모드 시 반도체 소자의 오동작을 방지하는 반도체 소자의 입력 버퍼에 관한 것이다.
반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작 여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.
입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분이다.
일반적으로 디램(DRAM)에서는 TTL Logic Level의 외부입력신호를 CMOS Logic Level의 신호로 변환하기 위해 버퍼회로를 사용한다. 현재 커런트 미러 타입(Current Mirror Type)의 버퍼가 일반적으로 사용되고 있다.
도 1은 일반적인 반도체 메모리 소자의 입력 버퍼를 나타내는 구성도이다.
도 1을 참조하면, 칩 선택 신호(CSB)와 버퍼(10)를 인에이블 시키는 버퍼 인에이블 신호(CKEB_COM)가 버퍼(10)에 인가되고, 버퍼(10)에서 출력된 출력신호(out)가 인버터(IV)에 의해 반전되어 출력된다.
도 2는 반도체 메모리 소자의 파워 다운 모드 또는 셀프 리프레쉬 모드 동작 시 도 1의 동작 파형도이다.
도 1과 도 2를 참조하면, 반도체 메모리 소자의 파워 다운(power down) 모드 또는 셀프 리프레쉬(self-refresh) 동작시 반도체 메모리 소자는 불필요한 전력 소 모를 줄이고 다른 입력 버퍼들을 효율적으로 제어하기 위하여 버퍼 인에이블 신호(CKEB_COM)가 로우 레벨이 된다. 이로 인하여 버퍼(10)가 오프(off) 되고 출력신호(out)는 하이 레벨이 된다. 이로 인하여 최종적인 출력 신호(outb)는 로우 레벨이 되어 출력된다. 로우 레벨의 출력 신호는 반도체 메모리 소자가 모든 커맨드(command) 신호 를 받아 들일 준비가 되어 있음을 의미하므로, 파워 다운 모드 시에는 반도체 메모리 소자의 동작이 중지하게 되는데 소자의 내부에서 오동작이 발생할 수 있다.
본 발명은 반도체 소자의 파워 다운 모드 또는 셀프 리프레쉬 모드 동작 시 입력 버퍼가 오프되면 입력 버퍼의 출력 신호와 입력 버퍼의 인에이블 신호를 지연시킨 신호를 논리 조합하여 하이 레벨의 출력 신호를 생성하여 반도체 메모리 소자의 오동작을 방지하는 반도체 소자의 입력 버퍼를 개시한다.
본 발명에 따른 반도체 소자의 입력 버퍼는 입력 데이터 신호와 액티브 모드에서 하이 레벨을 갖으며 그 이외의 모드에서는 로우 레벨을 갖는 인에이블 신호에 응답하여 상기 입력 데이터 신호를 버퍼링하는 입력부와, 상기 인에이블 신호를 일정시간 지연시켜 출력하는 지연부, 및 액티브 모드에서는 상기 지연부의 출력에 따라 상기 입력부의 출력을 반전시켜 출력하고, 상기 액티브 모드 이외의 모드에서는 상기 입력부의 출력에 관계없이 상기 지연부의 출력을 반전시켜 출력하는 출력부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 입력 버퍼를 나타내는 구성도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 소자의 입력 버퍼는 외부 데이터를 버퍼링하는 입력부(100)와 입력부 인에이블 신호(Ckeb_com)를 지연시키는 지연부(200) 및 입력부(100)의 출력신호와 지연부(200)의 출력 신호(Ckeb)를 조합하는 조합부(300)를 포함한다.
도 4는 도 3의 입력부(100)의 상세 회로도이다.
도 4를 참조하면, 입력부(100)는 다수의 PMOS 트랜지스터(P101 내지 P104)와 다수의 NMOS 트랜지스터(N101 내지 N103)를 포함하여 구성된다.
제 1 PMOS 트랜지스터(P101)는 전원 전압(Vdd)과 노드(NA) 사이에 연결되고 게이트에 입력부 인에이블 신호(Ckeb_com)가 인가된다. 제 2 PMOS 트랜지스터(P102)는 전원 전압(Vdd)과 노드(NB) 사이에 연결되고 게이트에 입력부 인에이블 신호(Ckeb_com)가 인가된다. 제 3 PMOS 트랜지스터(P103)는 전원 전압(Vdd)과 노드 (NA) 사이에 연결되고 게이트에 노드(NA)가 연결된다. 제 4 PMOS 트랜지스터(P104)는 전원 전압(Vdd)과 노드(NB) 사이에 연결되고 게이트에 노드(NA)가 연결된다. 즉, 제 3 PMOS 트랜지스터(P103)와 제 4 PMOS 트랜지스터(P104)는 커런트 미러 구조로 연결된다. 제 1 NMOS 트랜지스터(N101)는 노드(NA)와 노드(NC) 사이에 연결되고 게이트에 기준 전압(Vref)가 인가된다. 제 2 NMOS 트랜지스터(N102)는 노드(NB)와 노드(NC) 사이에 연결되고 게이트에 칩 선택 신호(csb)가 인가된다. 제 3 NMOS 트랜지스터(N103)는 노드(NC)와 접지 전원(Vss) 사이에 연결되고 게이트에 입력부 인에이블 신호(Ckeb_com)가 인가된다.
도 5는 도 3의 지연부를 나타내는 회로도이다.
도 5를 참조하면, 지연부는 다수의 인버터(IV1 및 IV2)를 포함하여 구성된다. 인버터(IV1) 및 인버터(IV2)는 입력부 인에이블 신호(Ckeb_com)를 인가받아 일정시간 지연시켜 출력한다. 본 발명의 도면에선 두 개의 인버터를 도시하였으나 지연시간에 따라 다수의 인버터가 추가적으로 구성될 수 있다.
도 6은 도 3의 동작을 나타내는 신호들의 파형도이다.
도 3 내지 도 6을 참조하여 본 발명에 따른 반도체 소자의 입력 버퍼의 동작을 상세히 설명하면 다음과 같다.
먼저 도 6에 도시되진 않았지만, 인에이블 신호(Ckeb_com)가 로우 레벨 인가되어 제 1 PMOS 트랜지스터(P101) 및 제 2 PMOS 트랜지스터(P101)가 턴온되고, 제 3 NMOS 트랜지스터(NM103)가 턴오프된다. 이로 인하여 노드(NB)와 전원 전압(Vdd)가 연결되어 입력부(100)의 출력 신호(out)는 하이 레벨로 출력되어 초기화된다.
그 후, 인에이블 신호(Ckeb_com)가 하이 레벨로 인가되어 제 1 PMOS 트랜지스터(P101) 및 제 2 PMOS 트랜지스터(P101)가 턴오프되고, 제 3 NMOS 트랜지스터(NM103)가 턴온된다. 제 3 PMOS 트랜지스터(P103) 및 제 4 PMOS 트랜지스터(P104)는 노드(NA)의 전위에 응답하여 노드(NA) 및 노드(NB)에 각각 인가되는 전원 전압(Vdd)의 전류량을 조절한다. 제 1 NMOS 트랜지스터(N101)는 기준 전압(Vref)이 인가되어 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 제 2 NMOS 트랜지스터(N102)는 칩 선택 신호(csb)가 인가되어 노드(NB)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 칩 선택 신호(csb) 로우 레벨의 신호이므로 제 2 NMOS 트랜지스터(N102)는 턴오프되고, 따라서 노드(NB)의 전위는 노드(NA)에 비해 높아진다. 높아진 노드(NB)의 전위는 출력신호(out)로 출력된다. 칩 선택 신호(csb)는 모든 커맨드 신호(command)와 같이 입력되는 로우 레벨의 신호이다.
하이 레벨의 인에이블 신호(Ckeb_com)는 지연부(200)의 인버터들(IV1 및 IV2)에 인가되어 지연되어 하이 레벨의 출력 신호(Ckeb)로 출력된다.
하이 레벨의 입력부(100)의 출력 신호(out)와 하이 레벨의 지연부(200)의 출력 신호(Ckeb)는 조합부(300)에 인가된다. 조합부(300)는 낸드 게이트(ND)로 구성되어 두 출력 신호(out 및 Ckeb)를 조합하여 로우 레벨의 출력신호(outb)가 생성된다.
반도체 소자의 파워 다운(power down) 모드 또는 셀프 리프레쉬(self-refresh) 동작시 반도체 메모리 소자는 불필요한 전력 소모를 줄이고 다른 입력 버퍼들을 효율적으로 제어하기 위하여 버퍼 인에이블 신호(Ckeb_com)가 로우 레벨이 된다. 이때의 동작을 설명하면 다음과 같다.
먼저 로우 레벨의 버퍼 인에이블 신호(Ckeb_com)가 입력부(100)의 제 1 PMOS 트랜지스터(P101) 및 제 2 PMOS 트랜지스터(P101)가 턴온되고, 제 3 NMOS 트랜지스터(NM103)가 턴오프된다. 이로 인하여 노드(NB)와 전원 전압(Vdd)가 연결되어 입력부(100)의 출력 신호(out)는 하이 레벨이 된다.
로우 레벨의 버퍼 인에이블 신호(Ckeb_com)는 지연부(200)의 인버터들(IV1 및 IV2)에 인가되어 지연되어 로우 레벨의 출력 신호(Ckeb)로 출력된다.
하이 레벨의 입력부(100)의 출력 신호(out)와 로우 레벨의 지연부(200)의 출력 신호(Ckeb)는 조합부(300)에 인가된다. 조합부(300)는 낸드 게이트(ND)로 구성되어 두 출력 신호(out 및 Ckeb)를 조합하여 하이 레벨의 출력신호(outb)가 생성된다.
이렇듯 본 발명에 따른 입력 버퍼는 파워 다운(power down) 모드 또는 셀프 리프레쉬(self-refresh) 동작시 버퍼 인에이블 신호가 로우 레벨이 되어도 입력 버퍼의 최종 신호를 하이 레벨로 출력함으로써, 반도체 소자의 내부 회로에서 잘못된 커맨드 신호를 발생시키는 오동작을 방지하게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면 파워 다운(power down) 모드 또는 셀프 리프레쉬(self-refresh) 동작시 버퍼 인에이블 신호가 로우 레벨이 되어도 입력 버퍼의 최종 신호를 하이 레벨로 출력함으로써, 반도체 소자의 내부 회로에서 잘못된 커맨드 신호를 발생시키는 오동작을 방지하게 된다.

Claims (5)

  1. 입력 데이터 신호와 액티브 모드에서 하이 레벨을 갖으며 그 이외의 모드에서는 로우 레벨을 갖는 인에이블 신호에 응답하여 상기 입력 데이터 신호를 버퍼링하는 입력부;
    상기 인에이블 신호를 일정시간 지연시켜 출력하는 지연부; 및
    액티브 모드에서는 상기 지연부의 출력에 따라 상기 입력부의 출력을 반전시켜 출력하고, 상기 액티브 모드 이외의 모드에서는 상기 입력부의 출력에 관계없이 상기 지연부의 출력을 반전시켜 출력하는 출력부를 포함하는 반도체 소자의 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 입력부는 상기 인에이블 신호에 응답하여 인에이블되고, 상기 입력 데이터 신호와 기준 전압을 비교하여 상기 입력 데이터 신호의 전위가 상기 기준 전압의 전위보다 높으면 로우 레벨의 출력 신호를 생성하고, 상기 입력 데이터 신호의 전위가 상기 기준 전압의 전위보다 낮으면 하이 레벨의 출력 신호를 생성하는 반도체 소자의 입력 버퍼.
  3. 제 1 항에 있어서,
    상기 입력부는 커런트 미러 구조의 차동 증폭기를 포함하는 반도체 소자의 입력 버퍼.
  4. 제 1 항에 있어서,
    상기 지연부는 다수의 인버터를 포함하여 구성되어 상기 인에이블 신호를 지연시켜 상기 출력부에 전달하는 반도체 소자의 입력 버퍼.
  5. 제 1 항에 있어서,
    상기 출력부는 논리 게이트를 포함하여 구성되어 상기 입력부의 출력과 상기 지연부의 출력을 조합하여 버퍼 출력 신호를 생성하는 반도체 소자의 입력 버퍼.
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