JP2644111B2 - 入出力回路 - Google Patents
入出力回路Info
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- JP2644111B2 JP2644111B2 JP18599791A JP18599791A JP2644111B2 JP 2644111 B2 JP2644111 B2 JP 2644111B2 JP 18599791 A JP18599791 A JP 18599791A JP 18599791 A JP18599791 A JP 18599791A JP 2644111 B2 JP2644111 B2 JP 2644111B2
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Description
【０００１】
【産業上の利用分野】本発明は入出力回路に関し、特
に、マイクロコンピュータの入出力回路に関する。
に、マイクロコンピュータの入出力回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータは、広範囲
な分野で利用されてきており、特に民生機器のシステム
制御においては多数の制御用端子が必要とされている。
な分野で利用されてきており、特に民生機器のシステム
制御においては多数の制御用端子が必要とされている。
【０００３】ここで、マイクロコンピュータに内蔵され
る端子に着目すると、その数はパッケージ等より限定さ
れる。そして、このことから端子を有効に利用するた
め、入力端子と出力端子とを兼用しているのが一般的で
ある。この入出力端子は、通常ハード的なイニシャライ
ズ処理により、入力状態すなわちハイインピーダンス状
態とされており、実行プログラム内の初期ルーチンによ
りこの端子を入力端子として使用するか出力端子として
使用するかが決定される。
る端子に着目すると、その数はパッケージ等より限定さ
れる。そして、このことから端子を有効に利用するた
め、入力端子と出力端子とを兼用しているのが一般的で
ある。この入出力端子は、通常ハード的なイニシャライ
ズ処理により、入力状態すなわちハイインピーダンス状
態とされており、実行プログラム内の初期ルーチンによ
りこの端子を入力端子として使用するか出力端子として
使用するかが決定される。
【０００４】従ってこの入出力端子を入力端子として固
定して使用する場合は問題無いが、出力端子として使用
する場合は、前述の初期ルーチンを実行する迄の間は端
子がハイインピーダンス状態になるため、この端子に接
続される外部入力回路の入力バッファの状態が不定とな
り、動作開始直後の動作が不安定なものとなる。
定して使用する場合は問題無いが、出力端子として使用
する場合は、前述の初期ルーチンを実行する迄の間は端
子がハイインピーダンス状態になるため、この端子に接
続される外部入力回路の入力バッファの状態が不定とな
り、動作開始直後の動作が不安定なものとなる。
【０００５】この様な問題を回避するため、従来はマイ
クロコンピュータの外部に、比較的高い抵抗値を持つ抵
抗により装置のグランド電位にプルダウンする回路か、
または装置の電源電位にプルアップする回路を設け、一
時的又は継続的にプルダウンまたはプルアップ処理を行
なっていた。
クロコンピュータの外部に、比較的高い抵抗値を持つ抵
抗により装置のグランド電位にプルダウンする回路か、
または装置の電源電位にプルアップする回路を設け、一
時的又は継続的にプルダウンまたはプルアップ処理を行
なっていた。
【０００６】上述のような問題解決法を図４により説明
する。図４を参照すると、従来、応用システムは、入出
力回路１６，外部入力回路１７およびプルダウン回路１
８で構成される。入出力回路１６は、出力バッファ３，
入力バッファ４および入出力端子７で構成されている。
プルダウン回路１８は、抵抗１３で構成されている。外
部入力回路１７は、入力端子１５と入力バッファ１４と
で構成されている。
する。図４を参照すると、従来、応用システムは、入出
力回路１６，外部入力回路１７およびプルダウン回路１
８で構成される。入出力回路１６は、出力バッファ３，
入力バッファ４および入出力端子７で構成されている。
プルダウン回路１８は、抵抗１３で構成されている。外
部入力回路１７は、入力端子１５と入力バッファ１４と
で構成されている。
【０００７】次にこのシステムにおける動作を説明す
る。マイクロコンピュータのシステムリセットにより、
出力許可信号ＥO がインアクティブ“０”となるため、
出力バッファ３はオフしハイインピーダンス状態とな
る。しかし入出力端子７の状態は、マイクロコンピュー
タ外部の抵抗１３によりグランド電位にプルダウンされ
ている。ここで、抵抗１３は、出力バッファ３のアクテ
ィブ時の出力インピーダンスより高抵抗に設定してあ
る。従って出力許可信号ＥO がアクティブ“１”となっ
てハイレベルを出力する時にはレシオ回路が構成される
が、外部入力回路１７とのインターフェイスは論理的に
正常に行なうことが可能である。
る。マイクロコンピュータのシステムリセットにより、
出力許可信号ＥO がインアクティブ“０”となるため、
出力バッファ３はオフしハイインピーダンス状態とな
る。しかし入出力端子７の状態は、マイクロコンピュー
タ外部の抵抗１３によりグランド電位にプルダウンされ
ている。ここで、抵抗１３は、出力バッファ３のアクテ
ィブ時の出力インピーダンスより高抵抗に設定してあ
る。従って出力許可信号ＥO がアクティブ“１”となっ
てハイレベルを出力する時にはレシオ回路が構成される
が、外部入力回路１７とのインターフェイスは論理的に
正常に行なうことが可能である。
【０００８】
【発明が解決しようとする課題】しかし、従来のマイク
ロコンピュータにおいては、リセット後の装置状態を安
定するためのプルダウン抵抗やプルアップ抵抗を外付け
する必要があり、その場合、抵抗のコストや接続工数の
問題が起きる。しかも、小型装置の場合は、抵抗を設置
するためのスペースを確保するのが難かしいという問題
があった。
ロコンピュータにおいては、リセット後の装置状態を安
定するためのプルダウン抵抗やプルアップ抵抗を外付け
する必要があり、その場合、抵抗のコストや接続工数の
問題が起きる。しかも、小型装置の場合は、抵抗を設置
するためのスペースを確保するのが難かしいという問題
があった。
【０００９】
【課題を解決するための手段】本発明の入出力は、デー
タの入力と出力をプログラマブルに切換え可能な入出力
兼用端子を備えたマイクロコンピュータの入出力回路に
おいて、前記入出力兼用端子よりデータを入力する入力
回路と、前記入出力兼用端子よりデータを出力する出力
回路と、前記入出力兼用端子と前記マイクロコンピュー
タの高位電源端子および低位電源端子のいずれか一方と
の間に直列に接続された抵抗回路およびスイッチング回
路とを具備し、前記スイッチング回路は、前記マイクロ
コンピュータの初期化手段により導通状態となり、前記
入力回路の入力制御信号および前記出力回路の出力制御
信号のいずれか一方をトリガとして遮断状態に遷移する
ことを特徴としている。
タの入力と出力をプログラマブルに切換え可能な入出力
兼用端子を備えたマイクロコンピュータの入出力回路に
おいて、前記入出力兼用端子よりデータを入力する入力
回路と、前記入出力兼用端子よりデータを出力する出力
回路と、前記入出力兼用端子と前記マイクロコンピュー
タの高位電源端子および低位電源端子のいずれか一方と
の間に直列に接続された抵抗回路およびスイッチング回
路とを具備し、前記スイッチング回路は、前記マイクロ
コンピュータの初期化手段により導通状態となり、前記
入力回路の入力制御信号および前記出力回路の出力制御
信号のいずれか一方をトリガとして遮断状態に遷移する
ことを特徴としている。
【００１０】
【実施例】次に、本発明の最適は実施例について図面を
参照して説明する。図１は、本発明の一実施例を示す回
路図である。図２は、図１の回路図をより具体的な回路
にした詳細回路図である。図１および図２を参照する
と、入出力回路１６は、出力バッファ３，入力バッファ
４，入出力端子７，オアゲート６，ＳＲフリップフロッ
プ５，抵抗１およびＮｃｈトランジスタ２で構成されて
いる。
参照して説明する。図１は、本発明の一実施例を示す回
路図である。図２は、図１の回路図をより具体的な回路
にした詳細回路図である。図１および図２を参照する
と、入出力回路１６は、出力バッファ３，入力バッファ
４，入出力端子７，オアゲート６，ＳＲフリップフロッ
プ５，抵抗１およびＮｃｈトランジスタ２で構成されて
いる。
【００１１】出力バッファ３は、インバータ３０，ＮＡ
ＮＤ３１，ＮＯＲ３２，Ｐｃｈトランジスタ３３および
Ｎｃｈトランジスタ３４で構成される。
ＮＤ３１，ＮＯＲ３２，Ｐｃｈトランジスタ３３および
Ｎｃｈトランジスタ３４で構成される。
【００１２】入力バッファ４は、インバータ４０および
４１，Ｐｃｈトランジスタ４２並びにＮｃｈトランジス
タ４３および４４で構成されている。
４１，Ｐｃｈトランジスタ４２並びにＮｃｈトランジス
タ４３および４４で構成されている。
【００１３】ＳＲフリップフロップ５は、インバータ５
０および５１並びにＮＡＮＤ５２および５３で構成され
ている。
０および５１並びにＮＡＮＤ５２および５３で構成され
ている。
【００１４】次に本実施例の動作について説明する。マ
イクロコンピュータのシステムリセットにより、出力許
可信号ＥO がインアクティブ“０”となるため、出力バ
ッファ３では、Ｐｃｈトランジスタ３３およびＮｃｈト
ランジスタ３４ともにオフとなる。
イクロコンピュータのシステムリセットにより、出力許
可信号ＥO がインアクティブ“０”となるため、出力バ
ッファ３では、Ｐｃｈトランジスタ３３およびＮｃｈト
ランジスタ３４ともにオフとなる。
【００１５】また、ＳＲフリップフロップ５はシステム
リセットにより入力許可信号ＥI および出力許可信号Ｅ
O ともにインアクティブ“０”となっているため、リセ
ット信号Ｒのハイレベルを受けてＮＡＮＤ５３が“１”
となる。従ってＮｃｈトランジスタ２がオンし、入出力
端子７は、抵抗１を介しグランド電位にプルダウンされ
る。
リセットにより入力許可信号ＥI および出力許可信号Ｅ
O ともにインアクティブ“０”となっているため、リセ
ット信号Ｒのハイレベルを受けてＮＡＮＤ５３が“１”
となる。従ってＮｃｈトランジスタ２がオンし、入出力
端子７は、抵抗１を介しグランド電位にプルダウンされ
る。
【００１６】次に、マイクロコンピュータは、実行プロ
グラム内の初期ルーチンにより、この入出力端子７を入
力端子として使用するか出力端子として使用するかを決
定するが、入力端子として使用する場合は、入力許可信
号ＥI を“１”とし、出力端子として使用する場合は出
力許可信号ＥO を“１”とする。そして、いずれかの処
理を行なうことにより、ＳＲフリップフロップ５はリセ
ット“０”するのでＮｃｈトランジスタ２がオフし、入
出力端子７は、入力端子として使用する場合にはハイイ
ンピーダンスとなり、出力端子として使用する場合には
出力データＤO によるレベルが出力する。
グラム内の初期ルーチンにより、この入出力端子７を入
力端子として使用するか出力端子として使用するかを決
定するが、入力端子として使用する場合は、入力許可信
号ＥI を“１”とし、出力端子として使用する場合は出
力許可信号ＥO を“１”とする。そして、いずれかの処
理を行なうことにより、ＳＲフリップフロップ５はリセ
ット“０”するのでＮｃｈトランジスタ２がオフし、入
出力端子７は、入力端子として使用する場合にはハイイ
ンピーダンスとなり、出力端子として使用する場合には
出力データＤO によるレベルが出力する。
【００１７】次に本発明の第２の実施例について図３を
用いて説明する。図３を参照すると、第２の実施例にお
いては、リセット後の端子状態をＰｃｈトランジスタ２
０で電源電位にプルアップしている点が、第１の実施例
と異なる。
用いて説明する。図３を参照すると、第２の実施例にお
いては、リセット後の端子状態をＰｃｈトランジスタ２
０で電源電位にプルアップしている点が、第１の実施例
と異なる。
【００１８】ＳＲフリップフロップ５はシステムリセッ
トにより入力許可信号ＥI ならびに出力許可信号ＥO と
もにインアクティブ“０”となっているため、リセット
信号Ｒのハイレベルを受けてＮＡＮＤ５２が“０”とな
る。従って、Ｐｃｈトランジスタ２０がオンし、入出力
端子７は抵抗１を介し電源電位にプルアップされる。
トにより入力許可信号ＥI ならびに出力許可信号ＥO と
もにインアクティブ“０”となっているため、リセット
信号Ｒのハイレベルを受けてＮＡＮＤ５２が“０”とな
る。従って、Ｐｃｈトランジスタ２０がオンし、入出力
端子７は抵抗１を介し電源電位にプルアップされる。
【００１９】
【発明の効果】以上説明したように本発明においては、
リセット後の状態を固定するためのプルダウン抵抗やプ
ルアップ抵抗を外付けする必要がなく、抵抗のコストを
削減することができる。しかも、小型装置の場合は抵抗
を設置するスペースを確保する必要がないのでスペース
の有効利用をはかることができ、ひいては装置全体の低
価格化をはかることが可能である。
リセット後の状態を固定するためのプルダウン抵抗やプ
ルアップ抵抗を外付けする必要がなく、抵抗のコストを
削減することができる。しかも、小型装置の場合は抵抗
を設置するスペースを確保する必要がないのでスペース
の有効利用をはかることができ、ひいては装置全体の低
価格化をはかることが可能である。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１の詳細回路図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来の入出力回路のブロック図である。
１，１３， 抵抗 ２，３４，４３，４４ Ｎｃｈトランジスタ ３ 出力バッファ ４，１４ 入力バッファ ５ ＳＲフリップフロップ ６ オアゲート ７ 入出力端子 １５ 入力端子 １６ 入出力回路 １７ 外部入力回路 １８ プルダウン回路 ２０，３３，４２ Ｐｃｈトランジスタ ３０，４０，４１，５０，５１ インバータ ３１，５２，５３ ＮＡＮＤ ３２ ＮＯＲ
Claims (1)
- 【請求項１】 データの入力と出力をプログラマブルに
切換え可能な入出力兼用端子を備えたマイクロコンピュ
ータの入出力回路において、 前記入出力兼用端子よりデータを入力する入力回路と、 前記入出力兼用端子よりデータを出力する出力回路と、 前記入出力兼用端子と前記マイクロコンピュータの高位
電源端子および低位電源端子のいずれか一方との間に直
列に接続された抵抗回路およびスイッチング回路と、 を具備し、 前記スイッチング回路は、前記マイクロコンピュータの
初期化手段により導通状態となり、前記入力回路の入力
制御信号および前記出力回路の出力制御信号のいずれか
一方をトリガとして遮断状態に遷移することを特徴とす
る入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599791A JP2644111B2 (ja) | 1991-07-25 | 1991-07-25 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599791A JP2644111B2 (ja) | 1991-07-25 | 1991-07-25 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535378A JPH0535378A (ja) | 1993-02-12 |
| JP2644111B2 true JP2644111B2 (ja) | 1997-08-25 |
Family
ID=16180567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18599791A Expired - Fee Related JP2644111B2 (ja) | 1991-07-25 | 1991-07-25 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100666484B1 (ko) | 2005-02-04 | 2007-01-09 | 삼성전자주식회사 | 반도체 메모리 장치의 입출력 회로 및 입출력 방법 |
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
-
1991
- 1991-07-25 JP JP18599791A patent/JP2644111B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535378A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970325 |
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| R250 | Receipt of annual fees |
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