KR20120050817A - 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법 - Google Patents

래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법 Download PDF

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Abstract

본 발명에 따른 래치 회로는, 펄스에 응답하여 입력 전압을 반전하고, 상기 반전된 전압을 제 1 노드로 출력하는 제 1 삼상태 인버터, 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 펄스에 반전된 반전 펄스에 응답하여 상기 제 2 노드의 전압을 반전하는 제 2 삼상태 인버터 및 상기 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전압에 대응하는 논리 값에 따라 논리 문턱 값을 조절하고, 상기 조절된 논리 문턱 값을 근거로하여 상기 제 1 노드의 전압을 반전하는 가변 반전 유닛을 포함하고, 상기 논리 문턱 값은 상기 논리 값이 반전되는 전압을 지시한다. 본 발명에 따른 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법은, 래치 동작시 전달된 데이터에 따라 논리 문턱 값을 조절함으로써, 노이즈 마진을 향상시킨다.

Description

래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법{LATCH CIRCUIT, FLIP-FLOP HAVING THE SAME AND DATA LATCHING METHOD}
본 발명은 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법에 관한 것이다.
플립플롭들은 디지털 전자 회로에 사용되는 범용 데이터 저장 소자이다. 플립플롭들은 디지털 회로의 설계에 있어서 중요한 요소이다. 왜냐하면, 플립플롭들은 시퀀셜하고 안정적인 로직 설계를 가능하게 만드는 클록 동작저장 소자들(clocked storage elements)이기 때문이다. 플립플롭들은 로직 스테이트나 파라미터들 또는 디지털 제어 신호들을 저장하는 용도로 사용된다.
예를 들어, 마이크로 프로세서들은 전형적으로 수많은 플립플롭들을 포함하는 데, 고성능의 마이크로 프로세서 동작에 부합하기 위하여 플립플롭들은 플립플롭 셋업 및 홀드 시간, 클록-투-출력(clock-to-output) 시간을 줄여 최대 로직 클록킹 속도(maximum logic clocking speed)를 제공하도록 요구된다. 여기에다가. 플립플롭들은 데이터-투-출력(data-to-clock) 시간을 줄여 짧은 데이터 응답 시간 도한 요구된다.
본 발명의 목적은 래치 동작시 속도를 향상시키고, 노이즈 마진을 증대하는 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 래치 회로는, 펄스에 응답하여 입력 전압을 반전하고, 상기 반전된 전압을 제 1 노드로 출력하는 제 1 삼상태 인버터, 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 펄스에 반전된 반전 펄스에 응답하여 상기 제 2 노드의 전압을 반전하는 제 2 삼상태 인버터 및 상기 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전압에 대응하는 논리 값에 따라 논리 문턱 값을 조절하고, 상기 조절된 논리 문턱 값을 근거로하여 상기 제 1 노드의 전압을 반전하는 가변 반전 유닛을 포함하고, 상기 논리 문턱 값은 상기 논리 값이 반전되는 전압을 지시한다.
실시 예에 있어서, 상기 제 1 삼상태 인버터가 턴온될 때, 상기 제 2 삼상태 인버터는 턴오프되고, 상기 제 1 삼상태 인버터가 턴오프될 때, 상기 제 2 삼상태 인버터는 턴온된다.
실시 예에 있어서, 상기 제 2 삼상태 인버터는, 상기 제 2 노드와 제 3 노드 사이에 연결되고, 상기 제 2 노드의 전압을 반전하는 인버터, 및 상기 제 1 노드와 상기 제 3 노드 사이에 연결되고, 상기 반전 펄스에 응답하여 상기 제 3 노드의 전압을 상기 제 1 노드로 출력하는 삼상태 트랜스게이트를 포함한다.
실시 예에 있어서, 상기 제 1 노드의 전압이 논리 값 '0'에 대응할 때, 상기 논리 문턱 값을 기준 값보다 상승시키고, 상기 제 1 노드의 전압이 논리 값 '1'에 대응할 때, 상기 논리 문턱 값을 상기 기준 값보다 하강시킨다.
실시 예에 있어서, 상기 기준 값은, 전원전압의 절반이다.
실시 예에 있어서, 상기 가변 반전 유닛은, 상기 논리 값의 반전을 수행하는 적어도 하나의 피모스 트랜지스터와 적어도 하나의 엔모스 트랜지스터를 포함하고, 상기 적어도 하나의 피모스 트랜지스터의 구동 능력과 상기 적어도 하나의 엔모스 트랜지스터의 구동 능력의 비율에 따라 상기 논리 문턱 값이 조절된다.
실시 예에 있어서, 상기 가변 반전 유닛은, 전원전압과 접지전압 사이에 직렬 연결된 제 1 피모스 트랜지스터 및 제 1 엔모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터는 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 제 1 엔모스 트랜지스터는 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고, 상기 전원전압과 상기 접지전압 사이에 차례로 직렬 연결된, 제 2 피모스 트랜지스터, 제 3 피모스 트랜지스터, 제 2 엔모스 트랜지스터, 및 3 엔모스 트랜지스터를 포함하고, 직렬 연결된 제 2 내지 제 3 피모스 트랜지스터들은 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 직렬 연결된 제 2 내지 제 3 엔모스 트랜지스터들은 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 2 피모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고, 상기 제 3 피모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터는 상기 제 3 노드에 연결된 게이트들을 포함한다.
실시 예에 있어서, 상기 제 1 내지 제 3 피모스 트랜지스터들의 채널 폭들은, 상기 제 1 내지 제 3 엔모스 트랜지스터들의 채널 폭보다 넓다.
실시 예에 있어서, 상기 제 1 피모스 트랜지스터의 채널 폭은 0.24㎛이고, 상기 제 2 및 제 3 피모스 트랜지스터들의 채널 폭은 0.70㎛이고, 상기 제 1 엔모스 트랜지스터의 채널 폭은, 0.12㎛ 이고, 상기 제 2 및 제 3 엔모스 트랜지스터의 채널 폭은 0.35㎛이다.
실시 예에 있어서, 상기 인버터는, 상기 전원 전압과 상기 제 3 노드 사이에 연결된 피모스 트랜지스터, 및 기 제 3 노드와 상기 접지전압 사이에 연결된 엔모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고, 상기 피모스 트랜지스터의 채널 폭과 상기 엔모스 트랜지스터의 채널 폭은 동일하다.
실시 예에 있어서, 상기 피모스 트랜지스터의 채널 폭과 상기 엔모스 트랜지스터의 채널 폭은 0.12㎛이다.
실시 예에 상기 가변 반전 유닛은, 전원전압과 접지전압 사이에 직렬 연결된 제 1 피모스 트랜지스터 및 제 1 엔모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터는 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 제 1 엔모스 트랜지스터는 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고, 상기 전원전압과 상기 접지전압 사이에 차례로 직렬 연결된, 제 2 피모스 트랜지스터, 제 3 피모스 트랜지스터, 제 2 엔모스 트랜지스터, 및 3 엔모스 트랜지스터를 포함하고, 직렬 연결된 제 2 내지 제 3 피모스 트랜지스터들은 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 직렬 연결된 제 2 내지 제 3 엔모스 트랜지스터들은 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 2 피모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터는 상기 제 3 노드에 연결된 게이트들을 포함하고, 상기 제 3 피모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함한다.
본 발명의 실시 예에 따른 플립플롭은, 펄스에 응답하여 입력 데이터를 래치하고, 래치 동작시 상기 입력 데이터에 따라 논리 문턱 값이 조절되고, 상기 논리 문턱 값은 논리 값이 반전되는 전압을 지시하고, 상기 조절된 논리 문턱 값을 근거로 데이터 반전이 수행되는 래치 회로, 및 클록을 입력받아 상기 펄스를 발생하는 클록 발생기를 포함한다.
실시 예에 있어서, 상기 래치 회로는, 상기 펄스에 응답하여 입력 데이터를 반전하는 제 1 삼상태 인버터, 상기 펄스에 반전된 반전 펄스에 응답하여 제 1 삼상태 인버터의 출력을 반전하는 제 2 삼상태 인버터, 및 상기 제 1 삼상태 인버터의 출력에 대응하는 상기 논리 값에 따라 상기 논리 문턱 값을 조절하고, 상기 조절된 논리 문턱 값을 근거로하여 상기 논리 값을 반전하는 가변 반전 유닛을 포함한다.
실시 예에 있어서, 상기 제 2 삼상태 인버터는, 상기 가변 반전 유닛의 출력을 입력받아 반전하는 인버터, 및 상기 반전 펄스에 응답하여 상기 인버터의 출력을 출력하는 삼상태 트랜스게이트를 포함한다.
실시 예에 있어서,상기 가변 반전 유닛은, 전원전압과 제 2 노드 사이에 연결된 제 1 피모스 트랜지스터, 상기 전원전압과 상기 제 2 노드 사이에 직렬 연결된 제 2 피모스 트랜지스터 및 제 3 피모스 트랜지스터, 상기 제 2 노드와 접지전압 사이에 연결된 제 1 엔모스 트랜지스터, 및 상기 제 2 노드와 상기 접지전압 사이에 직렬 연결된 제 2 엔모스 트랜지스터 및 제 3 엔모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터, 상기 제 3 피모스 트랜지스터, 상기 제 1 엔모스 트랜지스터, 상기 제 2 엔모스 트랜지스터는 제 1 노드에 연결된 게이트들을 포함하고, 상기 제 2 피모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터는 제 3 노드에 연결된 게이트를 포함하고, 상기 제 1 노드는 상기 제 1 삼상태 인버터의 출력단이고, 상기 제 2 노드는 상기 인버터의 입력단이고, 상기 제 3 노드는 상기 인버터의 출력단이다.
실시 예에 있어서, 상기 가변 반전 유닛은, 전원전압과 제 2 노드 사이에 연결된 제 1 피모스 트랜지스터, 상기 전원전압과 상기 제 2 노드 사이에 직렬 연결된 제 2 피모스 트랜지스터 및 제 3 피모스 트랜지스터, 상기 제 2 노드와 접지전압 사이에 연결된 제 1 엔모스 트랜지스터, 및 상기 제 2 노드와 상기 접지전압 사이에 직렬 연결된 제 2 엔모스 트랜지스터 및 제 3 엔모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터, 상기 제 2 피모스 트랜지스터, 상기 제 1 엔모스 트랜지스터, 상기 제 3 엔모스 트랜지스터는 제 1 노드에 연결된 게이트들을 포함하고, 상기 제 3 피모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터는 제 3 노드에 연결된 게이트를 포함하고, 상기 제 1 노드는 상기 제 1 삼상태 인버터의 출력단이고, 상기 제 2 노드는 상기 인버터의 입력단이고, 상기 제 3 노드는 상기 인버터의 출력단이다.
실시 예에 있어서, 상기 클록 발생기는, 상기 클록을 입력받아 지연하는 홀수의 인버터들로 갖는 지연 회로, 상기 클록 및 상기 지연 회로의 출력을 입력받아 낸드 연산하는 논리 회로, 및 상기 논리 회로의 출력을 반전하는 인버터를 포함하고, 상기 논리 회로의 출력은 상기 펄스가 된다.
본 발명의 실시 예에 따른 데이터 래치 방법은, 데이터를 입력받는 단계, 펄스에 응답하여 상기 입력된 데이터를 반전하는 단계, 상기 반전된 데이터에 따라 논리 문턱 값을 조절하고, 상기 논리 문턱 값은 상기 반전된 데이터가 반전되는 전압을 지시하는 단계, 및 상기 조절된 논리 문턱 값에 따라 상기 반전된 데이터를 래치하는 단계를 포함한다.
실시 예에 있어서, 상기 논리 문턱 값을 조절하는 단계는, 상기 반전된 데이터가 '0'일 때, 상기 논리 문턱 값을 기준 값보다 상승시키고, 상기 반전된 데이터가 '1'일 때, 상기 논리 문턱 값을 상기 기준 값보다 하강시키는 단계를 포함한다.
상술한 바와 같이 본 발명에 따른 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법은, 래치 동작시 전달된 데이터에 따라 논리 문턱 값을 조절함으로써, 노이즈 마진을 향상시킨다.
또한, 본 발명에 따른 래치 회로는 일반적인 그것과 비교하여 하나의 인버터를 제거함으로써, 그만큼 래치 속도를 향상시킬 수 있다.
도 1은 일반적인 래치 회로를 보여주는 도면이다.
도 2는 본 발명에 따른 래치 회로를 설명하기 위한 개념도이다.
도 3은 본 발명에 따른 래치 회로에 대한 제 1 실시 예를 보여주는 도면이다.
도 4는 본 발명에 따른 래치 회로에 대한 제 2 실시 예를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 래치 회로의 노이즈 특성을 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 래치 회로의 데이터 래치 방법을 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 실시 예에 따른 플립플롭을 보여주는 블록도이다.
도 8은 도 7에 도시된 플립플롭을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 마스터-슬레이브 플립플롭을 보여주는 블록도이다.
도 10은 도 9에 도시된 플립플롭을 예시적으로 보여주는 도면이다.
도 11은 본 발명에 따른 플립플롭이 적용되는 불법 명령 검출회로를 예시적으로 보여주는 블록도이다.
도 12은 도 11에 도시된 불법 명령 검출회로를 갖는 반도체 메모리 장치를 보여주는 블록도이다.
도 13은 도 12에 도시된 반도체 메모리 장치를 이용하는 컴퓨터 시스템을 예시적으로 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 일반적인 래치 회로를 보여주는 도면이다. 도 1을 참조하면, 래치 회로(10)는 제 1 삼상태(tri-state) 인버터(11), 제 2 삼상태 인버터(12) 및 인버터(13)를 포함한다.
제 1 삼상태 인버터(11)는 하이레벨의 펄스(PS)일 때 입력 전압(Vin)을 반전시킨다. 즉, 제 1 삼상태 인버터(11)는 하이레벨의 펄스(PS)일 때 턴온된다. 반면에, 제 2 삼상태 인버터(12)는 하이레벨의 펄스(PS)일 때 턴온된다. 인버터(13)는 제 1 삼상태 인버터(11)의 출력을 입력받아 반전한다. 제 2 삼상태 인버터(12)는 로우레벨의 펄스(PS, 혹은 하이레벨의 반전펄스(PSb))일 때 인버터(13)의 출력을 반전한다. 이때 반전된 신호가 출력 전압(Vout)이다.
일반적인 래치 회로(10)는, 제 1 삼상태 인버터(11)가 턴온될 때 제 2 삼상태 인버터(12)는 턴오프되고, 제 2 삼상태 인버터(12)가 턴온될 때 제 1 삼상태 인버터(11)는 턴오프됨으로써, 폐 루프(closed loop)을 형성한다. 이에, 출력 노드(ND)가 소정의 논리 값('1' 혹은 '0')으로 유지된다. 아래에서는 논리 값 '1'은 전원전압(VDD)에 대응되고, 논리 값 '0'은 접지전압(GND)에 대응된다고 하겠다.
일반적인 래치 회로(10), 출력 노드(ND)에 크로스 커플(cross couple) 등 노이즈가 인가될 때 VDD/2의 논리 문턱 값(logic threshold value; 이하, 'LTV')을 노이즈 마진(noise margin)으로 갖는다. 여기서 논리 문턱 값(LTV)은 논리 값이 변경되기 위한 입력 전압(Vin)이다. 즉, 논리 문턱 값(LTV)은 논리 값 '1'에서 논리 값 '0'으로 변경되는 입력 전압(Vin) 혹은 논리 값 '0'에서 논리 값 '1'로 변경되는 입력 전압(Vin)이다.
본 발명에 따른 래치 회로는 노이즈 마진을 증대하기 위하여 변경되는 논리 값에 따라 논리 문턱 값(LTV)을 조절한다.
도 2는 본 발명에 따른 래치 회로를 설명하기 위한 개념도이다. 도 2를 참조하면, 변경되는 논리 값이 '0' 일 때, 즉, 논리 값 '0'에서 논리 값 '1'로 변경될 때, 논리 문턱 값(LTV)은 VDD/2 보다 높게 설정되고, 변경되는 논리 값이 '1'일 때, 즉, 논리 값 '1'에서 논리 값 '0'으로 변경될 때, 논리 문턱 값(LTV)은 VDD/2보다 낮게 설정된다. 한편, 논리 값 '0'에서 논리 값 '1'로 변경되는 것은 , 다른 말로 라이징(raising)이라고 불리우고, 논리 값 '1'에서 논리 값 '0'으로 변경되는 것은 다른 말로 폴링(falling)이라고 불리운다.
자세하게, 변경되는 논리 값 '0'일 때, 노이즈 성분에 의하여 논리 값이 쉽게 변경되지 않도록 논리 문턱 값(LTV)을 상승시키고, 반면에 변경되는 논리 값 '1'일 때 노이즈 성분에 의하여 논리 값이 쉽게 변경되지 않도록 논리 문턱 값(LTV)을 하강시킨다.
한편, 논리 문턱 값(LTV)은 논리 값을 반전하는 피모스 트랜지스터의 구동 능력(driving ability)과 엔모스 트랜지스터의 구동 능력의 비율과 밀접한 관련을 갖는다. 따라서, 구동 능력의 비율 조절함으로써, 논리 문턱 값(LTV)이 조절될 수 있다. 본 발명의 실시 예에 따른 래치 회로는, 변경되는 논리 값에 따라 트랜지스터들의 구동 능력의 비율 조절함으로써 논리 문턱 값(LTV)을 조절할 수 있다. 여기서 트랜지스터들은 변경되는 논리 값을 반전하는데 이용된다.
도 3은 본 발명에 따른 래치 회로에 대한 제 1 실시 예를 보여주는 도면이다. 도 3을 참조하면, 래치 회로(100)는 제 1 삼상태 인버터(110), 제 2 삼상태 인버터(120) 및 가변 반전 유닛(130)을 포함한다.
제 1 삼상태 인버터(110)는 반전 펄스(PSb)에 응답하여 입력 전압(Vin)을 반전하고, 반전된 전압을 제 1 노드(N1)로 출력한다. 제 1 삼상태 인버터(110)는 하이 레벨의 반전 펄스(PSb)에 응답하여 턴온된다.
제 2 삼상태 인버터(120)는 제 1 노드(N1)과 제 2 노드(N2) 사이에 연결되고, 펄스(PS)에 응답하여 제 2 노드(N2)의 전압을 반전하고, 반전된 전압을 제 1 노드(N1)로 출력한다. 제 2 삼상태 인버터(110)는 하이 레벨의 반전 펄스(PSb)에 응답하여 턴오프된다. 즉, 제 1 삼상태 인버터(110)가 턴온될 때, 제 2 삼상태 인버터(120)는 턴오프되고, 제 1 삼상태 인버터(110)가 턴오프될 때, 제 2 삼상태 인버터(120)는 턴온된다.
제 2 삼상태 인버터(120)는, 인버터(122) 및 삼상태 트랜스게이트(124)를 포함한다. 인버터(122)는 제 2 노드(N2)의 전압을 반전하여 제 3 노드(N3)로 출력한다. 인버터(122)는 도시되지 않았지만, 전원전압(VDD)와 접지전압(GND) 사이에 직렬 연결된 피모스 트랜지스터와 엔모스 트랜지스터로 구현될 수 있다. 이때, 피모스 트랜지스터 및 엔모스 트랜지스터는 제 2 노드(N2)에 연결된 게이트들을 포함한다. 실시 예에 있어서, 피모스 트랜지스터의 채널 폭과 엔모스 트랜지스터의 채널 폭은 동일 할 수 있다. 예를 들어, 피모스 트랜지스터의 채널 폭과 엔모스 트랜지스터의 채널 폭은 0.12㎛일 수 있다.
삼 상태 트랜스게이트(124)는 하이 레벨의 펄스(PS)에 응답하여 제 3 노드(N3)의 전압을 제 1 노드(N1)의 전달한다. 즉, 삼상태 트랜스게이트(124)는 하이 레벨의 펄스(PS)에 응답하여 턴온된다. 제 1 삼상태 인버터(110)가 하이 레벨의 반전 펄스(PSb)에 응답하여 턴온될 때, 삼상태 트랜스게이트(124)는 하이 레벨의 반전 펄스(PSb)에 응답하여 턴오프된다.
가변 반전 유닛(130)은 제 1 노드(N1)의 전압을 반전하여 제 2 노드(N2)로 출력한다. 여기서, 가변 반전 유닛(130)은, 제 1 노드(N1)의 전압, 즉, 변경되는 논리 값('1' 혹은 '0')에 따라 피모스 트랜지스터와 엔모스 트랜지스터의 구동 능력의 비율을 조절함으로써 논리 문턱 값(LTV)을 조절하도록 구현된다. 특히, 본 발명의 가변 반전 유닛(130)은 구동 능력 비율 조절하기 위하여, 변경되는 논리 값에 따라 동시에 구동되는 트랜지스터들의 개수를 조절한다.
가변 반전 유닛(130)은 제 1 내지 제 3 피모스 트랜지스터들(PM11, PM12, PM13) 및 제 1 내지 제 3 엔모스 트랜지스터들(NM11, NM12, NM13)을 포함한다.
제 1 피모스 트랜지스터(PM11) 및 제 1 엔모스 트랜지스터(NM11)는 전원전압(VDD)과 접지전압(GND) 사이에 직렬 연결된다. 제 1 피모스 트랜지스터(PM11)는 전원전압(VDD)과 제 2 노드(N2) 사이에 연결되고, 제 1 엔모스 트랜지스터(NM11)는 제 2 노드(N2)와 접지전압(GND) 사이에 연결된다. 제 1 피모스 트랜지스터(PM11)와 제 1 엔모스 트랜지스터(NM11)는 제 1 노드(N1)에 연결된 게이트들을 포함한다.
실시 예에 있어서, 제 1 피모스 트랜지스터(PM11)의 채널 폭은, 제 1 엔모스 트랜지스터(NM11)의 채널 폭보다 넓을 수 있다. 실시 예에 있어서, 제 1 피모스 트랜지스터(PM11)의 채널 폭은, 제 1 엔모스 트랜지스터(NM11)의 채널 폭보다 2배 넓을 수 있다. 예를 들어, 제 1 피모스 트랜지스터(PM11)의 채널 폭은 0.24㎛이고, 제 2 엔모스 트랜지스터(NM11)의 채널 폭은 0.12㎛일 수 있다.
제 2 내지 제 3 피모스 트랜지스터들(PM12, PM13) 및 제 2 내지 제 3 엔모스 트랜지스터들(NM12, NM13)은 전원전압(VDD) 와 접지전압(GND) 사이에 차례로 직렬 연결된다(스택된다). 직렬 연결된 제 2 내지 제 3 피모스 트랜지스터들(PM12, PM13)은 전원전압(VDD)과 제 2 노드(N2) 사이에 연결되고, 직렬 연결된 제 2 내지 제 3 엔모스 트랜지스터들(NM12, NM13)은 제 2 노드(N2)와 접지전압(GND) 사이에 연결된다. 제 2 피모스 트랜지스터(PM12) 및 제 2 엔모스 트랜지스터(NM12)는 제 1 노드(N1)에 연결된 게이트들을 포함한다. 제 3 피모스 트랜지스터(PM13) 및 제 3 엔모스 트랜지스터(NM13)는 제 3 노드(N3)에 연결된 게이트들을 포함한다.
실시 예에 있어서, 제 2 및 3 피모스 트랜지스터들(PM12, PM13)의 채널 폭들은, 제 2 및 제 3 엔모스 트랜지스터(NM12, NM13)의 채널 폭들보다 넓을 수 있다. 실시 예에 있어서, 제 2 및 3 피모스 트랜지스터들(PM12, PM13)의 채널 폭들은, 제 2 및 제 3 엔모스 트랜지스터들(NM12, NN13)의 채널 폭들보다 2배 넓을 수 있다. 예를 들어, 제 2 및 제 3 피모스 트랜지스터들(PM12, PM13)의 채널 폭들은 0.70㎛이고, 제 2 및 제 3 엔모스 트랜지스터들(NM12, NM13)의 채널 폭들은 0.35㎛일 수 있다.
본 발명의 실시 예에 따른 래치 회로(100)는, 일반적인 래치 회로(10, 도 1 참조)와 비교하여, 도 1에 도시된 인버터(13)를 제거할 수 있다. 이에, 본 발명의 실시 예에 따른 래치 회로(100)는 래치 동작시, 일반적인 래치 회로(10)와 비교하여 제거된 인버터의 게이트 지연 시간만큼 래치 동작 시간을 줄일 수 있다. 즉, 본 발명의 실시 예에 따른 래치 회로(110)는 래치 동작 속도가 향상될 것이다.
아래에서는 래치 회로(100)의 래치 동작을 설명하도록 하겠다.
먼저, 입력 전압(Vin)이 논리 값 '0'에 대응하는 전압(예를 들어, 접지 전압(GND))이라고 가정하겠다. 제 1 삼상태 인버터(110)는 하이 레벨의 반전 펄스(PSb)에 응답하여 입력 전압(Vin)을 반전하여 제 1 노드(N1)에 출력한다. 이때, 제 1 노드(N1)의 전압은, 논리 값 '1'에 대응하는 전원전압(VDD)일 것이다.
가변 반전 유닛(130)은 논리 값 '1'에 대응하는 전원전압(VDD)을 입력받아 피모스 트랜지스터들(PM11, PM12, PM13)의 구동 능력과 엔모스 트랜지스터들(NM11, NM12, NM13)의 구동 능력의 비율을 조절함으로써, 논리 값 '1'이 논리 값 '0'으로 변경되는 논리 문턱 값(LTV)을 조절한다. 예를 들어, 가변 반전 유닛(130)은, 반전 과정에서 하나의 제 1 피모스 트랜지스터(PM11)와 세개의 제 1 내지 제 3 엔모스 트랜지스터들(NM11, NM12, NM13)을 구동시킴으로써, 논리 값 '1'에서 논리 값 '0'으로 변경되는 논리 문턱 값(LTV)을 VDD/2 보다 낮춘다.
가변 반전 유닛(130)은 낮춰진 논리 문턱 값(LTV)에 따라 논리 값 '1'에 대응하는 전원전압(VDD)을 논리 값 '0'에 대응하는 접지전압(GND)으로 반전하고, 반전된 전압을 제 2 노드(N2)로 출력한다. 인버터(122)는 제 2 노드(N2)의 전압, 즉 접지전압(GND)을 입력받아 전원전압(VDD)으로 반전하고, 반전된 전압을 제 3 노드(N3)로 출력한다. 제 2 노드(N3)의 전압, 즉, 전원전압(VDD)은 로우 레벨의 반전 펄스(PSb)에 응답하여 제 1 노드(N1)로 전달된다. 이로써, 제 1 노드(N1)는 전원전압(VDD)에 대응하는 논리 값 '1'을 래치한다. 이렇게 래치된 전압이 출력 전압(Vout)이다.
다음에는, 입력 전압(Vin)이 논리 값 '1'에 대응하는 전압(예를 들어, 전원전압(VDD))이라고 가정하겠다. 제 1 삼상태 인버터(110)는 하이 레벨의 반전 펄스(PSb)에 응답하여 입력 전압(Vin)을 반전하여 제 1 노드(N1)에 출력한다. 이때, 제 1 노드(N1)의 전압은, 논리 값 '0'에 대응하는 접지전압(GND)일 것이다.
가변 반전 유닛(130)은 논리 값 '0'에 대응하는 접지전압(GND)을 입력받아 피모스 트랜지스터들(PM11, PM12, PM13)의 구동 능력과 엔모스 트랜지스터들(NM11, NM12, NM13)의 구동 능력의 비율을 조절함으로써, 논리 값 '0'이 논리 값 '1'로 변경되는 논리 문턱 값(LTV)을 조절한다. 예를 들어, 가변 반전 유닛(130)은, 반전 과정에서 하나의 3개의 피모스 트랜지스터들(PM11, PM12, PM13)와 한개의 엔모스 트랜지스터(NM11)을 구동시킴으로써, 논리 값 '0'에서 논리 값 '1'로 변경되는 논리 문턱 값(LTV)을 VDD/2 보다 높힌다.
가변 반전 유닛(130)은 높혀진 논리 문턱 값(LTV)에 따라 논리 값 '0'에 대응하는 접지전압(GND)을 논리 값 '1'에 대응하는 전원전압(VDD)으로 반전하고, 반전된 전압을 제 2 노드(N2)로 출력한다. 인버터(122)는 제 2 노드(N2)의 전압, 즉 w전원전압(VDD)을 입력받아 접지전압(GND)으로 반전하고, 반전된 전압을 제 3 노드(N3)로 출력한다. 제 2 노드(N3)의 전압, 즉, 접지전압(GND)은 로우 레벨의 반전 펄스(PSb)에 응답하여 제 1 노드(N1)로 전달된다. 이로써, 제 1 노드(N1)는 접지전압(GND)에 대응하는 논리 값 '0'을 래치한다. 이렇게 래치된 전압이 출력 전압(Vout)이다.
본 발명의 실시 예에 따른 래치 회로(100)는 변경되는 논리 값에 따라 구동되는 피모스 트랜지스터들과 엔모스 트랜지스터들의 구동 능력의 비율을 조절함으로써 논리 문턱 값(LTV)을 조절한다. 이에 본 발명의 실시 예에 따른 래치 회로(100)는 변경되는 논리 값에 따라 논리 문턱 값(LTV)을 조절함으로써, 노이즈 마진을 증가시킬 수 있다.
도 3에 도시된 가변 반전 유닛(130)은, 제 3 노드(N3)에 연결된 게이트들을 갖는 트랜지스터들(PM12, NM13) 사이에, 제 1 노드(N1)에 연결된 게이트들을 갖는 트랜지스터들(PM13, NM12)을 포함한다. 그러나, 본 발명의 가변 반전 유닛이 반드시 여기에 한정될 필요는 없다. 본 발명의 가변 반전 유닛은, 제 1 노드(N1)에 연결된 게이트들을 갖는 트랜지스터들 사이에, 제 2 노드(N3)에 연결된 게이트들을 갖는 트랜지스터들이 포함된다.
도 4는 본 발명에 따른 래치 회로에 대한 제 2 실시 예를 보여주는 도면이다. 도 4를 참조하면, 래치 회로(200)는 제 1 삼상태 인버터(210), 제 2 삼상태 인버터(220), 및 가변 반전 유닛(230)을 포함한다. 제 1 및 제 2 삼상태 인버터들(210, 220)은, 도 3에 도시된 제 1 및 제 2 삼상태 인버터들(110, 120)과 동일한 구성 및 동작을 갖는다.
가변 반전 유닛(230)은 도 3에 도시된 가변 반전 유닛(130)과 비교하여 스택되는 트랜지스터들의 순서가 다르다. 예를 들어, 가변 반전 유닛(230)은 제 1 노드(N1)에 연결된 게이트들을 갖는 트랜지스터들(PM22, NM23) 사이에 제 3 노드(N3)에 연결된 게이트들을 갖는 트랜지스터들(PM23, NM22)을 포함한다.
도 3 및 도 4에 도시된 가변 반전 유닛들(130, 230)에서 스택된 피모스 트랜지스터들은 혹은 스택된 엔모스 트랜지스터들은 각각 2개이다. 그러나 본 발명이 반드시 여기에 한정될 필요는 없다. 본 발명의 실시 예에 따른 가변 반전 유닛은 적어도 2개의 피모스 트랜지스터들 혹은 엔모스 트랜지스터들을 스택하도록 구현될 수 있다. 이때, 스택된 트랜지스터들의 게이트들 중 적어도 하나의 제 1 노드(N1)에 연결되고, 나머지에는 제 3 노드(N3)에 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 래치 회로의 노이즈 특성을 보여주는 도면이다. 도 5를 참조하면, 본 발명의 실시 예에 따른 래치 회로는, 논리 값 '0'에서 논리 값 '1'로 변경될 때(라이징시) 노이즈 마진이 46mV 상승하고, 논리 값 '1'에서 논리 값 '0'으로 변경될 때(폴링시) 노이즈 마진이 69mV 하강한다. 이로써, 본 발명에 따른 래치 회로는 전체적으로 115mV의 노이즈 마진이 증가된다.
도 6은 본 발명의 실시 예에 따른 래치 회로의 데이터 래치 방법을 예시적으로 보여주는 흐름도이다. 도 6을 참조하면, 래치 회로의 데이터 래치 방법은 다음과 같다. 아래에서는 설명의 편의를 위하여 래치 회로가 도 3에 도시된 래치 회로라고 가정하겠다.
제 1 삼상태 인버터(110, 도 3 참조)는 반전 펄스(PSb)에 응답하여 입력 데이터를 반전한다. 반전된 입력 데이터는 가변 반전 유닛(130, 도 3참조)에 전달된다(S110).
가변 반전 유닛(130)은 전달된 데이터에 따라 논리 문턱 값(LTV)을 조절한다. 예를 들어, 전달된 데이터가 '1'일 경우, 논리 문턱 값(LTV)이 낮아지고, 전달된 데이터가 '0'일 경우, 논리 문턱 값(LTV)이 높아진다(S120).
이후, 가변 반전 유닛(130)은 조절된 논리 문턱 값(LTV)에 따라 전달된 데이터를 반전한다. 여기서 반전된 데이터는 인버터(130, 도 3참조)에 의해 반전된다. 인버터(122)의 출력 데이터가 반전 펄스(PSb)에 응답하여 삼상태 트랜스게이트(135, 도 3 참조)을 통하여 제 1 노드(N1)으로 출력된다.
본 발명에 따른 래치 회로의 데이터 래치 방법은, 반전 회로(130)에 전달된 데이터에 따라 논리 문턱 값(LTV)을 조절/가변/결정함으로써 래치 동작을 수행한다. 이로써, 본 발명의 데이터 래치 방법은, 변경되는 데이터에 따라 적합한 논리 문턱 값(LTV)에 래치 동작을 수행함으로써, 노이즈 마진을 증가시킬 수 있다.
본 발명의 실시 예에 따른 래치 회로는 플립플롭에 적용가능하다.
도 7은 본 발명의 실시 예에 따른 플립플롭을 보여주는 블록도이다. 도 7을 참조하면, 플립플롭(300)은 래치 회로(320) 및 펄스 발생기(340)를 포함한다.
래치 회로(320)은 펄스(PS/PSb)에 응답하여 입력 신호(D)를 샘플링하고, 출력 신호(Q)를 발생한다. 래치 회로(320)은, 도 3 혹은 도 4에 도시된 래치 회로들(100, 200) 중 어느 하나로 구현될 수 있다.
펄스 발생기(340)는 클록(CLK)에 응답하여 일정한 폭을 갖는 펄스(PS/PSb)을 발생한다.
도 8은 도 7에 도시된 플립플롭(300)을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 플립플롭(300)은 도 3에 도시된 래치 회로(100, 도 3참조)를 이용하는 래치 회로(320)과 클록 발생기(340)를 포함한다.
래치 회로(320)은, 도 3에 도시된 래치 회로(100)와 동일한 구성 및 동작으로 구현됨으로 자세한 설명을 생략하겠다.
클록 발생기(340)는 지연 회로(341), 논리 회로(342), 및 인버터(343)를 포함한다. 지연 회로(341)는 홀수 개의 인버터들을 포함하고, 클록(CLK)을 지연시킨다.
논리 회로(342) 클록(CLK)과 지연 회로(341)의 지연 신호를 입력받아 낸드 연산을 수행한다. 여기서, 논리 회로(342)의 출력 신호는 반전 펄스(PSb)이다.
인버터(343)는 논리 회로(342)의 출력 신호를 반전한다. 여기서 인버터(343)의 출력 신호는 펄스(PS)이다.
클록 발생기(340)에서 발생된 펄스들(PS, PSb)은 래치 회로(320)의 삼상태 인버터(321) 및 삼상태 트랜스게이트(323)로 입력될 것이다.
본 발명의 실시 예에 따른 플립플롭(300)은, 입력 데이터(D)에 따라 논리 문턱 값(LTV)을 조절/가변/변경/결정함으로써, 노이즈 마진을 증가시킬 수 있다.
본 발명의 실시 예에 따른 래치 회로는 마스터-슬레이브 플립플롭에도 적용가능하다.
도 9는 본 발명의 실시 예에 따른 마스터-슬레이브 플립플롭(400)을 보여주는 블록도이다. 도 9를 참조하면, 마스터-슬레이브 플립플롭(400)은, 마스터 래치 회로(420) 및 슬레이브 래치 회로(440)를 포함한다.
마스터 래치 회로(420)는 클록(CLK)에 응답하여 발생되는 반전 클록(CLKb)에 응답하여 입력 데이터(D)를 래치한다.
슬레이브 래치 회로(440)는 클록 신호에 응답하여 마스터 래치 회로(420)의 출력 신호를 래치한다. 본 발명의 슬레이브 래치 회로(440)는 도 3 혹은 도 4에 도시된 래치 회로들(100, 200) 중 어느 하나로 구현될 수 있다.
도 10은 도 9에 도시된 마스터-슬레이브 플립플롭(400)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 마스터-슬레이브 플립플롭(400)은, 마스터 래치 회로(420) 및 슬레이브 래치 회로(440)를 포함한다.
마스터 래치 회로(420)는, 제 1 삼상태 인버터(421), 인버터(422), 및 제 2 삼상태 인버터(423)를 포함한다.
제 1 삼상태 인버터(421)가 반전 클록(CLKb)에 응답하여 턴온될 때, 제 2 삼상태 인버터(423)는 턴오프된다. 반면에, 제 1 삼상태 인버터(421)가 반전 클록(CLKb)에 응답하여 턴오프될 때, 제 2 삼상태 인버터(423)는 턴온된다.
마스터 래치 회로(420)는 클록(CLK)에 응답하여 입력 데이터(D)의 반전 신호를 래치한다.
슬레이브 래치 회로(440)는, 도 3에 도시된 래치 회로(100, 도 3 참조)를 포함한다. 여기서, 슬레이브 래치 회로(440)의 인버터(422) 및 삼상태 트랜스게이트(441)은, 도 3에 도시된 삼상태 인버터(110, 도 3참조)에 대응한다. 슬레이브 래치 회로(440)는, 도 3에 도시된 래치 회로(100)와 동일한 구성 및 동작으로 구현됨으로 자세한 설명을 생략하겠다.
본 발명의 실시 예에 따른 마스터-슬레이브 플립플롭(400)은, 일반적인 그것과 비교하여 하나의 인버터를 줄일 수 있음으로, 고속의 래치 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 플립플롭은 불법 명령 검출회로에 적용 가능하다.
도 11은 본 발명에 따른 플립플롭이 적용되는 불법 명령 검출회로(1200)를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 불법 명령 검출 회로(1200)는, 제 1 입력 버퍼(1210), 제 1 플립플롭(1220), 명령 디코더(1230), 제 2 입력 버퍼(1240), 제 2 플립플롭(1250), 불법 명령 검출기(1260), 뱅크 컬럼 어드레스 드라이버(1270), 유효 CAS 명령 제어기(1280)를 포함한다. 제 1 및 제 2 플립플롭들(1220, 1250)은, 도 7에 도시된 플립플롭(300) 혹은 도 9에 도시된 마스터-슬레이브 플립플롭(400) 중 어느 하나로 구현될 수 있다.
제 1 입력 버퍼(1210)는 명령(CMD)을 수신한다. 명령(CMD)은 제 1 입력 버퍼(1210) 및 제 1 플립플롭(1220)에 의해 클록과 동기된 후, 내부 명령 입력 신호로서 명령 디코더(1230)와 불법 명령 검출기(1260)에 전송된다. 명령 디코더(111)는 내부 명령 입력 신호를 디코딩하고, 디코딩된 명령을 유효 CAS 명령 제어기(1280)에 전송한다.
제 2 입력 버퍼(1240)는 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 제 2 입력 버퍼(1240) 및 제 2 플립플롭(1250)에 의해 클록과 동기화된 후, 뱅크 컬럼 어드레스 드라이버(1270)와 불법 명령 검출기(1260)에 전송된다. 뱅크 컬럼 어드레스 드라이버(1270)는 어드레스(ADDR)를 수신하여 유효 CAS 명령 제어기(1280)에 전송한다. 유효 CAS 명령 제어기(1280)는, 디코딩된 명령과 어드레스 신호에 응답하여, 메모리 장치의 동작에 필요한 각종 제어 신호(예를 들어, 컬럼 선택 신호)를 출력한다.
한편, 불법 명령 검출기(1260)는 제 1 플립플롭(1220)과 제 2 플립플롭(1250)으로부터 내부 명령 입력 신호와 어드레스 신호를 수신한다. 또한, 불법 명령 검출기(1260)는 명령 디코더(1230)로부터 직전의 액티브 명령과 관련된 뱅크 어드레스 신호(이하, 액티브 어드레스 신호라 함)를 수신한다.
명령 디코더(1230)의 출력단과 불법 명령 검출기(1260)의 입력단 사이에 저장부(도시되지 않음)가 구성되고, 액티브 어드레스 신호가 이러한 저장부에 임시적으로 저장될 수도 있다.
불법 명령 검출기(1260)는, 제 2 플립플롭(1250)으로부터 수신한 어드레스 신호와 저장부로부터 수신한 액티브 어드레스 신호를 비교하여, 제 1 플립플롭(1220)으로부터 수신한 내부 명령 입력 신호가 불법 명령인지 여부를 판별한다.불법 명령 검출기(1260)는 판별 결과를 나타내는 명령 차단 신호(CBS)를 발생한다. 예를 들어, 불법 명령 검출기(1260)가 내부 명령 입력 신호가 불법 명령이라고 판별하면, 명령 차단신호(CBS)는 활성화되고, 불법 명령 검출기(1260)가 내부 명령 입력 신호가 불법 명령이 아니라고 판별하면, 명령 차단 신호(CBS)는 비활성화된다.
불법 명령 검출기(1260)는 발생된 명령 차단 신호(CBS)를 유효 CAS 명령 제어기(1280)로 출력한다. 불법 명령 검출기(1260)는 CMOS 트랜지스터, OR 게이트, 인버터 등을 이용하여 구현될 수 있다.
유효 CAS 명령 제어기(1280)는 명령 디코더(1230) 및 뱅크 컬럼 어드레스 드라이버(1270)의 출력 신호들을 수신하여 내부 제어 신호(CS)를 발생한다. 명령 차단 신호(CBS)가 활성화된 상태인 경우, 유효 CAS 명령 제어기(1280)의 출력이 차단된다.
도 12는 도 11에 도시된 불법 명령 검출회로를 갖는 반도체 메모리 장치(1000)를 보여주는 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(1000)는, 불법 명령 방지 회로(1200), 컬럼 디코더(1400), 로우 디코더(1500), 메모리 어레이(1600) 및 입출력부(1700)를 포함한다.
컬럼 디코더(1400)는 컬럼 어드레스를 수신하여 메모리 어레이(1600) 내의 메모리 셀들에 대한 비트라인들을 선택하기 위한 컬럼 선택 신호를 출력한다. 로우 디코더(1500)는 로우 어드레스를 디코딩하여 선택된 워드라인이 활성화되도록 한다. 메모리 어레이(1600)는 비트라인쌍이 연결된 비트라인 센스 앰프(도시되지 않음), 하나의 억세스 트랜지스터(도시되지 않음) 및 하나의 스토리지 커패시터를 갖는 메모리 셀이 워드라인과 비트라인이 교차된 곳에 매트릭스 형태로 연결된 구조의 복수의 메모리 뱅크들을 포함한다. 입출력부(1700)는 쓰기 동작 혹은 읽기 동작시 데이터를 임시로 저장하는 역할을 수행한다.
도 13은 도 12에 도시된 반도체 메모리 장치를 이용하는 컴퓨터 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 컴퓨터 시스템(2000)은 중앙처리장치(2100), 메모리 장치(2200), 메모리 제어기(2300), 그래픽 제어기(2400), 입출력 제어기(2500) 및 복수의 디바이스들(2600)를 포함한다.
중앙처리장치(2100)는 컴퓨터 시스템(2000)의 전반적인 동작을 제어하는 부분으로서, 반도체 메모리 장치(2200)에 로드되어 있는 코드(code)를 실행(execute)하여 그 코드에 대응하는 명령을 수행한다. 중앙처리장치(2100)는 이러한 명령을 수행함에 있어서, 메모리 제어기(2300), 그래픽 제어기(2400), 입출력 제어기(2500) 및 디바이스들(2600)와 통신을 수행하고, 이들 각각을 제어할 수 있다.
반도체 메모리 장치(2200)는 중앙처리장치(2100)에 의해 실행되는 코드 및 중앙처리장치(2100)의 동작 수행에 관한 데이터를 저장한다. 반도체 메모리 장치(2200)는 휘발성메모리로서, 예컨대 DDR SDRAM(Double-data-rate synchronous dynamic random access memory) 등으로 구현될 수 있으며, DDR2 및 DDR3 방식을 포함한다. 반도체 메모리 장치(2200)는 도 12에 도시된 반도체 메모리 장치(1000)를 포함할 수 있다.
메모리 제어기(2300)는 반도체 메모리 장치(2200)에 대한 데이터의 읽기 및 쓰기의 인터페이스를 수행하기 위하여 반도체 메모리 장치(2200)와 통신을 수행한다. 메모리 제어기(2300)는 반도체 메모리 장치(2200)에 어드레스, 데이터 및 명령(command)을 전송할 수 있다. 메모리 제어기(2300)는 반도체 메모리 장치(2200)로부터 출력되는 메모리 출력신호를 입력받아, 메모리 출력신호의 레벨을 근거로하여 메모리 출력신호에 실려 있는 데이터를 판정할 수 있다. 메모리 제어기(2300)는 중앙처리장치(2100) 등 다른 구성과, 반도체 메모리 장치(2200)간 데이터의 읽기 및 쓰기를 인터페이스한다.
그래픽 제어기(2400)는 그래픽 데이터를 처리한다.
입출력 제어기(2500)는 중앙처리장치(2100)와, 디바이스들(2600) 간의 통신을 인터페이스한다. 메모리 제어기(2300) 및 입출력 제어기(2500)는 일체 혹은 별도의 칩으로 구현될 수 있다. 나아가, 메모리 제어기(2300)는 중앙처리장치(2100)와 일체로 구현될 수도 있다.
디바이스들(2601~260k)은 다양한 하드웨어로서, 예를 들어, 키보드, 마우스, 타블렛, 터치스크린, 조이스틱, 웹캠, 이미지스캐너, 바코드리더, 사운드카드, 스피커, 마이크, 프린터, CD-ROM, CD-R, CD-RW, DVD-ROM, DVD-R, DVDRW, USB 드라이브, 모뎀 및 네트워크카드를 포함할 수 있다.
컴퓨터 시스템(2000)은, 마더보드(mother board)라 불리는 PCB(Printed Circuit Board, 도시 안됨)를 더 포함하며, 메모리 제어기(2300) 및/또는 입출력 제어기(2500)는 PCB에 배치될 수 있다. PCB에는 중앙처리장치(2100), 반도체 메모리 장치(2200), 메모리 제어기(2300) 및 디바이스들(2600)이 각각 장착될 수 있는 복수의 슬롯(도시되지 않음) 중 적어도 하나를 포함할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200: 래치회로
110, 210: 제 1 삼상태 인버터
120, 220: 제 2 삼상태 인버터
130, 230: 가변 반전 유닛
122, 222: 인버터
124, 224: 삼상태 트랜스게이트

Claims (10)

  1. 펄스에 응답하여 입력 전압을 반전하고, 상기 반전된 전압을 제 1 노드로 출력하는 제 1 삼상태 인버터;
    상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 펄스에 반전된 반전 펄스에 응답하여 상기 제 2 노드의 전압을 반전하는 제 2 삼상태 인버터; 및
    상기 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전압에 대응하는 논리 값에 따라 논리 문턱 값을 조절하고, 상기 조절된 논리 문턱 값을 근거로하여 상기 제 1 노드의 전압을 반전하는 가변 반전 유닛을 포함하고, 상기 논리 문턱 값은 상기 논리 값이 반전되는 전압을 지시하는 래치 회로.
  2. 제 1 항에 있어서,
    상기 제 1 삼상태 인버터가 턴온될 때, 상기 제 2 삼상태 인버터는 턴오프되고,
    상기 제 1 삼상태 인버터가 턴오프될 때, 상기 제 2 삼상태 인버터는 턴온되는 래치 회로.
  3. 제 1 항에 있어서,
    상기 제 2 삼상태 인버터는,
    상기 제 2 노드와 제 3 노드 사이에 연결되고, 상기 제 2 노드의 전압을 반전하는 인버터; 및
    상기 제 1 노드와 상기 제 3 노드 사이에 연결되고, 상기 반전 펄스에 응답하여 상기 제 3 노드의 전압을 상기 제 1 노드로 출력하는 삼상태 트랜스게이트를 포함하는 래치 회로.
  4. 제 1 항에 있어서,
    상기 제 1 노드의 전압이 논리 값 '0'에 대응할 때, 상기 논리 문턱 값을 기준 값보다 상승시키고,
    상기 제 1 노드의 전압이 논리 값 '1'에 대응할 때, 상기 논리 문턱 값을 상기 기준 값보다 하강시키는 래치 회로.
  5. 제 1 항에 있어서,
    상기 가변 반전 유닛은, 상기 논리 값의 반전을 수행하는 적어도 하나의 피모스 트랜지스터와 적어도 하나의 엔모스 트랜지스터를 포함하고,
    상기 적어도 하나의 피모스 트랜지스터의 구동 능력과 상기 적어도 하나의 엔모스 트랜지스터의 구동 능력의 비율에 따라 상기 논리 문턱 값이 조절되는 래치 회로.
  6. 제 5 항에 있어서,
    상기 가변 반전 유닛은,
    전원전압과 접지전압 사이에 직렬 연결된 제 1 피모스 트랜지스터 및 제 1 엔모스 트랜지스터(NM11)를 포함하고, 상기 제 1 피모스 트랜지스터는 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 제 1 엔모스 트랜지스터는 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고,
    상기 전원전압과 상기 접지전압 사이에 차례로 직렬 연결된, 제 2 피모스 트랜지스터, 제 3 피모스 트랜지스터, 제 2 엔모스 트랜지스터, 및 제 3 엔모스 트랜지스터를 포함하고, 직렬 연결된 상기 제 2 피모스 트랜지스터 및 상기 제 3 피모스 트랜지스터들은 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 직렬 연결된 상기 제 2 엔모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터들은 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 2 피모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터들 각각은 상기 제 1 노드에 연결된 게이트들을 포함하고, 상기 제 3 피모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터들 각각은 상기 제 3 노드에 연결된 게이트들을 포함하는 래치 회로.
  7. 제 6 항에 있어서,
    상기 인버터는, 상기 전원 전압과 상기 제 3 노드 사이에 연결된 피모스 트랜지스터; 및 기 제 3 노드와 상기 접지전압 사이에 연결된 엔모스 트랜지스터를 포함하고, 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고,
    상기 피모스 트랜지스터의 채널 폭과 상기 엔모스 트랜지스터의 채널 폭은 동일한 래치 회로.
  8. 제 5 항에 있어서,
    상기 가변 반전 유닛은,
    전원전압과 접지전압 사이에 직렬 연결된 제 1 피모스 트랜지스터 및 제 1 엔모스 트랜지스터를 포함하고, 상기 제 1 피모스 트랜지스터는 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 상기 제 1 엔모스 트랜지스터는 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터는 상기 제 1 노드에 연결된 게이트들을 포함하고,
    상기 전원전압과 상기 접지전압 사이에 차례로 직렬 연결된, 제 2 피모스 트랜지스터, 제 3 피모스 트랜지스터, 제 2 엔모스 트랜지스터, 및 제 3 엔모스 트랜지스터를 포함하고, 직렬 연결된 상기 제 2 피모스 트랜지스터 및 상기 제 3 피모스 트랜지스터들은 상기 전원전압과 상기 제 2 노드 사이에 연결되고, 직렬 연결된 상기 제 2 엔모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터들은 상기 제 2 노드와 상기 접지전압 사이에 연결되고, 상기 제 2 피모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터들 각각은 상기 제 3 노드에 연결된 게이트들을 포함하고, 상기 제 3 피모스 트랜지스터 및 상기 제 3 엔모스 트랜지스터들 각각은 상기 제 1 노드에 연결된 게이트들을 포함하는 래치 회로.
  9. 펄스에 응답하여 입력 데이터를 래치하고, 래치 동작시 상기 입력 데이터에 따라 논리 문턱 값이 조절되고, 상기 논리 문턱 값은 논리 값이 반전되는 전압을 지시하고, 상기 조절된 논리 문턱 값을 근거로 데이터 반전이 수행되는 래치 회로; 및
    클록을 입력받아 상기 펄스를 발생하는 클록 발생기를 포함하는 플립플롭.
  10. 데이터를 입력받는 단계;
    펄스에 응답하여 상기 입력된 데이터를 반전하는 단계;
    상기 반전된 데이터에 따라 논리 문턱 값을 조절하고, 상기 논리 문턱 값은 상기 반전된 데이터가 반전되는 전압을 지시하는 단계; 및
    상기 조절된 논리 문턱 값에 따라 상기 반전된 데이터를 래치하는 단계를 포함하는 데이터 래치 방법.
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