JPH04192911A - シュミット回路 - Google Patents
シュミット回路Info
- Publication number
- JPH04192911A JPH04192911A JP32688890A JP32688890A JPH04192911A JP H04192911 A JPH04192911 A JP H04192911A JP 32688890 A JP32688890 A JP 32688890A JP 32688890 A JP32688890 A JP 32688890A JP H04192911 A JPH04192911 A JP H04192911A
- Authority
- JP
- Japan
- Prior art keywords
- input
- inverter
- transistors
- schmitt circuit
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 18
- 230000000694 effects Effects 0.000 description 2
- 108091034120 Epstein–Barr virus-encoded small RNA Proteins 0.000 description 1
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 241000750042 Vini Species 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子回路に属するシュミット回路に関する
ものである。
ものである。
第８図は従来のシュミント回路の回路図であり、図にお
いて、ＩＮはシュミット回路への入力信号、ＯＵＴはシ
ュミット回路からの出力信号、［１１と（２）は入力初
段インバータを構成するＰチャネルトランジスタとＮチ
ャネルトランジスタ、（３）と（４）は次段インバータ
のＰチャネルトランジスタとＮチャネルトランジスタ、
（５）と（６）は帰還インバータのＰチャネルトランジ
スタとＮチャネルトランジスタである。
いて、ＩＮはシュミット回路への入力信号、ＯＵＴはシ
ュミット回路からの出力信号、［１１と（２）は入力初
段インバータを構成するＰチャネルトランジスタとＮチ
ャネルトランジスタ、（３）と（４）は次段インバータ
のＰチャネルトランジスタとＮチャネルトランジスタ、
（５）と（６）は帰還インバータのＰチャネルトランジ
スタとＮチャネルトランジスタである。
次に動作について説明する。
トランジスタ（１１とトランジスタ（２）で構成される
初段インバータの入出力特性は第９図のようなものであ
り、トランジスタ（３）とトランジスタ（４）で構成さ
れる次段インバータの入出力特性は第１０図のようなも
のである。
初段インバータの入出力特性は第９図のようなものであ
り、トランジスタ（３）とトランジスタ（４）で構成さ
れる次段インバータの入出力特性は第１０図のようなも
のである。
入力が“Ｌ″の時はＰチャネルトランジスタは“ＯＮ”
状態でＮチャネルトランジスタは“ＯＦＦ″状態なので
出力は“Ｈ”となり、入力が６Ｈ”の時はＰチャネルト
ランジスタは“ＯＦＦ”状態でＮチャネルトランジスタ
は“ＯＮ″状態なので出力は“Ｌ゛となる。また、入力
が“Ｈ”と°Ｌ゛の中間レベルの時は、Ｐチャネルトラ
ンジスタもＮチャネルトランジスタも“ＯＮ”状態とな
り、入力があるレヘルの時に出力は“Ｌ２から１Ｈ”ま
たは“ＨｏからＬ”に変わる。この入力レベルのことを
インバータのしきい値と言い、初段インバータはＶＴ＋
、次段インバータはｖＴ！である。
状態でＮチャネルトランジスタは“ＯＦＦ″状態なので
出力は“Ｈ”となり、入力が６Ｈ”の時はＰチャネルト
ランジスタは“ＯＦＦ”状態でＮチャネルトランジスタ
は“ＯＮ″状態なので出力は“Ｌ゛となる。また、入力
が“Ｈ”と°Ｌ゛の中間レベルの時は、Ｐチャネルトラ
ンジスタもＮチャネルトランジスタも“ＯＮ”状態とな
り、入力があるレヘルの時に出力は“Ｌ２から１Ｈ”ま
たは“ＨｏからＬ”に変わる。この入力レベルのことを
インバータのしきい値と言い、初段インバータはＶＴ＋
、次段インバータはｖＴ！である。
この値はＰチャネルトランジスタとＮチャネルトランジ
スタの駆動能力によって決まる。Ｐチャふルトランジス
タの駆動能力が大きい程しきい値は高くなり、Ｎチャ２
ルトランジスタの駆動能力が大きい程しきい値は低くな
る。
スタの駆動能力によって決まる。Ｐチャふルトランジス
タの駆動能力が大きい程しきい値は高くなり、Ｎチャ２
ルトランジスタの駆動能力が大きい程しきい値は低くな
る。
初段インバータと次段インバータを接続した時の入出力
特性は第１１図のようになる。入力ＩＮがＶＴＩ以下の
時は出力０ＬＩＴは“Ｌ″となり、入力ＩＮが７１以上
の時は出力ＯＵＴは°Ｈ”となる。
特性は第１１図のようになる。入力ＩＮがＶＴＩ以下の
時は出力０ＬＩＴは“Ｌ″となり、入力ＩＮが７１以上
の時は出力ＯＵＴは°Ｈ”となる。
これにトランジスタ（５）と（６）で構成される帰還イ
ンバータが付くと、人力ＩＮが“Ｌ”の時は、出力ＯＵ
Ｔは”Ｌ′なので帰還インバータのＰチャネルトランジ
スタ（５）は“ＯＮ”状態、Ｎチャネルトランジスタ（
６）は“ＯＦＦ“状態となり、初段インバータに”ｏＮ
”状態のＰチャネルトランジスタが並列に付くことにな
るため、初段インバータのＰチャヱルトランジスタの駆
動能力が大きくなったことになり、初段インバータのし
きい値ＶＩＭは■７１より高くなる。この時の特性を第
１２菌に示す。入力ＩＮが“Ｌ”状態からＶＩＨになる
までは、初段インバータはこの特性になる。
ンバータが付くと、人力ＩＮが“Ｌ”の時は、出力ＯＵ
Ｔは”Ｌ′なので帰還インバータのＰチャネルトランジ
スタ（５）は“ＯＮ”状態、Ｎチャネルトランジスタ（
６）は“ＯＦＦ“状態となり、初段インバータに”ｏＮ
”状態のＰチャネルトランジスタが並列に付くことにな
るため、初段インバータのＰチャヱルトランジスタの駆
動能力が大きくなったことになり、初段インバータのし
きい値ＶＩＭは■７１より高くなる。この時の特性を第
１２菌に示す。入力ＩＮが“Ｌ”状態からＶＩＨになる
までは、初段インバータはこの特性になる。
逆に、入力ＩＮが“Ｈゝの時は、出力ＯＵＴは“Ｈ”と
なり、帰還インバータのＰチャネルトランジスタ（５）
は“ＯＦＦ”状態、ＮチャネルトランジスタはＯＮ”状
態になるため、初段インバータのＮチャネルトランジス
タの駆動能力が大きくなったことになり、しきい値ＶＩ
ＬはＶＴ＋より低くなる。この時の特性を第１３図に示
す。入力ＩＮが“Ｈｏの状態からＶＩＬになるまでは、
初段インバータはこの特性になる。
なり、帰還インバータのＰチャネルトランジスタ（５）
は“ＯＦＦ”状態、ＮチャネルトランジスタはＯＮ”状
態になるため、初段インバータのＮチャネルトランジス
タの駆動能力が大きくなったことになり、しきい値ＶＩ
ＬはＶＴ＋より低くなる。この時の特性を第１３図に示
す。入力ＩＮが“Ｈｏの状態からＶＩＬになるまでは、
初段インバータはこの特性になる。
したがって、入力ＩＮを“Ｌ”から“Ｈｏにあげる時の
しきい値はｖＩ Ｎ ＋ 入力ＩＮを”Ｈ”から′Ｌ″
にさげる時のしきい値はＶＩＬになる。この特性をンユ
ミノト特性（または、ヒステリシス特性）と言い、ＶＩ
ＮとＶＩＬの差をンユミノト幅（または、ヒステリシス
輻）と言う。
しきい値はｖＩ Ｎ ＋ 入力ＩＮを”Ｈ”から′Ｌ″
にさげる時のしきい値はＶＩＬになる。この特性をンユ
ミノト特性（または、ヒステリシス特性）と言い、ＶＩ
ＮとＶＩＬの差をンユミノト幅（または、ヒステリシス
輻）と言う。
〔発明が解決しようとするｉＪ［）
従来のシュミット回路は以上のように構成されているの
で、回路を構成するトランジスタの駆動能力によってシ
ュミット特性は一義的に決まり、シュミット幅を自由に
変えることができないという問題点があった。
で、回路を構成するトランジスタの駆動能力によってシ
ュミット特性は一義的に決まり、シュミット幅を自由に
変えることができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、シュミット幅を選択信号で自由に変えられる
シュミット回路を得ることを目的とする。
たもので、シュミット幅を選択信号で自由に変えられる
シュミット回路を得ることを目的とする。
この発明に係るシュミット回路は、従来のシュミット回
路の帰還インバータを構成するＰチャネルトランジスタ
とＮチャネルトランジスタをそれぞれ複数個のトランジ
スタの並列接続で構成し、選択信号で任意の数のトラン
ジスタを帰還インバータとして動作させられるようスイ
ッチを付けたものである。
路の帰還インバータを構成するＰチャネルトランジスタ
とＮチャネルトランジスタをそれぞれ複数個のトランジ
スタの並列接続で構成し、選択信号で任意の数のトラン
ジスタを帰還インバータとして動作させられるようスイ
ッチを付けたものである。
この発明におけるシュミット回路は、帰還インバータと
して働くトランジスタの数を選択信号によって変えられ
るので、帰還インバータの駆動能力を変えることができ
、これによりンユミット幅を変えることができる。
して働くトランジスタの数を選択信号によって変えられ
るので、帰還インバータの駆動能力を変えることができ
、これによりンユミット幅を変えることができる。
以下、この発明の一実施例を財について説明する。
第１図において、ＩＮはシュミット回路への入力信号、
０ｔＪＴはシュミット回路からの出力信号、（］）と（
２）は入力初段インバータを構成するＰチャネル−トラ
ンジスタとＮチャネルトランジスタ、（３）と（４）は
次段インバータのＰチャネルトランジスタとＮチャネル
トランジスタ、（５）と（７）は帰還インバータのＰチ
ャネルトランジスタ、（６）と（８）は３吊還インバー
タのＮチャネルトランジスタ、（９）はＰチャネルトラ
ンジスタ（７）を帰還インバータとして動作させるスイ
ッチとして働くＰチャネルトランジスタ、α〔はＮチャ
ネルトランジスタ（８）を帰還インバータとして動作さ
せるスイッチとして働くＮチャネルトランジスタ、ａυ
はＰチャネルトランジスタ（９）がＮチャネルトランジ
スタＯＩと同じ時にＯＮするようにＰチャネルトランジ
スタ（９）に入る選択信号の極性をＮチャネルトランジ
スタ（１１に入る選択信号の極性と反対にするためのイ
ンバータである。
０ｔＪＴはシュミット回路からの出力信号、（］）と（
２）は入力初段インバータを構成するＰチャネル−トラ
ンジスタとＮチャネルトランジスタ、（３）と（４）は
次段インバータのＰチャネルトランジスタとＮチャネル
トランジスタ、（５）と（７）は帰還インバータのＰチ
ャネルトランジスタ、（６）と（８）は３吊還インバー
タのＮチャネルトランジスタ、（９）はＰチャネルトラ
ンジスタ（７）を帰還インバータとして動作させるスイ
ッチとして働くＰチャネルトランジスタ、α〔はＮチャ
ネルトランジスタ（８）を帰還インバータとして動作さ
せるスイッチとして働くＮチャネルトランジスタ、ａυ
はＰチャネルトランジスタ（９）がＮチャネルトランジ
スタＯＩと同じ時にＯＮするようにＰチャネルトランジ
スタ（９）に入る選択信号の極性をＮチャネルトランジ
スタ（１１に入る選択信号の極性と反対にするためのイ
ンバータである。
次にこの発明によるシュミット回路の動作について説明
する。
する。
トランジスタ（１１とトランジスタ（２）で構成される
初段インバータの入出力特性は第２図のようなものであ
り、トランジスタ（３）とトランジスタ（４）で構成さ
れる次段インバータの入出力特性は第３図のようなもの
である。また、初段インバータと次段インバータと次段
インバータを直列に接続した時の入出力特性は第４図の
ようになる。入力ＩＮがＶＴ１以下の時は出力ＯＵＴは
“Ｌ“となり、入力ＩＮがＶＴＩ以上の時は出力ＯＵＴ
はＨとなる。
初段インバータの入出力特性は第２図のようなものであ
り、トランジスタ（３）とトランジスタ（４）で構成さ
れる次段インバータの入出力特性は第３図のようなもの
である。また、初段インバータと次段インバータと次段
インバータを直列に接続した時の入出力特性は第４図の
ようになる。入力ＩＮがＶＴ１以下の時は出力ＯＵＴは
“Ｌ“となり、入力ＩＮがＶＴＩ以上の時は出力ＯＵＴ
はＨとなる。
この特性は従来のシュミット回路における初段インバー
タと次段インバータの特性と同しである。
タと次段インバータの特性と同しである。
これにトランジスタ（５１、（６１、（７１、（８１で
構成される帰還インバータが付くと、選択信号が°Ｌ”
の時はトランジスタ（９）と０１が”ＯＦＦ”状態にな
るのでトランジスタ（７）と（８）は帰還インバータと
して動作せず、トランジスタ（５）と（６）だけが帰還
インバータとして動作する。この時、入力ＩＮが“Ｌ“
からしきい値（このしきい値をＶ、□ とする）にある
までは、出力ＯＵＴはＬ”なので帰還インバータのＰチ
ャネルトランジスタ（５）が“ＯＮ″状態となり、従来
のシュミット回路と同様に初段インバータのＰチャネル
トランジスタの駆動能力が大きくなったことになり、し
きい値Ｖ ＩＩＩ はＶＴＩより高くなる。この時の特
性は第５図の実線のようになる。また、入力ＩＮが６Ｈ
″″からしきい値（このしきい値をＶ ＩＬＩ とす
る）にさがるまでは、出力ＯＵＴは“Ｈ”なので帰還イ
ンバータのＮチャネルトランジスタ（６）が“ＯＮ”状
態となり、初段インバータのＮチャネルトランジスタの
駆動能力が大きくなったことになるため、しきい値Ｖ
ＩＬＩはＶＴＩより低くなる。この時の特性は第６図の
実線のようになる。したがって、この時のシュミット回
路の特性は第７図の実線のようになる。
構成される帰還インバータが付くと、選択信号が°Ｌ”
の時はトランジスタ（９）と０１が”ＯＦＦ”状態にな
るのでトランジスタ（７）と（８）は帰還インバータと
して動作せず、トランジスタ（５）と（６）だけが帰還
インバータとして動作する。この時、入力ＩＮが“Ｌ“
からしきい値（このしきい値をＶ、□ とする）にある
までは、出力ＯＵＴはＬ”なので帰還インバータのＰチ
ャネルトランジスタ（５）が“ＯＮ″状態となり、従来
のシュミット回路と同様に初段インバータのＰチャネル
トランジスタの駆動能力が大きくなったことになり、し
きい値Ｖ ＩＩＩ はＶＴＩより高くなる。この時の特
性は第５図の実線のようになる。また、入力ＩＮが６Ｈ
″″からしきい値（このしきい値をＶ ＩＬＩ とす
る）にさがるまでは、出力ＯＵＴは“Ｈ”なので帰還イ
ンバータのＮチャネルトランジスタ（６）が“ＯＮ”状
態となり、初段インバータのＮチャネルトランジスタの
駆動能力が大きくなったことになるため、しきい値Ｖ
ＩＬＩはＶＴＩより低くなる。この時の特性は第６図の
実線のようになる。したがって、この時のシュミット回
路の特性は第７図の実線のようになる。
次に、選択信号が“Ｈ”の時はトランジスタ（９）とＩ
ＩＩが°ＯＮ”状態になるのでトランジスタ（７）と（
８）も帰還インバータとして動作するようになり、帰還
インバータのＰチャネルトランジスタは（５）と（７）
、Ｎチャネルトランジスタは（６）と（８）になる、し
たがって、初段インバータのＰチャネルトランジスタ、
Ｎチャネルトランジスタの駆動能力の増え方は、帰還イ
ンバータのトランジスタが（５）と（６）だけの時より
トランジスタ（７）と（８）の分だけ大きくなるため、
入力を“Ｌ”からあげた時のしきい値Ｖ ＩｌｌはＶ
ＩＬＩ よりさらに低くなる。この時の特性は第５図、
第６図の点線のようになる。したがってシュミット特性
は第７図の点線のよう番こなる。
ＩＩが°ＯＮ”状態になるのでトランジスタ（７）と（
８）も帰還インバータとして動作するようになり、帰還
インバータのＰチャネルトランジスタは（５）と（７）
、Ｎチャネルトランジスタは（６）と（８）になる、し
たがって、初段インバータのＰチャネルトランジスタ、
Ｎチャネルトランジスタの駆動能力の増え方は、帰還イ
ンバータのトランジスタが（５）と（６）だけの時より
トランジスタ（７）と（８）の分だけ大きくなるため、
入力を“Ｌ”からあげた時のしきい値Ｖ ＩｌｌはＶ
ＩＬＩ よりさらに低くなる。この時の特性は第５図、
第６図の点線のようになる。したがってシュミット特性
は第７図の点線のよう番こなる。
したがって、選択信号を“Ｈｌにすることにより、シュ
ミット回路のしきい値をＶＩＮＩ とＶ、Ｌ。
ミット回路のしきい値をＶＩＮＩ とＶ、Ｌ。
からＶｌ、１ｚ とＶ １１４に変えることができる。
なお、上記実施例では帰還インバータとして動作する１
つのトランジスタにもう１つのトランジスタを追加する
かしないかを選択する場合を示したが、複数のトランジ
スタの中から任意の数の任意のトランジスタを複数の選
択信号によって帰還インバータとして動作するトランジ
スタとして選択できるように７しても良い、また、上記
実施例ではＰチャネルトランジスタとＮチャネルトラン
ジスタをベアで選択していたが、別々に、また、違う数
を選択できるようにしてもかまわない、また、スイッチ
の組み方はどのようなものでも良い。
つのトランジスタにもう１つのトランジスタを追加する
かしないかを選択する場合を示したが、複数のトランジ
スタの中から任意の数の任意のトランジスタを複数の選
択信号によって帰還インバータとして動作するトランジ
スタとして選択できるように７しても良い、また、上記
実施例ではＰチャネルトランジスタとＮチャネルトラン
ジスタをベアで選択していたが、別々に、また、違う数
を選択できるようにしてもかまわない、また、スイッチ
の組み方はどのようなものでも良い。
以上のように、この発明によればシュミット回路のしき
い値を変え、シュミット幅を変えることができるので、
入力信号の＠Ｌ″レベル、′Ｈルベルをしっかりと入れ
られる時には、選択信号によってシュミット幅を広くす
ることでノイズ耐量を向上させることができ、しっかり
としたレベルの入力が入れられない時には、シュミット
幅をせまくすることで入力のＬ”、”Ｈ″を認識できる
ようになる。
い値を変え、シュミット幅を変えることができるので、
入力信号の＠Ｌ″レベル、′Ｈルベルをしっかりと入れ
られる時には、選択信号によってシュミット幅を広くす
ることでノイズ耐量を向上させることができ、しっかり
としたレベルの入力が入れられない時には、シュミット
幅をせまくすることで入力のＬ”、”Ｈ″を認識できる
ようになる。
第１図はこの発明の一実施例によるシュミット回路の回
路図、第２図は第１図のシュミ７）回路の初段インバー
タのみの入出力特性図、第３回は第１図のシュミント回
路の次段インバータのみの入出力特性図、第４図は第１
図のシュミット回路に帰還インバータが無い時の入出力
特性図、第５図は第１図のシュミット回路の出力ＯＵＴ
が“Ｌ”の時の初段インバータでの入出力特性図、第６
図は第１図のシュミット回路の出力ＯＵＴが“Ｈ゛の時
の初段インバータでの入出力特性図、第７図は第１図の
シュミツ）回路の入出力特性図、第８図は従来のシュミ
ット回路の回路図、第９図は従来のシュミット回路の初
段インバータのみの入出力特性図、第１０図は従来のシ
ュミ７）回路の次段インバータのみの入出力特性図、第
１１図は従来のシュミット回路で帰還インバータが無い
時の入出力特性図、第１２図は従来のシュミット回路の
出力０ＬＩＴがＬ”の時の初段インバータでの入出力特
性図、第１３図は従来のシュミット回路の出力ＯＵＴが
“Ｈ”の時の初段インバータでの入出力特性図、第１４
図は従来のツユミツト回路の入出力特性図である。 図において、（１１、（３） 、 ＋５１ 、 （７＋
、 ＋９１はＰチャネルトランジスタ、＋２１． ＋
４１． ［６）、 ｆ８＋、 ＯｆｆはＮチ＋ ＞ ／
Ｌ／トランジスタ０υはインバータである。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 にシ［ｊ）（イ言号 １１−イーバーｆ 第２図 第３図 第４図 Ｖｒｔ ｘｕ 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 ＶＴＩ ＸＮ 第１２図 第１３図第１４図 ＶｘＬＶｎ ＶｘＮｘｓ 手続補正１！’（自発） 平成 ３年 ７月 ２日 特許庁長官殿 装置
１１、事件の表示 特願平２−３２６８８８号２、発
明の名称 シニ廻ット回路 ３、補正をする者 代表者 志 岐 守 哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第７頁第１３行の「インバータと次段イン
バータを直列に」を［インバータを直列に」と訂正する
。 （２）明細書第９頁第１１行のｒｖ、Ｌ２はＪを’ＶＩ
Ｈ２はＶ’ Ｉ ＨＩ よりさらに高くなり、”Ｈ”か
らさげた時のしきい値Ｖ２，２は」と訂正する。 以 上
路図、第２図は第１図のシュミ７）回路の初段インバー
タのみの入出力特性図、第３回は第１図のシュミント回
路の次段インバータのみの入出力特性図、第４図は第１
図のシュミット回路に帰還インバータが無い時の入出力
特性図、第５図は第１図のシュミット回路の出力ＯＵＴ
が“Ｌ”の時の初段インバータでの入出力特性図、第６
図は第１図のシュミット回路の出力ＯＵＴが“Ｈ゛の時
の初段インバータでの入出力特性図、第７図は第１図の
シュミツ）回路の入出力特性図、第８図は従来のシュミ
ット回路の回路図、第９図は従来のシュミット回路の初
段インバータのみの入出力特性図、第１０図は従来のシ
ュミ７）回路の次段インバータのみの入出力特性図、第
１１図は従来のシュミット回路で帰還インバータが無い
時の入出力特性図、第１２図は従来のシュミット回路の
出力０ＬＩＴがＬ”の時の初段インバータでの入出力特
性図、第１３図は従来のシュミット回路の出力ＯＵＴが
“Ｈ”の時の初段インバータでの入出力特性図、第１４
図は従来のツユミツト回路の入出力特性図である。 図において、（１１、（３） 、 ＋５１ 、 （７＋
、 ＋９１はＰチャネルトランジスタ、＋２１． ＋
４１． ［６）、 ｆ８＋、 ＯｆｆはＮチ＋ ＞ ／
Ｌ／トランジスタ０υはインバータである。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 にシ［ｊ）（イ言号 １１−イーバーｆ 第２図 第３図 第４図 Ｖｒｔ ｘｕ 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 ＶＴＩ ＸＮ 第１２図 第１３図第１４図 ＶｘＬＶｎ ＶｘＮｘｓ 手続補正１！’（自発） 平成 ３年 ７月 ２日 特許庁長官殿 装置
１１、事件の表示 特願平２−３２６８８８号２、発
明の名称 シニ廻ット回路 ３、補正をする者 代表者 志 岐 守 哉 ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第７頁第１３行の「インバータと次段イン
バータを直列に」を［インバータを直列に」と訂正する
。 （２）明細書第９頁第１１行のｒｖ、Ｌ２はＪを’ＶＩ
Ｈ２はＶ’ Ｉ ＨＩ よりさらに高くなり、”Ｈ”か
らさげた時のしきい値Ｖ２，２は」と訂正する。 以 上
Claims (1)
- 帰還インバータによってシュミット特性を作るシュミ
ット回路において、帰還インバータを複数個のトランジ
スタの並列接続で構成し、選択信号によって任意の数の
トランジスタを帰還インバータとして動作ささせること
により帰還インバータの駆動動力を変えられるようにし
、これによってシュミット回路のシュミット幅を変えら
れるようにしたことを特徴とするシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32688890A JPH04192911A (ja) | 1990-11-27 | 1990-11-27 | シュミット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32688890A JPH04192911A (ja) | 1990-11-27 | 1990-11-27 | シュミット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192911A true JPH04192911A (ja) | 1992-07-13 |
Family
ID=18192863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32688890A Pending JPH04192911A (ja) | 1990-11-27 | 1990-11-27 | シュミット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8432188B2 (en) | 2010-11-11 | 2013-04-30 | Samsung Electronics Co., Ltd. | Latch circuit, flip-flop having the same and data latching method |
-
1990
- 1990-11-27 JP JP32688890A patent/JPH04192911A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8432188B2 (en) | 2010-11-11 | 2013-04-30 | Samsung Electronics Co., Ltd. | Latch circuit, flip-flop having the same and data latching method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0886379B1 (en) | Voltage-level shifter | |
| US6448836B2 (en) | Operational amplifier and its offset cancel circuit | |
| JP6700854B2 (ja) | 半導体装置 | |
| US7420395B2 (en) | Output buffer circuit and system including the output buffer circuit | |
| US10447252B2 (en) | Level shifter, and source driver, gate driver and display device including the same | |
| US11538432B2 (en) | Output buffer increasing slew rate of output signal voltage without increasing current consumption | |
| US6099100A (en) | CMOS digital level shift circuit | |
| JPH0563555A (ja) | マルチモード入力回路 | |
| US20050007176A1 (en) | Semiconductor integrated circuit | |
| US7764086B2 (en) | Buffer circuit | |
| US6075477A (en) | Voltage selector for a D/A converter | |
| KR101423484B1 (ko) | 디코더 회로 | |
| US20030117207A1 (en) | Level shifter having plurality of outputs | |
| US5617044A (en) | Comparator circuit | |
| JPH03220817A (ja) | レベル変換回路 | |
| JPH04192911A (ja) | シュミット回路 | |
| JPH04284021A (ja) | 出力回路 | |
| JPH0378313A (ja) | Ｍｏｓ―電界効果トランジスタ駆動回路 | |
| US6621322B2 (en) | Voltage generating circuit, level shift circuit and semiconductor device | |
| JP3000571B2 (ja) | デューティ液晶駆動回路 | |
| US20090179677A1 (en) | Circuit for generating overlapping signals | |
| JPH06343025A (ja) | シュミット・トリガ回路 | |
| JP2544815B2 (ja) | レベルシフト回路 | |
| TWI747790B (zh) | 位準移位器 | |
| JPH0432572B2 (ja) |