JPS63293786A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS63293786A JPS63293786A JP62134250A JP13425087A JPS63293786A JP S63293786 A JPS63293786 A JP S63293786A JP 62134250 A JP62134250 A JP 62134250A JP 13425087 A JP13425087 A JP 13425087A JP S63293786 A JPS63293786 A JP S63293786A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
、この発明は半導体記憶装置の出力バッファ回路に係り
、特にデータを速く出力できるようにした出力バッツア
回路に関するものである・〔従来の技術〕 従来の半導体記憶装置の出力８２７７回路の構成図を第
３図に示す。図において、（１）はセンスアンプ（至）
からの出力と出力制御回路側からの出力とが入力される
ＮＡＮＤ回路、（２）はセンスアンプ（至）からの出力
と出力制御回路αりからの出力の否定とが入力されるＮ
ＯＲ回路、勾は出力８７７７回路本体である。（３）は
ＷＡＮＤ回路（１）からの出力（４）がゲートに入力さ
れるＰチャネルＭＯ８）ランジスタ、（４）はＮＯＲ回
路（２）からの出力（・）がゲートに入力されるＮチャ
ネル１ＪＯｆ９ ）ランジスタ、（５）はデータ出力端
子で、ＰチャネルＭＯ８）ランジスタ（３）とＮチャネ
ルＭＯ８）ランジスタ（４）のＯＮ・ＯＦＦ状態に応じ
た出力データ信号（ｆｌ）を出力するＯ 上記のように構成された従来の出力８７７７回路は次の
ように動作する。出力制御回路（財）からの出力が１Ｌ
ルベルの状態では、ＮＡ１１Ｄ出力信号（ｄ）が１Ｐル
ベルに固定され、ＰチャネルＭＯ５トランジスタ（３）
はＯＦＦする。同時に、１ｉＯＲ出力信号（・）が１Ｌ
ルベルに固定され、ＭチャネルＭＯ８）ランジスタ（４
）もＯＦＦする。従って、上記状態にお−ては、出力デ
ータ信号（ｆｌ）は出力されない。次に、出力制御回路
的からの出力が１Ｈルベルでセンスアンプωからの出力
が１Ｌルベルの状態では、１ｉＡｌｉＤ出力信号（Ｌ）
が１Ｈ＃レベルとなりｓｐチャネルＭ０８トランジスタ
（３）は０７？する。同時に、ＮＯＲ出力信号（・）が
％Ｈルベルとなり、ＮチャネルＭＱ１３）ランジスタ（
４）はＯＮする０従って、上記状態においては、出力デ
ータ信号（ｆｌ）はＮチャネルＭＯ８）ランジスタ（４
）がＯＮしているため１Ｌルベルの信号となる◎また、
出力制御回路αηからの出力が′Ｈルベルでセンスアン
プ（至）からの出力が１Ｈルベルの状態では、ＮムＭＤ
出力信号（１）が１Ｌルベルとなり、ＰチャネルＭＯ８
）ランジスタ（３）はＯＮする。同時に、ＮＯＲ出力信
号（、）が″″ＬＬルベルり、ＮチャネルＭＯ８）ラン
ジスタ（４）はＯＦＦする。従って、上記状態において
は、出力データ信号（ｆｌ）はＰチャネルＭＯ８）ラン
ジスタ（３）がＯＮしているため１Ｈルベルの信号とな
る。
、特にデータを速く出力できるようにした出力バッツア
回路に関するものである・〔従来の技術〕 従来の半導体記憶装置の出力８２７７回路の構成図を第
３図に示す。図において、（１）はセンスアンプ（至）
からの出力と出力制御回路側からの出力とが入力される
ＮＡＮＤ回路、（２）はセンスアンプ（至）からの出力
と出力制御回路αりからの出力の否定とが入力されるＮ
ＯＲ回路、勾は出力８７７７回路本体である。（３）は
ＷＡＮＤ回路（１）からの出力（４）がゲートに入力さ
れるＰチャネルＭＯ８）ランジスタ、（４）はＮＯＲ回
路（２）からの出力（・）がゲートに入力されるＮチャ
ネル１ＪＯｆ９ ）ランジスタ、（５）はデータ出力端
子で、ＰチャネルＭＯ８）ランジスタ（３）とＮチャネ
ルＭＯ８）ランジスタ（４）のＯＮ・ＯＦＦ状態に応じ
た出力データ信号（ｆｌ）を出力するＯ 上記のように構成された従来の出力８７７７回路は次の
ように動作する。出力制御回路（財）からの出力が１Ｌ
ルベルの状態では、ＮＡ１１Ｄ出力信号（ｄ）が１Ｐル
ベルに固定され、ＰチャネルＭＯ５トランジスタ（３）
はＯＦＦする。同時に、１ｉＯＲ出力信号（・）が１Ｌ
ルベルに固定され、ＭチャネルＭＯ８）ランジスタ（４
）もＯＦＦする。従って、上記状態にお−ては、出力デ
ータ信号（ｆｌ）は出力されない。次に、出力制御回路
的からの出力が１Ｈルベルでセンスアンプωからの出力
が１Ｌルベルの状態では、１ｉＡｌｉＤ出力信号（Ｌ）
が１Ｈ＃レベルとなりｓｐチャネルＭ０８トランジスタ
（３）は０７？する。同時に、ＮＯＲ出力信号（・）が
％Ｈルベルとなり、ＮチャネルＭＱ１３）ランジスタ（
４）はＯＮする０従って、上記状態においては、出力デ
ータ信号（ｆｌ）はＮチャネルＭＯ８）ランジスタ（４
）がＯＮしているため１Ｌルベルの信号となる◎また、
出力制御回路αηからの出力が′Ｈルベルでセンスアン
プ（至）からの出力が１Ｈルベルの状態では、ＮムＭＤ
出力信号（１）が１Ｌルベルとなり、ＰチャネルＭＯ８
）ランジスタ（３）はＯＮする。同時に、ＮＯＲ出力信
号（、）が″″ＬＬルベルり、ＮチャネルＭＯ８）ラン
ジスタ（４）はＯＦＦする。従って、上記状態において
は、出力データ信号（ｆｌ）はＰチャネルＭＯ８）ラン
ジスタ（３）がＯＮしているため１Ｈルベルの信号とな
る。
出力制御回路なりからの出力が％Ｈルベルノ状態で、半
導体記憶装置に入力されるアドレス信号（＆）の変化に
対して、センスアンプ（至）からの出力カ’Ｉｔ’レベ
ルから１Ｈルベルあるいｌ−ｔ “Ｈ”レベルから″″
ＬＬルベル化した場合、ＮＡＮＤ出力信号（１）とＮＯ
Ｒ出力信号（・）は共に１Ｈ＃レベルかｂ ％ Ｌ ＃
レベルあるいハ％ Ｌ ｅレベルから％ Ｈ＃レベルに
変化し、更に出力データ信号（ｆｌ）が１Ｌルベルから
“Ｈ”レベルあるいは一ルベルから１Ｌルベルに変化す
る。しかし、出力データ信号（ｆｌ）の変化は徐々に行
われるため、高速動作を期待で右ない。上記状態のタイ
ムチャートを第４図に示す。
導体記憶装置に入力されるアドレス信号（＆）の変化に
対して、センスアンプ（至）からの出力カ’Ｉｔ’レベ
ルから１Ｈルベルあるいｌ−ｔ “Ｈ”レベルから″″
ＬＬルベル化した場合、ＮＡＮＤ出力信号（１）とＮＯ
Ｒ出力信号（・）は共に１Ｈ＃レベルかｂ ％ Ｌ ＃
レベルあるいハ％ Ｌ ｅレベルから％ Ｈ＃レベルに
変化し、更に出力データ信号（ｆｌ）が１Ｌルベルから
“Ｈ”レベルあるいは一ルベルから１Ｌルベルに変化す
る。しかし、出力データ信号（ｆｌ）の変化は徐々に行
われるため、高速動作を期待で右ない。上記状態のタイ
ムチャートを第４図に示す。
このように、従来の出力バッファ回路にお―ては出力デ
ータ信号の変化が遅いため、半導体記憶装置を高速に動
作させることが困難であった。
ータ信号の変化が遅いため、半導体記憶装置を高速に動
作させることが困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶装置を高速に動作させることので
きる出力８７７７回路を得ることを目的とする。
たもので、半導体記憶装置を高速に動作させることので
きる出力８７７７回路を得ることを目的とする。
この発明に係る出力バッファ回路は、半導体記憶装置に
入力されるアドレス信号の変化を検出してパルスを発生
するアドレス変化検知回路からの出力パルスを使用して
、出力データ信号をデータａｌｌｆｆに１Ｈ９レベルと
％Ｌルベルとの間のアル一定のレベルに設定するための
回路を設けたものである◎ 〔作用〕 この発明における出力データ信号を！Ｈルベルと１−＃
レベルとの間のある一定のレベルに設定するための回路
は、アドレス変化検知回路からノ遅延されたパルスを入
力とし、出力データ信号が１１Ｉ”レベルから１Ｈ＃レ
ベルあるいは１Ｈルベルから１Ｌルベルに変化する前に
、出力データ信号を１Ｈルベルと１Ｌルベルとの間のあ
ル一定のレベルに設定するので、データ信号の変化に要
する時間が短縮される。
入力されるアドレス信号の変化を検出してパルスを発生
するアドレス変化検知回路からの出力パルスを使用して
、出力データ信号をデータａｌｌｆｆに１Ｈ９レベルと
％Ｌルベルとの間のアル一定のレベルに設定するための
回路を設けたものである◎ 〔作用〕 この発明における出力データ信号を！Ｈルベルと１−＃
レベルとの間のある一定のレベルに設定するための回路
は、アドレス変化検知回路からノ遅延されたパルスを入
力とし、出力データ信号が１１Ｉ”レベルから１Ｈ＃レ
ベルあるいは１Ｈルベルから１Ｌルベルに変化する前に
、出力データ信号を１Ｈルベルと１Ｌルベルとの間のあ
ル一定のレベルに設定するので、データ信号の変化に要
する時間が短縮される。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置の出
力バッファ回路を示す回路構成図で、図において、前記
第３図と同一符号のものは同一のものを示し、従来の出
力８７７７回路と異なるものについてのみ以下に示す◎
（至）はデータ出力端子（５）に出力データ信号（ｆｌ
）が出力される前にデータＦＢ 力端子（５）のレベル
を−ｃレベルと１Ｌ＃レベ、との間のある一定のレベル
に設定するレベル設定回路で、レベル設定回路翰におい
て、ＰチャネルＭＯｉ９）ランジスタ（６）とＮチャネ
ルＭＯ８）ランジスタ（７）により、データ出力前の出
力データ信号（ｆｌ）のレベルを決定する。（８） 、
（９）はそれぞれアドレス変化検知回路（以下Ａ ’
ｌ’ Ｄ （Ａｄｄｒｓｓｓ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｆｅａｔ ）回路と称す）Ｑ５かも出力される遅延
パルス（ｃ）がゲートに入力されるＮチャネルＭＯＳト
ランジスタである。
力バッファ回路を示す回路構成図で、図において、前記
第３図と同一符号のものは同一のものを示し、従来の出
力８７７７回路と異なるものについてのみ以下に示す◎
（至）はデータ出力端子（５）に出力データ信号（ｆｌ
）が出力される前にデータＦＢ 力端子（５）のレベル
を−ｃレベルと１Ｌ＃レベ、との間のある一定のレベル
に設定するレベル設定回路で、レベル設定回路翰におい
て、ＰチャネルＭＯｉ９）ランジスタ（６）とＮチャネ
ルＭＯ８）ランジスタ（７）により、データ出力前の出
力データ信号（ｆｌ）のレベルを決定する。（８） 、
（９）はそれぞれアドレス変化検知回路（以下Ａ ’
ｌ’ Ｄ （Ａｄｄｒｓｓｓ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｆｅａｔ ）回路と称す）Ｑ５かも出力される遅延
パルス（ｃ）がゲートに入力されるＮチャネルＭＯＳト
ランジスタである。
次に上記実施例の動作について説明する。第１図におい
て、出力制御回路αηからの出力が１Ｌルベルの状態で
は従来の出力８７７７回路と同様に出力データ信号（ｆ
ｌ）は出力されない。出力制御回路α７１からの出力が
１Ｈルベルの状態では、半導体記憶装置に入力されるア
ドレス信号（−）の変化を検出するＡＴＤ回路（２）か
ら発生する出力パルス（ｂ）を同人ＴＤ回回路内内部遅
延させたパルス（０）が、ＮチャネルＭＯ８）ランジス
タ（８１、（９）のゲートにそれぞれ入力される。これ
により、出力データ信号（ｆｌ）のレベルが、Ｐチャネ
ルＭＯｉ９）ランジスタ（６）とＮチャネルＭＯ８）ラ
ンジスタ（７）とで決定されるゝＨルベルと１Ｌルベル
の間ノア。
て、出力制御回路αηからの出力が１Ｌルベルの状態で
は従来の出力８７７７回路と同様に出力データ信号（ｆ
ｌ）は出力されない。出力制御回路α７１からの出力が
１Ｈルベルの状態では、半導体記憶装置に入力されるア
ドレス信号（−）の変化を検出するＡＴＤ回路（２）か
ら発生する出力パルス（ｂ）を同人ＴＤ回回路内内部遅
延させたパルス（０）が、ＮチャネルＭＯ８）ランジス
タ（８１、（９）のゲートにそれぞれ入力される。これ
により、出力データ信号（ｆｌ）のレベルが、Ｐチャネ
ルＭＯｉ９）ランジスタ（６）とＮチャネルＭＯ８）ラ
ンジスタ（７）とで決定されるゝＨルベルと１Ｌルベル
の間ノア。
る一定のレベルとなる。この状態は、第２図に示す時間
（ｔｌ）から時間（ｔ２）までの状態である０時間（ｔ
２）において、センスアンプ（至）からの出力が１１１
ルベルから１Ｈルベルあるいけ１Ｈルベルカラ１Ｌルベ
ルに変化すると、出力データ信号（ｆｌ）は従来の出力
８７７７回路の出力データ信号（ｆｌ）と同じ傾きで、
′Ｈルベルと１Ｌ＃レベルとの間のある一定のレベルか
ら１Ｈルベルあるいは１Ｌルベルに変化する。従来の出
力バッファ回路の出力データ信号（ｆｌ）が１Ｈルベル
あるいは１Ｌルベルに変化したと判断されるのは時間（
ｔ４）になったときであり、この発明の出力８７７７回
路の出力データ信号が１Ｈルベルあるいは１Ｌルベルに
変化したと判断されるのは時間（ｔｓ）になったときで
ある。
（ｔｌ）から時間（ｔ２）までの状態である０時間（ｔ
２）において、センスアンプ（至）からの出力が１１１
ルベルから１Ｈルベルあるいけ１Ｈルベルカラ１Ｌルベ
ルに変化すると、出力データ信号（ｆｌ）は従来の出力
８７７７回路の出力データ信号（ｆｌ）と同じ傾きで、
′Ｈルベルと１Ｌ＃レベルとの間のある一定のレベルか
ら１Ｈルベルあるいは１Ｌルベルに変化する。従来の出
力バッファ回路の出力データ信号（ｆｌ）が１Ｈルベル
あるいは１Ｌルベルに変化したと判断されるのは時間（
ｔ４）になったときであり、この発明の出力８７７７回
路の出力データ信号が１Ｈルベルあるいは１Ｌルベルに
変化したと判断されるのは時間（ｔｓ）になったときで
ある。
従って、この発明の出力バッファ回路は従来の出力バッ
ファ回路に比べて、（ｔ４ ｔｓ）の時間だけ速くデー
タを出力することが可能となる。即ち、この発明の出力
バフフッ回路を使用することにより半導体記憶装置の動
作を速くすることができる。
ファ回路に比べて、（ｔ４ ｔｓ）の時間だけ速くデー
タを出力することが可能となる。即ち、この発明の出力
バフフッ回路を使用することにより半導体記憶装置の動
作を速くすることができる。
なお、上記実施例では、出力データ信号を′Ｈルベルと
１Ｌルベルとの間のある一定のレベルに設定するための
回路にＭｏｌ）ランジスタを用いたが、他の形式のトラ
ンジスタを用いても良く、上記実施例と同様の効果を奏
する〇 〔発明の効果〕 以上のようにこの発明に係る出力７７７７回路によれば
、従来の出力７７７７回路に出力データ信号をアドレス
変化検知回路から出力される遅延パルスによって１Ｈル
ベルと１Ｌルベルとの間のある一定のレベルに設定する
ための回路を付加したので、半導体記憶装置の動作を速
くすることができる効果がある。
１Ｌルベルとの間のある一定のレベルに設定するための
回路にＭｏｌ）ランジスタを用いたが、他の形式のトラ
ンジスタを用いても良く、上記実施例と同様の効果を奏
する〇 〔発明の効果〕 以上のようにこの発明に係る出力７７７７回路によれば
、従来の出力７７７７回路に出力データ信号をアドレス
変化検知回路から出力される遅延パルスによって１Ｈル
ベルと１Ｌルベルとの間のある一定のレベルに設定する
ための回路を付加したので、半導体記憶装置の動作を速
くすることができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置の出
力８７７７回路を示す回路構成図、第２図は第１図の各
信号のタイミングチャート図、第３図は従来の出力バッ
ファ回路全示す回路構成図、第４図は第３図の各信号の
タイミングチャート図である。 図において、（１）はＮＡＮＤ回路、（２）はＮＯＲ回
路、ｆ３１ 、 （６）はＰチャネルＭＯＳトランジス
タ、（４）、（７）〜（９）はＮチャネルＭＯＥｉ ）
ランジスタ、（５）はデータ出力端子、（至）はムＴＤ
回路（アドレス変化検知回路）、（至）はセンスアンプ
、（ロ）は出力制御回路、翰は出力８７７７回路本体、
（至）はレベル設定回路で、また、（Ｃ）は遅延された
Ａ？Ｄ出力パルス、（ｄ）はＷＡＮＤ出力信号、（・）
はＮＯＲ出力信号、（ｆｌ） 、 （ｆｌ）は出力デー
タ信号である。 なお、図中、同一符号は同−又は相当部分を示す。
力８７７７回路を示す回路構成図、第２図は第１図の各
信号のタイミングチャート図、第３図は従来の出力バッ
ファ回路全示す回路構成図、第４図は第３図の各信号の
タイミングチャート図である。 図において、（１）はＮＡＮＤ回路、（２）はＮＯＲ回
路、ｆ３１ 、 （６）はＰチャネルＭＯＳトランジス
タ、（４）、（７）〜（９）はＮチャネルＭＯＥｉ ）
ランジスタ、（５）はデータ出力端子、（至）はムＴＤ
回路（アドレス変化検知回路）、（至）はセンスアンプ
、（ロ）は出力制御回路、翰は出力８７７７回路本体、
（至）はレベル設定回路で、また、（Ｃ）は遅延された
Ａ？Ｄ出力パルス、（ｄ）はＷＡＮＤ出力信号、（・）
はＮＯＲ出力信号、（ｆｌ） 、 （ｆｌ）は出力デー
タ信号である。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体記憶装置のセンスアンプから出力される信
号と出力制御回路から出力される信号とを入力とするＨ
ＡＮＤ回路、上記センスアンプから出力される信号と上
記出力制御回路から出力される信号とを入力とするＮＯ
Ｒ回路、上記ＮＡＮＤ回路から出力される信号と上記Ｎ
ＯＲ回路から出力される信号とを入力としてデータを出
力するための出力バッファ回路本体と、上記データのレ
ベルをデータが出力される前に“Ｈ”レベルと“Ｌ”レ
ベルとの間のある一定のレベルに設定するためのレベル
設定回路とを備えたことを特徴とする出力バッファ回路
。 - （２）半導体記憶装置に入力されるアドレス信号の変化
を検出してパルスを発生するアドレス変化検知回路を備
えた半導体記憶装置において、上記レベル設定回路が上
記アドレス変化検知回路から出力されるパルスにより制
御されることを特徴とする特許請求の範囲第１項記載の
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134250A JPS63293786A (ja) | 1987-05-27 | 1987-05-27 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134250A JPS63293786A (ja) | 1987-05-27 | 1987-05-27 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293786A true JPS63293786A (ja) | 1988-11-30 |
Family
ID=15123904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62134250A Pending JPS63293786A (ja) | 1987-05-27 | 1987-05-27 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63293786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113493A (ja) * | 1988-10-21 | 1990-04-25 | Seiko Epson Corp | 半導体記憶装置 |
-
1987
- 1987-05-27 JP JP62134250A patent/JPS63293786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113493A (ja) * | 1988-10-21 | 1990-04-25 | Seiko Epson Corp | 半導体記憶装置 |
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