TWI487272B - 省電的運算放大器輸出級之增強迴轉率系統 - Google Patents

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Chien Chun Huang
Kuan Han Chen
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省電的運算放大器輸出級之增強迴轉率系統
本發明係關於運算放大器之技術領域，尤指一種省電的運算放大器輸出級之增強迴轉率系統。
習知的運算放大器為了達到高迴轉率(Slew Rate)之需求，其改善方法包括增加差動輸入對(Differential Input Pair)之電流或減少補償電容(Compensation Capacitance)，然而，前者增加了靜態電流消耗(Steady Current Consumption)，而後者則犧牲了運算放大器的穩定度。圖1係習知增強迴轉率技術之電路圖，其係使用推挽式(Push-pull)輸出級輸出來增強迴轉率，也就是增加額外的電路來達成此目的。然而圖1的電路在靜態時，電晶體MP及MN會有靜態電流，造成電流消耗。同時，推挽式(Push-pull)輸出級中只有電晶體MP提供電流至負載輸出端110，或是電晶體MN由該負載輸出端110吸入電流，其增強迴轉率仍有限。
圖2係為另一習知增強迴轉率技術之電路圖。當VIN大於VOUT時，VA、VB為低電位，電晶體MP#1、MP#2導通，電晶體MP#1供電電流至負載輸出端110，因MP#2導通，VC為低電位，所以電晶體MP#3導通，電晶體MP#3供電電流至負載輸出端110。因為VB為低電位，所以電晶體MN#1、MN#2關閉，故VD為低電位，所以電晶體MN#3關閉。
當VIN小於VOUT時，VA、VB為高電位，電晶體MN#1、MN#2導通，電晶體MN#1由該負載輸出端110吸入電流，因MN#2導通，VD為高電位，所以電晶體MN#3導通，電晶體MN#3由該負載輸出端110吸入電流。因為VB為高電位，所以電晶體MP#1、MP#2關閉，故VC為高電位，所以電晶體MP#3關閉。
圖2電路中，可藉由電晶體MP#1、MP#3、MN#1、MN#3分別提供電流至該負載輸出端110、或由該負載輸出端110吸入電流，故其迴轉率較圖1電路的迴轉率好。然而，在靜態時，電晶體MP#2及MN#2仍有靜態電流消耗。因此，習知增強迴轉率的技術實仍有改善的空間。
本發明之目的主要係在提供一省電的運算放大器輸出級之增強迴轉率系統，以增加迴轉率(slew rate)，同時可減少電流消耗。
依據本發明之一特色，本發明提出一種省電的運算放大器輸出級之增強迴轉率系統，包含一運算放大器、一第一級放大電路、一電流供應/電流吸入之致能電路、及一第二級放大電路。該運算放大器具有一非反相輸入端、一反相輸入端、一第一輸出端、及一第二輸出端，該非反相輸入端接收一輸入訊號，該反相輸入端連接至一負載輸出端，以接收一負載輸出訊號，運算放大器將該輸入訊號及該負載輸出訊號之差值放大，以於該第一輸出端及該第二輸出端分別產生一第一控制訊號及一第 二控制訊號。該第一級放大電路連接至該第一輸出端、該第二輸出端、及該負載輸出端，該第一級放大電路依據該第一控制訊號及該第二控制訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流。該電流供應/電流吸入之致能電路連接至該第一輸出端、及該第二輸出端，該電流供應/電流吸入之致能電路依據該第一控制訊號及該第二控制訊號以分別產生一電流供應訊號、一電流吸入訊號、及一關閉訊號。該第二級放大電路連接至該電流供應/電流吸入之致能電路、及該負載輸出端，該第二級放大電路依據該電流供應訊號及該電流吸入訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流；其中，當電流供應/電流吸入之致能電路產生關閉訊號時，該電流供應/電流吸入之致能電路及該第二級放大電路則關閉其電路。
依據本發明之另一特色，本發明提出一種省電的運算放大器輸出級之增強迴轉率系統，包含一運算放大器、一第一級放大電路、一電流供應/電流吸入之致能電路、及一第二級放大電路。該運算放大器具有一非反相輸入端、一反相輸入端、一第一輸出端、及一第二輸出端，該非反相輸入端接收一輸入訊號，該反相輸入端連接至一負載輸出端，以接收一負載輸出訊號，運算放大器將該輸入訊號及該負載輸出訊號之差值放大，以於該第一輸出端及該第二輸出端分別產生一第一控制訊號及一第二控制訊號。該第一級放大電路連接至該第一輸出端、該第二輸出端、及該負載輸出端，該第一級放大電路依 據該第一控制訊號及該第二控制訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流。該電流供應/電流吸入之致能電路連接至該第一輸出端、及該第二輸出端，並接收一第一致能輸入訊號、及一第二致能輸入訊號，該電流供應/電流吸入之致能電路依據該第一控制訊號、該第二控制訊號、該第一致能輸入及該第二致能輸入以分別產生一電流供應訊號、一電流吸入訊號、及一關閉訊號。該第二級放大電路，其連接至該電流供應/電流吸入之致能電路、及該負載輸出端，該第二級放大電路依據該電流供應訊號及該電流吸入訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流；其中，當電流供應/電流吸入之致能電路產生關閉訊號時，該電流供應/電流吸入之致能電路及該第二級放大電路則關閉其電路。
圖3係本發明一實施例之一種省電的運算放大器輸出級之增強迴轉率系統300的電路圖，該增強迴轉率系統300包含一運算放大器310、一第一級放大電路320、一電流供應/電流吸入之致能電路330、及一第二級放大電路340。
該運算放大器310具有一非反相輸入端(+)、一反相輸入端(-)、一第一輸出端(A)、及一第二輸出端(B)，該非反相輸入端(+)接收一輸入訊號(VIN )，該反相輸入端(-)連接至一負載輸出端(OUT)，以接收一負載輸出訊號 (VOUT )，運算放大器310將該輸入訊號(VIN )及該負載輸出訊號(VOUT )之差值放大，用以於該第一輸出端(A)及該第二輸出端(B)分別產生一第一控制訊號及一第二控制訊號。
該第一級放大電路320連接至該第一輸出端(A)、該第二輸出端(B)、及該負載輸出端(OUT)，該第一級放大電路320依據該第一控制訊號及該第二控制訊號用以分別提供電流至該負載輸出端(OUT)、或由該負載輸出端(OUT)吸入電流。
該第一級放大電路320包含一第一PMOS電晶體(MP1)及一第一NMOS電晶體(MN1)。該第一PMOS電晶體(MP1)的閘極(G)連接該第一輸出端(A)用以接收該第一控制訊號，其源極(S)連接至一高電位(VDD)，其汲極(D)連接至該負載輸出端(OUT)。
該第一NMOS電晶體(MN1)的閘極(G)連接該第二輸出端(B)用以接收該第二控制訊號，其源極(S)連接至一低電位(GND)，其汲極(D)連接至該負載輸出端(OUT)。
該電流供應/電流吸入之致能電路330連接至該第一輸出端(A)與該第二輸出端(B)，其依據該第一控制訊號及該第二控制訊號用以分別產生一電流供應訊號、一電流吸入訊號、及一關閉訊號。
該電流供應/電流吸入之致能電路330包含一第二PMOS電晶體(MP2)、一第二NMOS電晶體(MN2)、一第一阻抗裝置(Load1)、一第三NMOS電晶體(MN3)、一第三PMOS電晶體(MP3)、及一第二阻抗裝置(Load2)。
該第二PMOS電晶體(MP2)的閘極(G)連接該第一輸出端(A)用以接收該第一控制訊號，其汲極(D)連接至該低電位(GND)。
該第二NMOS電晶體(MN2)的閘極(G)連接該高電位(VDD)，其源極(S)連接至該第二PMOS電晶體(MP2)的源極(S)。
該第一阻抗裝置(Load1)的一端連接至該第二NMOS電晶體(MN2)的汲極(D)，另一端連接至該高電位(VDD)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第二輸出端(B)以接收該第二控制訊號，其汲極(D)連接至該高電位(VDD)。
該第三PMOS電晶體(MP3)的閘極(G)連接至該低電位(GND)，其源極(S)連接至該第三NMOS電晶體(MN3)的源極(S)。
該第二阻抗裝置(Load2)的一端連接至該第三PMOS電晶體(MP3)的汲極(D)，另一端連接至該低電位(GND)。
該第二級放大電路340連接至該電流供應/電流吸入之致能電路330、及該負載輸出端(OUT)，該第二級放大電路340依據該電流供應訊號及該電流吸入訊號用以分別提供電流至該負載輸出端，或者由該負載輸出端吸入電流。
該第二級放大電路340包含一第四PMOS電晶體(MP4)及一第四NMOS電晶體(MN4)。
該第四PMOS電晶體(MP4)的閘極(G)連接該第二NMOS電晶體(MN2)的汲極(D)，其源極(S)連接至該高電 位(VDD)，其汲極(D)連接至該負載輸出端(OUT)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第三PMOS電晶體(MP3)的汲極(D)，其源極(S)連接至該低電位(GND)，其汲極(D)連接至該負載輸出端(OUT)。
該第一阻抗裝置(Load1)及該第二阻抗裝置(Load2)為電阻。於其他實施例中，該第一阻抗裝置(Load1)及該第二阻抗裝置(Load2)亦可為電流源，以提供高阻抗。
其中，該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，該電流供應/電流吸入之致能電路330產生該關閉訊號，進而使該電流供應/電流吸入之致能電路330及該第二級放大電路340則關閉其電路。
當該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，該第二PMOS電晶體(MP2)、該第二NMOS電晶體(MN2)、該第三NMOS電晶體(MN3)、該第三PMOS電晶體(MP3)、該第四PMOS電晶體(MP4)、及第四NMOS電晶體(MN4)為關閉。
更進一步說明，當該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，第一輸出端(A)的電壓(VA)為VDD-|VTHP|，其中，VTHP為PMOS電晶體的門檻電壓(threshold voltage)，亦即第一PMOS電晶體(MP1)關閉，而端點X的電壓為VDD-VTHN，其中VTHN為NMOS電晶體的門檻電壓(threshold voltage)，由於VTHP與VTHN大小相近，因此該第二PMOS電晶體(MP2)的VGS的電壓約為0，該第二PMOS電晶體(MP2)為關閉，由於沒有電流路 徑，該第二NMOS電晶體(MN2)亦為關閉。當中，端點U的電壓接近VDD，故該第四PMOS電晶體(MP4)亦為關閉。
當該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，第二輸出端(B)的電壓(VB)為VTHN，故第一NMOS電晶體(MN1)為關閉，而端點Y的電壓為VTHP，由於VTHP與VTHN大小相近，因此該第三NMOS電晶體(MN3)的VGS的電壓約為0，故該第三NMOS電晶體(MN3)為關閉，由於沒有電流路徑，該第三PMOS電晶體(MP3)也為關閉。當中，端點W的電壓接近GND，故該第四NMOS電晶體(MN4)亦為關閉。
更進一步說明，當該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，該電流供應/電流吸入之致能電路330產生的該關閉訊號係表示該第二NMOS電晶體(MN2)的汲極(D)之電壓接近VDD、且該第三PMOS電晶體(MP3)的汲極(D)之電壓接近GND。此時，該電流供應/電流吸入之致能電路330依據該第一控制訊號(VA=VDD-|VTHP|)及該第二控制訊號(VB=VTHN)，進而產生該關閉訊號。
該輸入訊號(VIN )大於該負載輸出訊號(VOUT )時，該第一級放大電路320依據該第一控制訊號(VA=GND)以提供電流至該負載輸出端(OUT)。其中，該電流供應/電流吸入之致能電路330產生該電流供應訊號，用以使該第二級放大電路340依據該電流供應訊號以提供電流至該負載輸出端(OUT)。圖4係本發明提供電流至該負載輸出端(OUT)之示意圖。
該輸入訊號(VIN )大於該負載輸出訊號(VOUT )時，第一輸出端(A)的電壓(VA)為低電位，故該第一PMOS電晶體(MP1)及該第二PMOS電晶體(MP2)為導通，該第一PMOS電晶體(MP1)提供電流至該負載輸出端(OUT)。因為該第二PMOS電晶體(MP2)導通，所以端點X的電壓為低電位，因此導致該第二NMOS電晶體(MN2)也導通。當中，端點U的電壓接近低電位，故該第四PMOS電晶體(MP4)亦為導通，並提供電流至該負載輸出端(OUT)。
更進一步說明，當該輸入訊號(VIN )大於該負載輸出訊號(VOUT )時，第二輸出端(B)的電壓(VB)為低電位，故第一NMOS電晶體(MN1)及該第三NMOS電晶體(MN3)為關閉。由於沒有電流路徑，該第三PMOS電晶體(MP3)為關閉。端點W的電壓接近GND，故該第四NMOS電晶體(MN4)亦為關閉。
亦即，當該輸入訊號(VIN )大於該負載輸出訊號(VOUT )時，該電流供應/電流吸入之致能電路330產生該電流供應訊號係表示該第二NMOS電晶體(MN2)的汲極(D)之電壓接近GND、且該第三PMOS電晶體(MP3)的汲極(D)之電壓接近GND。此時，該電流供應/電流吸入之致能電路330依據該第一控制訊號(VA=GND)及該第二控制訊號(VB=GND)，進而產生該電流供應訊號。
當該輸入訊號(VIN )小於該負載輸出訊號(VOUT )時，該第一級放大電路320依據該第二控制訊號(VB=VDD)進而由該負載輸出端(OUT)吸入電流。其中，該電流供應/電流吸入之致能電路330產生該電流吸入訊號，進而使該 第二級放大電路340依據該電流吸入訊號，而由該負載輸出端(OUT)吸入電流。圖5係本發明由該負載輸出端(OUT)吸入電流之示意圖。
更進一步說明，該輸入訊號(VIN )小於該負載輸出訊號(VOUT )時，第二輸出端(B)的電壓(VB)為高電位，故該第一NMOS電晶體(MN1)及該第三NMOS電晶體(MN3)導通，該第一NMOS電晶體(MN1)由該負載輸出端(OUT)吸入電流。因為該第三NMOS電晶體(MN3)導通，所以端點Y的電壓為高電位，因此導致該第三PMOS電晶體(MP3)也導通。端點W的電壓接近高電位，故該第四NMOS電晶體(MN4)亦導通，並由該負載輸出端(OUT)吸入電流。
當該輸入訊號(VIN )小於該負載輸出訊號(VOUT )時，第一輸出端(A)的電壓(VA)為高電位，故第一PMOS電晶體(MP1)及該第二PMOS電晶體(MP2)為關閉。由於沒有電流路徑，該第二NMOS電晶體(MN2)為關閉。端點U的電壓接近VDD，故該第四PMOS電晶體(MP4)亦為關閉。
亦即，當該輸入訊號(VIN )大於該負載輸出訊號(VOUT )時，該電流供應/電流吸入之致能電路330產生該電流吸入訊號係表示該第二NMOS電晶體(MN2)的汲極(D)之電壓接近VDD、且該第三PMOS電晶體(MP3)的汲極(D)之電壓接近VDD。此時，該電流供應/電流吸入之致能電路330依據該第一控制訊號(VA=VDD)及該第二控制訊號(VB=VDD)，進而產生該電流供應訊號。
圖6係本發明與圖2習知技術電路之模擬示意圖。由圖6顯示，習知技術電路的靜態電流(static current)為 2.55uA，而本發明的靜態電流(static current)為2.05uA，因此本發明技術可增強迴轉率與降低19.6%(×100%)的電流消耗。本發明可將靜態電流由2.55uA降低至2.05uA，其中所減少的0.5uA電流，係當該輸入訊號(VIN )等於該負載輸出訊號(VOUT )時，該第二PMOS電晶體(MP2)、該第二NMOS電晶體(MN2)、該第三NMOS電晶體(MN3)、該第三PMOS電晶體(MP3)、該第四PMOS電晶體(MP4)、及第四NMOS電晶體(MN4)被關閉時所省下的電流。
圖7係本發明一另實施例之省電的運算放大器輸出級之增強迴轉率系統700的電路圖。該增強迴轉率系統700包含一運算放大器310、一第一級放大電路320、一電流供應/電流吸入之致能電路730、及一第二級放大電路340。
該運算放大器310具有一非反相輸入端(+)、一反相輸入端(-)、一第一輸出端(A)、及一第二輸出端(B)，該非反相輸入端(+)接收一輸入訊號(VIN )，該反相輸入端(-)連接至一負載輸出端(OUT)，用以接收一負載輸出訊號(VOUT )，運算放大器310用以將該輸入訊號(VIN )及該負載輸出訊號(VOUT )之差值放大，進而於該第一輸出端(A)及該第二輸出端(B)分別產生一第一控制訊號及一第二控制訊號。
該第一級放大電路320連接至該第一輸出端(A)、該第二輸出端(B)、及該負載輸出端(OUT)，該第一級放大 電路320依據該第一控制訊號及該第二控制訊號用以分別提供電流至該負載輸出端(OUT)，或者由該負載輸出端(OUT)吸入電流。
該第一級放大電路320包含一第一PMOS電晶體(MP1)及一第一NMOS電晶體(MN1)，其中，該第一PMOS電晶體(MP1)的閘極(G)連接該第一輸出端(A)用以接收該第一控制訊號，其源極(S)連接至一高電位(VDD)，以及其汲極(D)連接至該負載輸出端(OUT)。
該第一NMOS電晶體(MN1)的閘極(G)連接該第二輸出端(B)用以接收該第二控制訊號，其源極(S)連接至一低電位(GND)，以及其汲極(D)連接至該負載輸出端(OUT)。
該電流供應/電流吸入之致能電路730連接至該第一輸出端(A)、及該第二輸出端(B)，並接收一第一致能輸入訊號(EN)、及一第二致能輸入訊號(EB)，該電流供應/電流吸入之致能電路730依據該第一控制訊號、該第二控制訊號、該第一致能輸入訊號(EN)及該第二致能輸入訊號(EB)用以分別產生一電流供應訊號、一電流吸入訊號、及一關閉訊號。
該電流供應/電流吸入之致能電路730包含一第二PMOS電晶體(MP2)、一第二NMOS電晶體(MN2)、一第一阻抗裝置(Load1)、一第三NMOS電晶體(MN3)、一第三PMOS電晶體(MP3)、及一第二阻抗裝置(Load2)。
該第二PMOS電晶體(MP2)的閘極連接該第一輸出端(A)以接收該第一控制訊號。
該第二NMOS電晶體(MN2)的閘極(G)接收該第一致能輸入訊號(EN)，其源極(S)連接至該低電位(GND)，以及其汲極(D)連接至該第二PMOS電晶體(MP2)的汲極(D)。
該第一阻抗裝置(Load1)的一端連接至該第二PMOS電晶體(MP2)的源極(S)，以及其另一端連接至該高電位(VDD)。
該第三NMOS電晶體(MN3)的閘極(G)連接該第二輸出端(B)用以接收該第二控制訊號。
該第三PMOS電晶體(MP3)的閘極(G)接收該第二致能輸入訊號(EB)，其源極(S)連接至該高電位(VDD)，以及其汲極(D)連接至該第三NMOS電晶體(MN3)的汲極(D)。
該第二阻抗裝置(Load2)的一端連接至該第三NMOS電晶體(MN3)的源極(S)，以及其另一端連接至該低電位(GND)。
該第二級放大電路340連接至該電流供應/電流吸入之致能電路730、及該負載輸出端(OUT)，該第二級放大電路340依據該電流供應訊號及該電流吸入訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流。
該第二級放大電路340包含一第四PMOS電晶體(MP4)及一第四NMOS電晶體(MN4)。
該第四PMOS電晶體(MP4)的閘極(G)連接該第二PMOS電晶體(MP2)的源極(S)，其源極(S)連接至該高電位(VDD)，以及其汲極(D)連接至該負載輸出端(OUT)。
該第四NMOS電晶體(MN4)的閘極(G)連接該第三NMOS電晶體(MN3)的源極(S)，其源極(S)連接至該低電位(GND)，以及其汲極(D)連接至該負載輸出端(OUT)。
於一穩態中，該輸入訊號等於該負載輸出訊號時，該電流供應/電流吸入之致能電路730產生該關閉訊號。其中，當電流供應/電流吸入之致能電路730產生關閉訊號時，該電流供應/電流吸入之致能電路730及該第二級放大電路340則為關閉。
當中，該第一阻抗裝置(Load1)及該第二阻抗裝置(Load2)為電阻。於其他實施例中，該第一阻抗裝置(Load1)及該第二阻抗裝置(Load2)亦可為電流源，以作為高阻抗之用。
當沒有該第一致能輸入訊號(EN)及該第二致能輸入訊號(EB)時，該第二NMOS電晶體(MN2)、該第三PMOS電晶體(MP3)、該第四PMOS電晶體(MP4)、及第四NMOS電晶體(MN4)為關閉。
該增強迴轉率系統700的運作原理為熟習該技術者基於圖3、圖4、圖5之描述可輕易瞭解，在此不再贅述。
由前述說明可知，相較於習知技術，本發明技術確可增加迴轉率(slew rate)，同時可減少電流消耗。本發明利用一輔助電流(MP1、MN1)來增加Class-AB輸出級(MP4MN4)之推動和拉挽(Push/Pull)電流，該輔助電流可提高一連結到Class-AB輸出級之運算放大器310之迴轉率。當運算放大器310其非反相輸入端的電位高於或低於反相輸入端，此輔助電流機制則會啟動，提高運算放大 器310之迴轉率。同時透過改良後的偵測電路(MN2、MP2、MN3、MP3)，可將偵測電路造成額外的穩態電流消除。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
110‧‧‧負載輸出端
MP、MN‧‧‧電晶體
MP#1、MP#2、MP#3、MN#1、MN#2、MN#3‧‧‧電晶體
300‧‧‧省電的運算放大器輸出級之增強迴轉率系統
310‧‧‧運算放大器
320‧‧‧第一級放大電路
330‧‧‧電流供應/電流吸入之致能電路
340‧‧‧第二級放大電路
730‧‧‧電流供應/電流吸入之致能電路
圖1係習知增強迴轉率技術之電路圖。
圖2係另一習知增強迴轉率技術之電路圖。
圖3係本發明一實施例之一種省電的運算放大器輸出級之增強迴轉率系統的電路圖。
圖4係本發明提供電流至負載輸出端之示意圖。
圖5係本發明由負載輸出端吸入電流之示意圖。
圖6係本發明與圖2習知技術電路之模擬示意圖。
圖7係本發明一另實施例之省電的運算放大器輸出級之增強迴轉率系統的電路圖。
300‧‧‧省電的運算放大器輸出級之增強迴轉率系統
310‧‧‧運算放大器
320‧‧‧第一級放大電路
330‧‧‧電流供應/電流吸入之致能電路
340‧‧‧第二級放大電路

Claims (29)

  1. 一種省電的運算放大器輸出級之增強迴轉率系統，包含：一運算放大器，具有一非反相輸入端、一反相輸入端、一第一輸出端，以及一第二輸出端，該非反相輸入端接收一輸入訊號，該反相輸入端連接至一負載輸出端，以接收一負載輸出訊號，其中，該運算放大器根據該輸入訊號及該負載輸出訊號，用以於該第一輸出端及該第二輸出端分別產生一第一控制訊號及一第二控制訊號；一第一級放大電路，連接至該第一輸出端、該第二輸出端，以及該負載輸出端，其中，該第一級放大電路依據該第一控制訊號及該第二控制訊號以分別提供電流至該負載輸出端，或者由該負載輸出端吸入電流，其中，該第一級放大電路包含一第一PMOS電晶體及一第一NMOS電晶體，該第一PMOS電晶體的閘極連接該第一輸出端以接收該第一控制訊號，其源極連接至一高電位，以及其汲極連接至該負載輸出端，該第一NMOS電晶體的閘極連接該第二輸出端以接收該第二控制訊號，其源極連接至一低電位，以及其汲極連接至該負載輸出端；一電流供應/電流吸入之致能電路，連接至該第一輸出端、及該第二輸出端，其依據該第一控制訊號及該第二控制訊號以分別產生一電流供應訊號、一電流吸入訊號，以及一關閉訊號，其中，該電流供應/電流吸入之致 能電路包含一第二PMOS電晶體、一第二NMOS電晶體、一第一阻抗裝置、一第三NMOS電晶體、一第三PMOS電晶體、及一第二阻抗裝置，該第二PMOS電晶體的閘極連接該第一輸出端以接收該第一控制訊號，以及其汲極連接至該低電位，該第二NMOS電晶體的閘極連接該高電位，以及其源極連接至該第二PMOS電晶體的源極，該第一阻抗裝置具有一第一端連接至該第二NMOS電晶體的汲極，以及一第二端連接至該高電位，該第三NMOS電晶體的閘極連接該第二輸出端以接收該第二控制訊號，以及其汲極連接至該高電位，該第三PMOS電晶體的閘極連接至該低電位，以及其源極連接至該第三NMOS電晶體的源極，該第二阻抗裝置具有一第三端連接至該第三PMOS電晶體的汲極，以及一第四端連接至該低電位；以及一第二級放大電路，連接至該電流供應/電流吸入之致能電路，以及該負載輸出端，其中，該第二級放大電路依據該電流供應訊號及該電流吸入訊號以分別提供電流至該負載輸出端，或者由該負載輸出端吸入電流；其中，當電流供應/電流吸入之致能電路產生該關閉訊號時，該電流供應/電流吸入之致能電路及該第二級放大電路則為關閉。
  2. 如申請專利範圍第1項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號等於該負載輸出訊號時，該電流供應/電流吸入之致能電路產生該關閉訊號。
  3. 如申請專利範圍第2項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該第一級放大電路依據該第一控制訊號以提供電流至該負載輸出端。
  4. 如申請專利範圍第3項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該電流供應/電流吸入之致能電路產生該電流供應訊號，用以使該第二級放大電路依據該電流供應訊號進而提供電流至該負載輸出端。
  5. 如申請專利範圍第2項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號小於該負載輸出訊號時，該第一級放大電路依據該第二控制訊號用以由該負載輸出端吸入電流。
  6. 如申請專利範圍第5項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該電流供應/電流吸入之致能電路產生該電流吸入訊號，用以使該第二級放大電路依據該電流吸入訊號而由該負載輸出端吸入電流。
  7. 如申請專利範圍第1項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第二級放大電路包含：一第四PMOS電晶體，其閘極連接該第二NMOS電晶體的汲極，其源極連接至該高電位，以及其汲極連接至該負載輸出端；以及 一第四NMOS電晶體，其閘極連接該第三PMOS電晶體的汲極，其源極連接至該低電位，以及其汲極連接至該負載輸出端。
  8. 如申請專利範圍第1項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第一阻抗裝置及該第二阻抗裝置為電阻。
  9. 如申請專利範圍第1項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第一阻抗裝置及該第二阻抗裝置為電流源，用以提供高阻抗。
  10. 如申請專利範圍第7項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號等於該負載輸出訊號時，該第二PMOS電晶體、該第二NMOS電晶體、該第三NMOS電晶體、該第三PMOS電晶體、該第四PMOS電晶體，以及第四NMOS電晶體為關閉。
  11. 如申請專利範圍第7項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該第一級放大電路依據該第一控制訊號以提供電流至該負載輸出端，該電流供應/電流吸入之致能電路產生該電流供應訊號，用以使該第二級放大電路依據該電流供應訊號以提供電流至該負載輸出端。
  12. 如申請專利範圍第11項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該第一輸出端的電壓為低電位，該第一PMOS電晶體及該第二PMOS電晶體為導通，該第一PMOS電晶體提供電流至該負載輸出端，因為該第二 PMOS電晶體導通，該第二PMOS電晶體的源極的電壓為低電位，而使該第二NMOS電晶體導通，該第二NMOS電晶體的汲極的電壓接近低電位，而使該第四PMOS電晶體為導通，並提供電流至該負載輸出端。
  13. 如申請專利範圍第12項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該第二輸出端的電壓為低電位，故第一NMOS電晶體及該第三NMOS電晶體為關閉，因沒有電流路徑，該第三PMOS電晶體為關閉，該第三PMOS電晶體的汲極的電壓接近該低電位，故該第四NMOS電晶體為關閉。
  14. 如申請專利範圍第13項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該電流供應/電流吸入之致能電路產生該電流供應訊號係表示該第二NMOS電晶體的汲極之電壓接近該低電位、且該第三PMOS電晶體的汲極之電壓接近該低電位，該電流供應/電流吸入之致能電路依據該第一控制訊號及該第二控制訊號，進而產生該電流供應訊號。
  15. 如申請專利範圍第7項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號小於該負載輸出訊號時，該第一級放大電路依據該第二控制訊號進而由該負載輸出端吸入電流，該電流供應/電流吸入之致能電路產生該電流吸入訊號，進而使該第二級放大電路依據該電流吸入訊號由該負載輸出端吸入電流。
  16. 如申請專利範圍第15項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號小於該負載輸出訊號時，該第二輸出端的電壓為該高電位，故該第一NMOS電晶體及該第三NMOS電晶體導通，該第一NMOS電晶體由該負載輸出端(OUT)吸入電流，因為該第三NMOS電晶體導通，所以該第三NMOS電晶體的源極的電壓為該高電位，因此使該第三PMOS電晶體也導通，該第三PMOS電晶體的汲極的電壓接近該高電位，故該第四NMOS電晶體亦導通，並由該負載輸出端吸入電流。
  17. 如申請專利範圍第16項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號小於該負載輸出訊號時，該第一輸出端的電壓為該高電位，故第一PMOS電晶體及該第二PMOS電晶體為關閉，由於沒有電流路徑，該第二NMOS電晶體為關閉，該第二NMOS電晶體的汲極的電壓接近該高電位，故該第四PMOS電晶體為關閉。
  18. 如申請專利範圍第17項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該電流供應/電流吸入之致能電路產生該電流吸入訊號係表示該第二NMOS電晶體的汲極之電壓接近該高電位、且該第三PMOS電晶體的汲極之電壓接近該高電位，該電流供應/電流吸入之致能電路依據該第一控制訊號及該第二控制訊號，進而產生該電流供應訊號。
  19. 一種省電的運算放大器輸出級之增強迴轉率系 統，包含：一運算放大器，其具有一非反相輸入端、一反相輸入端、一第一輸出端，以及一第二輸出端，該非反相輸入端接收一輸入訊號，該反相輸入端連接至一負載輸出端，用以接收一負載輸出訊號，其中，該運算放大器根據該輸入訊號及該負載輸出訊號，用以於該第一輸出端及該第二輸出端分別產生一第一控制訊號及一第二控制訊號；一第一級放大電路，其連接至該第一輸出端、該第二輸出端、及該負載輸出端，該第一級放大電路依據該第一控制訊號及該第二控制訊號以分別提供電流至該負載輸出端、或由該負載輸出端吸入電流，其中，該第一級放大電路包含一第一PMOS電晶體及一第一NMOS電晶體，該第一PMOS電晶體的閘極連接該第一輸出端以接收該第一控制訊號，其源極連接至一高電位，以及其汲極連接至該負載輸出端，該第一NMOS電晶體的閘極連接該第二輸出端以接收該第二控制訊號，其源極連接至一低電位，以及其汲極連接至該負載輸出端；一電流供應/電流吸入之致能電路，連接至該第一輸出端，以及該第二輸出端，並接收一第一致能輸入訊號、及一第二致能輸入訊號，其中，該電流供應/電流吸入之致能電路依據該第一控制訊號、該第二控制訊號、該第一致能輸入訊號及該第二致能輸入訊號以分別產生一電流供應訊號、一電流吸入訊號，以及一關閉訊號，其中，該電流供應/電流吸入之致能電路包含一第二PMOS電晶 體、一第二NMOS電晶體、一第一阻抗裝置、一第三NMOS電晶體、一第三PMOS電晶體、及一第二阻抗裝置，該第二PMOS電晶體的閘極連接該第一輸出端以接收該第一控制訊號，以及其汲極連接至該低電位，該第二NMOS電晶體的閘極連接該高電位，以及其源極連接至該第二PMOS電晶體的源極，該第一阻抗裝置具有一第一端連接至該第二NMOS電晶體的汲極，以及一第二端連接至該高電位，該第三NMOS電晶體的閘極連接該第二輸出端以接收該第二控制訊號，以及其汲極連接至該高電位，該第三PMOS電晶體的閘極連接至該低電位，以及其源極連接至該第三NMOS電晶體的源極，該第二阻抗裝置具有一第三端連接至該第三PMOS電晶體的汲極，以及一第四端連接至該低電位；以及一第二級放大電路，其連接至該電流供應/電流吸入之致能電路，以及該負載輸出端，該第二級放大電路依據該電流供應訊號及該電流吸入訊號以分別提供電流至該負載輸出端，或者由該負載輸出端吸入電流；其中，當電流供應/電流吸入之致能電路產生關閉訊號時，該電流供應/電流吸入之致能電路及該第二級放大電路則為關閉。
  20. 如申請專利範圍第19項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號等於該負載輸出訊號時，該電流供應/電流吸入之致能電路產生該關閉訊號。
  21. 如申請專利範圍第19項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第二級放大電路包含：一第四PMOS電晶體，其閘極連接該第二PMOS電晶體的源極，其源極連接至該高電位，以及其汲極連接至該負載輸出端；以及一第四NMOS電晶體，其閘極連接該第三NMOS電晶體的源極，其源極連接至該低電位，以及其汲極連接至該負載輸出端。
  22. 如申請專利範圍第21項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第一阻抗裝置及該第二阻抗裝置為電阻。
  23. 如申請專利範圍第21項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該第一阻抗裝置及該第二阻抗裝置為電流源，用以提供高阻抗。
  24. 如申請專利範圍第21項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當沒有該第一致能輸入訊號及該第二致能輸入訊號時，該第二NMOS電晶體、該第三PMOS電晶體、該第四PMOS電晶體，以及第四NMOS電晶體為關閉。
  25. 如申請專利範圍第24項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號等於該負載輸出訊號時，該電流供應/電流吸入之致能電路產生該關閉訊號。
  26. 如申請專利範圍第24項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號大於該負載輸出訊號時，該第一級放大電路依據該第一控制訊號以提供電流至該負載輸出端。
  27. 如申請專利範圍第26項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該電流供應/電流吸入之致能電路產生該電流供應訊號，用以使該第二級放大電路依據該電流供應訊號進而提供電流至該負載輸出端。
  28. 如申請專利範圍第24項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，當該輸入訊號小於該負載輸出訊號時，該第一級放大電路依據該第二控制訊號用以由該負載輸出端吸入電流。
  29. 如申請專利範圍第28項所述之省電的運算放大器輸出級之增強迴轉率系統，其中，該電流供應/電流吸入之致能電路產生該電流吸入訊號，用以使該第二級放大電路依據該電流吸入訊號而由該負載輸出端吸入電流。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070024328A1 (en) * 2005-08-01 2007-02-01 Shin Soon-Kyun Output driver with maintained slew rate
US20070279127A1 (en) * 2006-06-02 2007-12-06 Jong-Haeng Lee High Linearity Modulation System and Modulation Method
TW200812224A (en) * 2006-08-29 2008-03-01 Ili Technology Corp Amplifying circuit having a pull-up circuit and a pull-down circuit for boosting slew rate
TW200849803A (en) * 2007-06-14 2008-12-16 Sitronix Technology Corp Apparatus capable of increasing slew rate of operational amplifier (OPMP)
US20110084733A1 (en) * 2009-10-13 2011-04-14 Himax Technologies Limited Driving circuit with slew-rate enhancement circuit
TW201145958A (en) * 2010-06-15 2011-12-16 Mstar Semiconductor Inc A fast phase locking system for automatically calibrated fractional-N PLL
US20120105155A1 (en) * 2009-06-22 2012-05-03 Renesas Electronics Corporation Pulse width modulation circuit and voltage-feedback class-d amplifier circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070024328A1 (en) * 2005-08-01 2007-02-01 Shin Soon-Kyun Output driver with maintained slew rate
US20070279127A1 (en) * 2006-06-02 2007-12-06 Jong-Haeng Lee High Linearity Modulation System and Modulation Method
TW200812224A (en) * 2006-08-29 2008-03-01 Ili Technology Corp Amplifying circuit having a pull-up circuit and a pull-down circuit for boosting slew rate
TW200849803A (en) * 2007-06-14 2008-12-16 Sitronix Technology Corp Apparatus capable of increasing slew rate of operational amplifier (OPMP)
US20120105155A1 (en) * 2009-06-22 2012-05-03 Renesas Electronics Corporation Pulse width modulation circuit and voltage-feedback class-d amplifier circuit
US20110084733A1 (en) * 2009-10-13 2011-04-14 Himax Technologies Limited Driving circuit with slew-rate enhancement circuit
US8022730B2 (en) * 2009-10-13 2011-09-20 Himax Technologies Limited Driving circuit with slew-rate enhancement circuit
TW201145958A (en) * 2010-06-15 2011-12-16 Mstar Semiconductor Inc A fast phase locking system for automatically calibrated fractional-N PLL

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