CN1697320A - 采用灵敏放大器结构的下降沿cmos触发器 - Google Patents

采用灵敏放大器结构的下降沿cmos触发器 Download PDF

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CN1697320A CN 200510011937 CN200510011937A CN1697320A CN 1697320 A CN1697320 A CN 1697320A CN 200510011937 CN200510011937 CN 200510011937 CN 200510011937 A CN200510011937 A CN 200510011937A CN 1697320 A CN1697320 A CN 1697320A
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Abstract

采用灵敏放大器结构的下降沿D触发器属于D触发器设计技术领域,其特征在于:所述触发器的第一级是由两个反相器相互首尾相接构成的灵敏放大器,两个相接点分别形成SALATCH_P、SALATCH_N节点,而第二级则由两个缓冲反相器、两个CMOS传输门、电位保持电路以及输出反相器依次连接而成,所述SALATCH_P、SALATCH_N分别与所述两个缓冲反相器的输入端相连。本发明具有结构简单、电路面积小、功耗低的优点,相应地,延时特性、建立时间和亚稳态时间特性得到了改善。

Description

采用灵敏放大器结构的下降沿CMOS触发器
技术领域
“采用灵敏放大器结构的下降沿CMOS触发器”直接应用的技术领域是采用灵敏放大器结构的下降沿低功耗触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的且需要下降沿触发的低功耗CMOS触发器电路单元。
背景技术
随着CMOS集成电路制造工艺的进步,集成电路的规模和复杂性日益增大,集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格,在大规模数字电路系统中,时钟网络消耗的能量占整个电路总耗能的比例一直居高不下;其中,电路工作状态下,消耗在时钟互连线网和时序电路单元(触发器:Flip-Flop)的能量又成为时钟网络能耗的重要来源,并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte,N.Vijaykrishnan,and Mary Jane Irwin,“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”,IEEE Transactions on Very Large Scale Integration(VLSI)Systems,vol.10,no.6,pp.844-855,December 2002.)。
同时在大规模集成电路的设计中,会用到时钟下降沿触发的触发器,这类触发器常用来优化电路时序,改进流水线结构。随着对大规模集成电路的设计性能要求的不断提高,下降沿触发器运用愈来愈多,它的功耗和延时性能在集成电路领域愈加受到关注。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下,CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数,即:PDynamic=CLVDDVSwingfα         (1)
其中,f为电路的工作频率,α为信号活性。从式(1)中可见,减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网,时钟信号线网具有大互连线寄生电容和高信号活性的特点,通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计,其中也不乏下降沿触发器电路的使用。如图1所示是下降沿触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的下降沿触发器电路单元基本电路结构。这里以Verisilicon 0.15μm工艺数字标准单元库中互补输出,上升沿触发的触发器电路单元FFDNHD1X为例说明(见文献“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number:GSMC_L015S7G0_SPI_V 1.3 &“VeriSilicon GSMC 0.15μm High-DensityStandard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单,只需将三态反相器的cn端与c端的连接方式交换,就能从上升沿触发变成下降沿触发,它的缺点在于时钟反相器的负载较大,功耗大,不适合低时钟信号摆幅时钟网络系统的设计。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai:“A Reduced Clock-Swing Flip-Flop(RCSFF)for 63% Power Reduction”′,IEEEJOURNAL OF SOLID-STATE CIRCUITS,VOL.33,NO.5,MAY 1998,PP.807-811.),在此基础上,Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang,H.Yang,and H.Wang,“Low clock-swing conditional-precharge flip-flop for more than30% power reduction,”Electron.Lett.,vol.36,no.9,pp.785-786,Apr.2000.)如图3所示。但他们都只涉及上升沿触发的情形,没有提及低功耗下降沿触发器的设计。且这类触发器结构本身只用到一个单相位的时钟,没有时钟反相器,不可能应用传统的交换clk和ckn(clk的反相)的方式来实现下降沿触发器。如果我们简单地对时钟加一个反相器,再运用SAFF_CP,那这个反相器一直在空翻,耗费大量能量,并且恶化了延时,无法适应低功耗的要求。如果我们寻找一种条件预放式的触发器,电路结构与SAFF_CP对偶,那么由于P管相对于N管较弱的充电能力,使得电路时延极大,在实际运用中不可行。低功耗下降沿触发器的设计一定程度上存在着空白。
G.M.Blare提到一种高速差分双边沿触发型触发器(见文献G.M.Blare,“Comments on‘NewSingle-Clock COMS Latchs and Flip-Flops with Improved Speed and Power Savings’,”IEEE J.Solid-State Circuits,Vol.32,NO.10,pp.1610-1611,Oct.1997.),如图4所示。它从本质上讲还是上升沿触发,其下降沿触发部分的设计主要是利用了时钟反相器。但是它的部分电路结构有启发意义。
发明内容
本发明的目的是为了适应低功耗要求,提出一种采用灵敏放大器结构的下降沿触发器结构。其电路结构简单,两个互补输出端信号翻转延时较为对称,延时性能有明显的改善,相比传统的数字标准单元可节省20%以上的功耗,如图5所示。
本发明的特征在于:
1、所述D触发器含有:
灵敏放大级,包括:
两个反相器记为XIVG16和XIVG15,该反相器XIVG16的输出端与反相器XIVG15的输入端相连,构成节点SALATCN_N;该反相器XIVG16的输入端与反相器XIVG15的输出端相连,构成节点SALATCN_P;
第1NMOS管,记为MN1管,该MN1管的源极和所述节点SALATCN_P相连;该MN1管的栅极接输入数据信号DB;该MN1管的衬底接地;
第2NMOS管,记为MN2管,该MN2管的源极和所述节点SALATCN_N相连;该MN1管的衬底接地;该MN1管的栅极接输入数据信号D;该D信号和所述信号DB反相;
第3NMOS管,记为MN3管,该MN3管的源极同时与所述MN1管和MN2管的漏极相连;该MN3管的栅极接时钟信号CLK的反相信号CKN;该MN3管的衬底和漏极相连后接地;
第一反相器记为XIVG1,该反相器的输入端接输入信号D,输出是该输入数据信号的反相信号DB,接到所述MN1管的栅极;
触发器输出级,含有:
第4反相器,记为缓冲反相器XIVG4,该反相器XIVG4的输入端与所述节点SALATCN_P相连;
第5反相器,记为缓冲反相器XIVG5,该反相器XIVG5的输入端与所述节点SALATCN_N相连;
第1CMOS传输门,记为XOUT1,由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相连后与所述缓冲反相器XIVG4的输出端相连;
第2CMOS传输门,记为XOUT2,由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相连后与所述缓冲反相器XIVG5的输出端相连;
第0反相器,记为XIVG0,时钟信号CLK的反相信号CKN同时接入所述反相器XIVG0的输入端以及所述第1、第2两个CMOS传输门中PMOS管的栅极;所述反相器XIVG0的输出端同时与所述第1、第2两个CMOS传输门中NMOS管的栅极相连;
电位保持器,含有两个相互之间首尾相接的反相器,分别记为XIVG6、XIVG7,其中,所述反相器XIVG6的输入端和反相器XIVG7的输出端相连后与所述第1COMS传输门中NMOS管和PMOS管的漏极相连,形成节点QI;所述反相器XIVG6的输出端和反相器XIVG7的输入端相连后与所述第2COMS传输门中NMOS管和PMOS管的漏极相连,形成节点QNI;
第2反相器,记为XIVG2,该反相器的输入端与所述QI节点相连,而输出端产生所述CMOS触发器的输出信号Q;
第3反相器,记为XIVG3,该反相器的输入端与所述QNI节点相连,而输出端产生所述CMOS触发器的输出信号Qb。
2、所述D触发器是一种具有置位功能的下降沿D触发器,还含有:
第4NMOS管,记为M4管,该M4管的源极与所述MN1管和MN2管的漏极相连;该M4管的漏极与所述MN3管的源极相连;该M4管的衬底接地;
第10反相器,记为XIVG000,该反相器的输入端与所述M4管的栅极相连后连接置位信号SN;
第5NMOS管,记为M5管,该M5管的栅极接所述反相器XIVG000的输出端;该M5管的源极接所述节点SALATCH_N;该M5管的漏极和衬底相连后接地;
第6NMOS管,记为M6管,该M6管的源极接所述节点QI;该M6管的漏极和衬底相连后接地,而栅极接置位信号SN的反相信号S。
3、所述D触发器是一种具有复位功能的下降沿D触发器,还含有:
第4NMOS管,记为M4管,该M4管的源极与所述MN1管和MN2管的漏极相连;该M4管的漏极与所述MN3管的源极相连;该M4管的衬底接地;
第10反相器,记为XIVG000,该反相器的输入端与所述M4管的栅极相连后连接复位信号RN;
第5NMOS管,记为M5管,该M5管的栅极接所述反相器XIVG000的输出端;该M5管的源极接所述节点SALATCH_P;该M5管的漏极和衬底相连后接地;
第6NMOS管,记为M6管,该M6管的源极接所述节点QNI;该M6管的漏极和衬底相连后接地,而栅极接复位信号RN的反相信号R。
4、所述D触发器是一种具有置位和复位功能的下降沿D触发器,还含有:
置位时截断输入通路用的NMOS管,记为MS4管,该MS4管的源极与所述MN1管的漏极相连;该MS4管的漏极接所述MN3管的源极;
复位时截断输入通路用的NMOS管,记为MR4管,该MR4管的源极与所述MN2管的漏极相连;该MR4管的漏极接所述MN3管的源极;该MR4管的衬底与所述MS4管的衬底相连后接地;
第10反相器,记为XIVG000,该反相器的输入端与所述MS4管的栅极相连后连接置位信号SN;该反相器输出反相后的置位信号S;
或非门,记为XNR1X,该或非门的一个输入端与所述MR4的栅极相连后接复位信号RN,而另一个输入端接反相后的置位信号S;
复位信号控制的第1个下拉NMOS管,记为MR5管;该MR5管的栅极接所述或非门XNR1X的输出复位信号R;该MR5的源极接所述节点SALATCH_P,而漏极和衬底相连后接地;
复位信号控制的第2个下拉NMOS管,记为MR6管;该MR6管的源极接所述节点QNI;该MR6管的栅极接复位信号R,而漏极和衬底相连后接地;
置位信号控制的第1个上拉PMOS管,记为MS5管;该MS5管的栅极接置位信号SN;该MS5的源极接所述节点SALATCH_P,而漏极和衬底相连后接电源VDD;
置位信号控制的第2个上拉PMOS管,记为MS6管;该MS6管的栅极接置位信号SN;该MS5的源极接所述节点QNI,而漏极和衬底相连后接电源VDD。
5、所述D触发器是一种具有扫描测试功能的下降沿D触发器,还含有:扫描测试控制电路,该电路含有:
第1CMOS传输门,记为XTG1G1,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2CMOS传输门,记为XTG1G2,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为XIVG00,该反相器的输入端在和所述第1CMOS传输门中PMOS管的栅极、第2CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1CMOS传输门中NMOS管的栅极、第2CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的MN2管的栅极、第1反相器XIVG1的输入端发送输入数据信号FD。
6、所述D触发器是一种具有异步置位功能和扫描测试功能的下降沿D触发器,比前面提到异步置位功能的下降沿D触发器的还含有:
扫描测试控制电路,该电路含有:
第1CMOS传输门,记为XTG1G1,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2CMOS传输门,记为XTG1G2,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为XIVG00,该反相器的输入端在和所述第1CMOS传输门中PMOS管的栅极、第2CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1CMOS传输门中NMOS管的栅极、第2CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的MN2管的栅极、第1反相器XIVG1的输入端发送输入数据信号FD。
7、所述D触发器是一种具有异步复位功能和扫描测试功能的下降沿D触发器,比前面提到异步复位功能的下降沿D触发器还含有:
扫描测试控制电路,该电路含有:
第1CMOS传输门,记为XTG1G1,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2CMOS传输门,记为XTG1G2,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为XIVG00,该反相器的输入端在和所述第1CMOS传输门中PMOS管的栅极、第2CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1CMOS传输门中NMOS管的栅极、第2CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的MN2管的栅极、第1反相器XIVG1的输入端发送输入数据信号FD。
8、所述D触发器是一种具有异步置位和复位功能且具有扫描测试功能的下降沿D触发器,比前面提到异步置位和复位功能的下降沿D触发器还含有:
扫描测试控制电路,该电路含有:
第1CMOS传输门,记为XTG1G1,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2CMOS传输门,记为XTG1G2,该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为XIVG00,该反相器的输入端在和所述第1CMOS传输门中PMOS管的栅极、第2CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1CMOS传输门中NMOS管的栅极、第2CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的MN2管的栅极、第1反相器XIVG1的输入端发送输入数据信号FD。
本发明的有益效果是:与传统的数字标准单元触发器电路FFDNHD1X比较,本发明提出的FFDNHD1X_SCB_FCS触发器在相同的测试条件下,可以节省高于20%的功耗。并且电路的结构得到简化,电路面积较小,电路延时特性,建立时间和亚稳态时间特性改善明显。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.下降沿触发器电路单元示意图,D为数据信号输入端,CKN为时钟信号输入端,Q和Qb为互补信号输出端;
图2.Verisilicon 0.15μm工艺数字标准单元库中互补输出且下降沿触发的触发器电路单元FFDNHD1X电路结构图;
图3.SAFF_CP触发器电路结构图;
图4.一种高速差分双边沿触发型触发器的电路结构图;
图5.本发明所述的灵敏放大器结构的下降沿触发器FFDNHD1X_SCB_FCS电路结构图。
图6.另一种灵敏放大器结构的下降沿触发器电路结构图。
图7.一种改进型灵敏放大器结构的下降沿触发器电路结构图。
图8.带异步置位端的FFDNSHD1X_SCB_FCS触发器电路结构图。
图9.带异步复位端的FFDNRHD1X_SCB_FCS触发器电路结构图。
图10.带异步置位、复位端的FFDNSRHD1X_SCB_FCS触发器电路结构图。
图11.带扫描测试功能端的FFSDNHD1X_SCB_FCS触发器电路结构图。
图12.带扫描测试功能端及异步置位端的FFSDNSHD1X_SCB_FCS触发器电路结构图。
图13.带扫描测试功能端及异步复位端的FFSDNRHD1X_SCB_FCS触发器电路结构图。
图14.带扫描测试功能端及异步置位复位端的FFSDNSRHD1X_SCB_FCS触发器电路结构图。
具体实施方式
本发明解决其技术问题的技术方案是:本发明提出的采用灵敏放大器结构的下降沿触发器FFDNHD1X_SCB_FCS,如图5所示。第一级电路的核心结构是由两个反相器首尾相接构成的灵敏放大器结构。这一结构存在正反馈,能够加速状态的稳定,其双稳态特性又便于保存住数据。D信号以差分输入结构分别控制SALATCH_P,SALATCH_N的两条下拉放电回路,达到互补输入。再由ckn驱动N管一并控制放电回路。这样做首先用N管放电来驱动电路,电路工作速度快,其次是用差分输入,版图较为对称,上升时延、下降时延相差不大。第二级电路依次采用缓冲反相器,传输门,电位保持单元(holder),输出级。为了提高电路工作速度,本发明采用了完全对称的结构,虽然从纯粹逻辑功能的角度,图5中缓冲反相器XIVG5和传输门XOUT2也许是多余的,但有了它们,对第二级的节点QI、QNI就不仅仅是单纯的灌电流或者拉电流,而是对其中一个节点灌电流的同时,对另一个节点拉电流。上述设计明显降低了电路的时延,同时使电路输出端上升沿延时和下降沿延时较为对称。且这样设计之后,对电路第二级节点的驱动的任务主要由两个缓冲反相器承担,电位保持单元(holder)的管子尺寸可以做得很小,也就减小了节点QI、QNI的电容,从而提高了电路工作速度。其中,电位保持单元(holder)不仅消除了传输门输出端的三态效应,而且还在一定程度上成了一个提速单元。
当ckn为低电平时第一级放电回路被截断,D和DB信号输入支路被封锁,QI、QNI、SALATCH_P,SALATCH_N节点电位在电位保持单元(holder)的作用下得以保持。当ckn上升沿来临时,第一级放电回路打开,SALATCH_P,SALATCH_N电位随输入D和DB信号的翻转而翻转。注意此时传输门XOUT1,XOUT2是封锁的,所以两个缓冲器XIVG4、XIVG5是近乎空载的。同时第二级在HOLDER的作用下保持原有状态。当时钟下降沿到达时,D和DB输入路径被切断,第一级保持原有状态不变,传输门打开,驱动第二级变到新状态输出。当然,如果我们把第一级的尺寸加大,不要这两个缓冲器XIVG4、XIVG5,而让灵敏放大器直接驱动后级,这在逻辑上是可行的,但有了这两个缓冲器,很好地隔离了两级节点电容,有利于减小灵敏放大器尺寸,避免了小管子驱动大负载,使电路性能比较稳定,整体延时得到降低。此电路虽然没有预充,预放过程,但只要D状态不变,电路没有随ckn多余的翻转,电路内部电容又都很小,所以很大的减小了功耗!即使是第二级用到了一个时钟反相器,但它的负载是很轻的,相对来说,功耗可以接受。
图6所示电路是图5的雏形。它的基本原理与FFDNHD1X_SCB_FCS相同。不同之处在于:图6所示电路中,D和DB信号是简单地通过两个ckn控制的P管加到节点SALATCH_P,SALATCH_N的,这样做也比较直接简易,第一级电路翻转时,D和DB一边拉电流,一边灌电流,速度也很快。但是这种电路D信号引脚上功耗增加不少,对内部节点电容比较敏感,不易调节。
图7所示电路是图5电路的一种变形与改进。它的基本原理与FFDNHD1X_SCB_FCS相同,不同之处主要是在第一级增加了三个驱动P管。这三个管分别由D、DB、CLK控制,在电路连接方式上与下拉的三个N管对偶,在功能上与下拉的驱动管作用互补。这样做明显降低了时延。不足之处在于功耗有所增加,版图绘制比较困难。
本发明的必要技术特征是:首先,触发器电路采用灵敏放大器结构,D和DB信号在时钟控制下,由放电支路对称输入。其次第二级采用缓冲反相器,传输门,电位保持单元(holder)的结构:用缓冲反相器来隔离两级节点电容;用传输门来控制时序;用电位保持单元来消除三态节点,稳定电位,提高速度。最后,第二级电路采用完全对称结构,将第一级保存的数据独立送至第二级,这样提高了第二级工作速度,还使得数据输出端上升沿延时、下降沿延时比较对称。
为了比较本发明所提出的FFDNHD1X_SCB_FCS触发器相对于传统的触发器电路FFDNHD1X的性能特点,我们采用Versilicon 1.5-V 0.15μm工艺,使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为两种触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz,50%占空比方波信号(0V-1.5V)。数据信号输入D为20MHz,50%占空比方波信号(0V-1.5V)。输入信号转换时间为0.104ns。触发器电路输出端接20fF电容负载。其中Q Loaded,Qb Empty代表Q输出端接20fF电容负载,其互补输出端Qb空载(即不接负载)。Qb Loaded,Q Empty代表Qb输出端接20fF电容负载,而Q输出端空载。动态功耗数据单位为微瓦特(uW)。
               表1触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFDNHD1X   5.816   5.851
  FFDNHD1X_SCB_FCS   4.614   4.608
  节省功耗比例   20.7%   21.2%
表2所示为两种触发器电路延时性能的比较。时延性能的定义方式如下:当输入数据D信号的翻转远远提前于clk的跳变沿时,clk到输出Q的延时不受亚稳态效应的影响,此延时称为静态时延,静态时延的105%定义为延时(Delay)。当clk到输出Q的延时等于Delay(即静态时延的105%)时,输入数据D信号的翻转相对于clk的跳变沿的提前时间定义为亚稳态周期(Tmp);亚稳态周期和此时延时的和定义为总延时(即Total Delay=Tmp+Delay)。
两种触发器电路采用相同的电路配置,输入信号转换时间为0.05ns,互补输出端Q和Qb负载为0.02pF。RISE和FALL分别表示输出信号上升沿和输出信号下降沿;Tmp、Delay和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是纳秒(ns)。
                        表2触发器Total Delay比较
  跳变沿               RISE                FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFDNHD1X   47   269   316   76   388   464
  FFDNHD1X_SCB_FCS   118   207   325   126   278   405
表3为两种结构触发器版图面积比较。其中在版图设计的规则中,其宽度固定,长度必须为0.56um的整数倍。长度的单位是微米(um)。面积的单位是平方微米(um2)。
                           表3触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFDNHD1X   4.32   9.52   9.52*4.32
  FFDNHD1X_SCB_FCS   4.32   10.08   10.08*4.32
由上述数据的比较可以看出,本发明所采用的可测试触发器的结构与传统的数字标准单元的相应结构相比,在功耗上有较大的优势,同时总延时的性能也有较大的改善,TotalDelay和版图面积基本相当。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。
在此结构系列中,考虑扩展功能端的设置,则有以下几种触发器。
1.FFDNSHD1X_SCB_FCS即为仅具有置位功能的此系列下降沿D触发器,如图8所示。其基本原理与FFDNHD1X_SCB_FCS一致。在置位功能的实现上,通过在第一级放电回路串一N管(M4),保证在置位时截断输入通路,然后利用电路正反馈特性,只需在第一级节点SALATCH_N,第二级节点QI上分别接一个置位信号S控制的下拉N管(M5、M6)就可以了。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFDNSHD1X比较结果如表11、表12和表13所示。测试条件为SN输入信号为1.5V直流电平,其他条件与FFDNHD1X_SCB_FCS的测试条件相同。
               表11触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFDNSHD1X   6.173   6.209
  FFDNSHD1X_SCB_FCS   4.899   4.900
  节省功耗比例   20.6%   21.1%
                        表12触发器Total Delay比较
  跳变沿           RISE                FALL
Tmp   Delay   TotalDelay Tmp Delay Total Delay
  FFDNSHD1X   69   281   350   73   394   467
  FFDNSHD1X_SCB_FCS   117   246   363   138   294   432
                        表13触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFDNSHD1X   4.32   10.64   10.64*4.32
  FFDNSHD1X_SCB_FCS   4.32   11.76   11.76*4.32
2.FFDNRHD1X_SCB_FCS即为仅具有复位功能的此系列下降沿D触发器,如图9所示。其基本原理与FFDNHD1X_SCB_FCS一致。在复位功能的实现上,通过在第一级放电回路串一N管(M4),保证在复位时截断输入通路,然后利用电路正反馈特性,只需在第一级节点SALATCH_P,第二级节点QNI上分别接一个复位信号R控制的下拉N管(M5、M6)就可以了。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFDNRHD1X比较结果如表21、表22和表23所示。测试条件为RN输入信号为1.5V直流电平,其他条件与FFDNHD1X_SCB_FCS的测试条件相同。
                表21触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFDNRHD1X   6.701   6.695
  FFDNRHD1X_SCB_FCS   4.659   4.664
  节省功耗比例   30.5%   30.3%
             表22触发器Total Delay比较
  跳变沿             RISE             FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFDNRHD1X   85   286   371   91   395   486
  FFDNRHD1X_SCB_FCS   117   251   368   151   297   448
                      表23触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFDNRHD1X   4.32   12.32   12.32*4.32
  FFDNRHD1X_SCB_FCS   4.32   12.32   12.32*4.32
3.FFDNSRHD1X_SCB_FCS即为仅具有置位、复位功能的此系列下降沿D触发器,如图10所示。其基本原理与FFDNHD1X_SCB_FCS一致。在置位、复位功能的实现上,通过在第一级放电回路串两只N管(MS4、MR4),保证在置位、复位时截断输入通路,然后利用电路正反馈特性,只需在第一级节点SALATCH_P,第二级节点QNI上分别接一个置位信号SN控制的上拉P管(MS5、MS6)实现置位;在第一级节点SALATCH_P,第二级节点QNI上分别接一个复位信号R控制的下拉N管(M5、M6)实现复位。这里之所以采用下拉来实现复位是由于N管开启速度快,放电能力强,可以使用小尺寸管子:之所以采用P管上拉来实现置位是由于版图设计方便的考虑。置位复位优先级由RN,SN组合逻辑决定。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFDNSRHD1X比较结果如表31、表32和表33所示。测试条件为SN、RN输入信号为1.5V直流电平,其他条件与FFDNHD1X_SCB_FCS的测试条件相同。
                表31触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFDNSRHD1X   6.438   6.460
  FFDNSRHD1X_SCB_FCS   5.162   5.152
  节省功耗比例   20.0%   20.2%
                          表32触发器Total Delay比较
  跳变沿               RISE                FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFDNSRHD1X   116   284   400   97   414   511
  FFDNSRHD1X_SCB_FCS 163 244 407 180 300 480
                      表33触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFDNSRHD1X   4.32   13.44   13.44*4.32
  FFDNSRHD1X_SCB_FCS   4.32   15.12   15.12*4.32
4.FFSDNHD1X_SCB_FCS即为具有扫描测试功能的此系列下降沿D触发器,如图11所示。其基本原理与FFDNHD1X_SCB_FCS一致。在扫描测试功能的实现上,通过在基本电路前端增加两个由测试使能端TE控制的,任一时刻只有一个门打开的传输门实现。当TE为高电平时,传输门XTG1G2打开,测试信号TI输入;当TE为低电平时,传输门XTG1G1打开,正常信号D输入。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDNHD1X比较结果如表41、表42和表43所示。测试条件为TE输入信号为0V直流电平,TI信号为与D信号周期相同,相位相反的周期方波,其他条件与FFDNHD1X_SCB_FCS的测试条件相同。
                 表41触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFSDNHD1X   5.964   5.992
  FFSDNHD1X_SCB_FCS   4.756   4.754
  节省功耗比例   20.3%   20.7%
                       表42触发器Total Delay比较
  跳变沿               RISE                FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFSDNHD1X   77   273   350   138   383   521
  FFSDNHD1X_SCB_FCS 151 212 363 157 280 437
        表43触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFSDNHD1X   4.32   12.32   12.32*4.32
  FFSDNHD1X_SCB_FCS   4.32   11.76   11.76*4.32
5.FFSDNSHD1X_SCB_FCS即为具有扫描测试功能及异步置位功能的此系列下降沿D触发器,如图12所示。其基本原理与FFDNSHD1X_SCB_FCS一致。在扫描测试功能的实现上,类似于电路FFSDNHD1X。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDNSHD1X比较结果如表51、表52和表53所示。测试条件为TE输入信号为0V直流电平,TI信号为与D信号周期相同,相位相反的周期方波,其他条件与FFDNSHD1X_SCB_FCS的测试条件相同。
               表51触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFSDNSHD1X   6.180   6.202
  FFSDNSHD1X_SCB_FCS   4.858   4.857
  节省功耗比例   21.4%   21.7%
                            表52触发器Total Delay比较
  跳变沿               RISE              FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFSDNSHD1X   116   276   394   146   393   539
  FFSDNSHD1X_SCB_FCS 166 242 408 239 294 533
                           表53触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFSDNSHD1X   4.32   13.44   13.44*4.32
  FFSDNSHD1X_SCB_FCS   4.32   13.44   13.44*4.32
6.FFSDNRHD1X_SCB_FCS即为具有扫描测试功能及异步复位功能的此系列下降沿D触发器,如图13所示。其基本原理与FFDNRHD1X_SCB_FCS一致。在扫描测试功能的实现上,类似于电路FFSDNHD1X。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFSDNRHD1X比较结果如表61、表62和表63所示。测试条件为TE输入信号为0V直流电平,TI信号为与D信号周期相同,相位相反的周期方波,其他条件与FFDNRHD1X_SCB_FCS的测试条件相同。
               表61触发器动态功耗比较
  Q Loaded,Qb Empty(uW)   Qb Loaded,QEmpty(uW)
  FFSDNRHD1X   6.180   6.202
  FFSDNRHD1X_SCB_FCS   4.858   4.857
  节省功耗比例   21.4%   21.7%
                          表62触发器Total Delay比较
  跳变沿               RISE            FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFSDNRHD1X   129   294   423   73   417   589
  FFSDNRHD1X_SCB_FCS 196 241 437 177 288 465
                            表63触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFSDNRHD1X   4.32   15.68   15.68*4.32
  FFSDNRHD1X_SCB_FCS   4.32   14.00   14.00*4.32
7.FFSDNSRHD1X_SCB_FCS即为具有扫描测试功能及异步置位复位功能的此系列下降沿D触发器,如图14所示。其基本原理与FFDNSRHD1X_SCB_FCS一致。在扫描测试功能的实现上,类似于电路FFSDNHD1X。其电路的功耗、延时和面积性能与Verisilicon 1.5-V0.15μm工艺数字标准单元库中具有相同功能的单元FFSDNSRHD1X比较结果如表71、表72和表73所示。测试条件为TE输入信号为0V直流电平,TI信号为与D信号周期相同,相位相反的周期方波,其他条件与FFDNSRHD1X_SCB_FCS的测试条件相同。
     表71触发器动态功耗比较
  Q Loaded,   Qb Loaded,Q
  Qb Empty(uW)   Empty(uW)
  FFSDNSRHD1X   6.494   6.510
  FFSDNSRHD1X_SCB_FCS   5.128   5.089
  节省功耗比例   21.0%   21.8%
                          表72触发器Total Delay比较
  跳变沿             RISE                FALL
  Tmp   Delay   Total Delay   Tmp   Delay   Total Delay
  FFSDNSRHD1X   166   275   441   166   400   566
  FFSDNSRHD1X_SCB_FCS 218 233 451 223 302 525
                        表73触发器版图面积比较
  宽度(um)   长度(um)   面积(um2)
  FFSDNSRHD1X   4.32   16.28   16.28*4.32
  FFSDNSRHD1X_SCB_FCS   4.32   16.80   16.80*4.32

Claims (8)

1、采用灵敏放大器结构的下降沿D触发器,其特征在于,所述D触发器含有:
灵敏放大级,包括:
两个反相器记为(XIVG16)和(XIVG15),该反相器(XIVG16)的输出端与反相器(XIVG15)的输入端相连,构成节点SALATCN_N;该反相器(XIVG16)的输入端与反相器XIVG15的输出端相连,构成节点SALATCN_P;
第1 NMOS管,记为(MN1)管,该(MN1)管的源极和所述节点SALATCN_P相连;该(MN1)管的栅极接输入数据信号DB;该(MN1)管的衬底接地;
第2 NMOS管,记为(MN2)管,该(MN2)管的源极和所述节点SALATCN_N相连;该(MN1)管的衬底接地;该(MN1)管的栅极接输入数据信号D;该D信号和所述信号DB反相;
第3 NMOS管,记为(MN3)管,该(MN3)管的源极同时与所述(MN1)管和(MN2)管的漏极相连;该(MN3)管的栅极接时钟信号CLK的反相信号CKN;该(MN3)管的衬底和漏极相连后接地;
第一反相器记为(XIVG1),该反相器的输入端接输入信号D,输出是该输入数据信号的反相信号DB,接到所述(MN1)管的栅极;
触发器输出级,含有:
第4反相器,记为缓冲反相器(XIVG4),该反相器(XIVG4)的输入端与所述节点SALATCN_P相连;
第5反相器,记为缓冲反相器(XIVG5),该反相器(XIVG5)的输入端与所述节点SALATCN_N相连;
第1 CMOS传输门,记为(XOUT1),由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相连后与所述缓冲反相器(XIVG4)的输出端相连;
第2 CMOS传输门,记为(XOUT2),由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相连后与所述缓冲反相器(XIVG5)的输出端相连;
第0反相器,记为(XIVG0),时钟信号CLK的反相信号CKN同时接入所述反相器(XIVG0)的输入端以及所述第1、第2两个CMOS传输门中PMOS管的栅极;所述反相器(XIVG0)的输出端同时与所述第1、第2两个CMOS传输门中NMOS管的栅极相连;
电位保持器,含有两个相互之间首尾相接的反相器,分别记为(XIVG6)、(XIVG7),其中,所述反相器(XIVG6)的输入端和反相器(XIVG7)的输出端相连后与所述第1 COMS传输门中NMOS管和PMOS管的漏极相连,形成节点QI;所述反相器(XIVG6)的输出端和反相器(XIVG7)的输入端相连后与所述第2 COMS传输门中NMOS管和PMOS管的漏极相连,形成节点QNI;
第2反相器,记为(XIVG2),该反相器的输入端与所述QI节点相连,而输出端产生所述CMOS触发器的输出信号Q;
第3反相器,记为(XIVG3),该反相器的输入端与所述QNI节点相连,而输出端产生所述CMOS触发器的输出信号Qb。
2、根据权利要求1所述的采用灵敏放大器结构的下降沿D触发器,其特征在于:所述D触发器是一种具有置位功能的下降沿D触发器,还含有:
第4 NMOS管,记为(M4)管,该(M4)管的源极与所述(MN1)管和(MN2)管的漏极相连;该(M4)管的漏极与所述(MN3)管的源极相连;该(M4)管的衬底接地;
第10反相器,记为(XIVG000),该反相器的输入端与所述(M4)管的栅极相连后连接置位信号SN;
第5 NMOS管,记为(M5)管,该(M5)管的栅极接所述反相器(XIVG000)的输出端;该(M5)管的源极接所述节点SALATCH_N;该(M5)管的漏极和衬底相连后接地;
第6 NMOS管,记为(M6)管,该(M6)管的源极接所述节点QI;该(M6)管的漏极和衬底相连后接地,而栅极接置位信号SN的反相信号S。
3、根据权利要求1所述的采用灵敏放大器结构的下降沿D触发器,其特征在于:所述D触发器是一种具有复位功能的下降沿D触发器,还含有:
第4 NMOS管,记为(M4)管,该(M4)管的源极与所述(MN1)管和(MN2)管的漏极相连;该(M4)管的漏极与所述(MN3)管的源极相连;该(M4)管的衬底接地;
第10反相器,记为(XIVG000),该反相器的输入端与所述(M4)管的栅极相连后连接复位信号RN;
第5 NMOS管,记为(M5)管,该(M5)管的栅极接所述反相器(XIVG000)的输出端;该(M5)管的源极接所述节点SALATCH_P;该(M5)管的漏极和衬底相连后接地;
第6 NMOS管,记为(M6)管,该(M6)管的源极接所述节点QNI;该(M6)管的漏极和衬底相连后接地,而栅极接复位信号RN的反相信号R。
4、根据权利要求1所述的采用灵敏放大器结构的下降沿D触发器,其特征在于:所述D触发器是一种具有置位和复位功能的下降沿D触发器,还含有:
置位时截断输入通路用的NMOS管,记为(MS4)管,该(MS4)管的源极与所述(MN1)管的漏极相连;该(MS4)管的漏极接所述(MN3)管的源极;
复位时截断输入通路用的NMOS管,记为(MR4)管,该(MR4)管的源极与所述(MN2)管的漏极相连;该(MR4)管的漏极接所述(MN3)管的源极;该(MR4)管的衬底与所述(MS4)管的衬底相连后接地;
第10反相器,记为(XIVG000),该反相器的输入端与所述(MS4)管的栅极相连后连接置位信号SN;该反相器输出反相后的置位信号S;
或非门,记为(XNR1X),该或非门的一个输入端与所述(MR4)的栅极相连后接复位信号RN,而另一个输入端接反相后的置位信号S;
复位信号控制的第1个下拉NMOS管,记为(MR5)管;该(MR5)管的栅极接所述或非门(XNR1X)的输出复位信号R;该(MR5)的源极接所述节点SALATCH_P,而漏极和衬底相连后接地;
复位信号控制的第2个下拉NMOS管,记为(MR6)管;该(MR6)管的源极接所述节点QNI;该(MR6)管的栅极接复位信号R,而漏极和衬底相连后接地;
置位信号控制的第1个上拉PMOS管,记为(MS5)管;该(MS5)管的栅极接置位信号SN;该(MS5)的源极接所述节点SALATCH_P,而漏极和衬底相连后接电源VDD;
置位信号控制的第2个上拉PMOS管,记为(MS6)管;该(MS6)管的栅极接置位信号SN;该(MS5)的源极接所述节点QNI,而漏极和衬底相连后接电源VDD。
5、根据权利要求1所述的采用灵敏放大器结构的下降沿D触发器,其特征在于:所述D触发器是一种具有扫描测试功能的下降沿D触发器,还含有:
扫描测试控制电路,该电路含有:
第1 CMOS传输门,记为(XTG1G1),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2 CMOS传输门,记为(XTG1G2),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为(XIVG00),该反相器的输入端在和所述第1 CMOS传输门中PMOS管的栅极、第2 CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1 CMOS传输门中NMOS管的栅极、第2 CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的(MN2)管的栅极、第1反相器(XIVG1)的输入端发送输入数据信号FD。
6、根据权利要求2所述的采用灵敏放大器结构且具有异步置位功能的下降沿D触发器,其特征在于:所述D触发器是一种具有异步置位功能和扫描测试功能的下降沿D触发器,还含有:
扫描测试控制电路,该电路含有:
第1 CMOS传输门,记为(XTG1G1),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2 CMOS传输门,记为(XTG1G2),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为(XIVG00),该反相器的输入端在和所述第1 CMOS传输门中PMOS管的栅极、第2 CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1 CMOS传输门中NMOS管的栅极、第2 CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的(MN2)管的栅极、第1反相器(XIVG1)的输入端发送输入数据信号FD。
7、根据权利要求3所述的采用灵敏放大器结构且具有异步复位功能的下降沿D触发器,其特征在于:所述D触发器是一种具有异步复位功能和扫描测试功能的下降沿D触发器,还含有:
扫描测试控制电路,该电路含有:
第1 CMOS传输门,记为(XTG1G1),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2 CMOS传输门,记为(XTG1G2),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为(XIVG00),该反相器的输入端在和所述第1 CMOS传输门中PMOS管的栅极、第2 CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1 CMOS传输门中NMOS管的栅极、第2 CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的(MN2)管的栅极、第1反相器(XIVG1)的输入端发送输入数据信号FD。
8、根据权利要求4所述的采用灵敏放大器结构且具有异步置位和复位功能的下降沿D触发器,其特征在于:所述D触发器是一种具有异步置位和复位功能且具有扫描测试功能的下降沿D触发器,还含有:
扫描测试控制电路,该电路含有:
第1 CMOS传输门,记为(XTG1G1),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接输入数据信号D;
第2 CMOS传输门,记为(XTG1G2),该传输门由一个衬底接地的NMOS管和一个衬底偏置的PMOS管两者并接而成,所述两管的源极相接后连接测试信号TI;
测试控制用的反相器,记为(XIVG00),该反相器的输入端在和所述第1 CMOS传输门中PMOS管的栅极、第2 CMOS传输门中NMOS管的栅极相连后接测试使能信号TE;该反相器的输出端和所述第1 CMOS传输门中NMOS管的栅极、第2 CMOS传输门中PMOS管的栅极相连;
所述第1、第2两个CMOS传输门的输出级是第1、第2两个CMOS传输门中所述各管漏极的连接点,它向所述灵敏放大器级电路内所述的(MN2)管的栅极、第1反相器(XIVG1)的输入端发送输入数据信号FD。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101795134A (zh) * 2010-03-18 2010-08-04 中国科学院上海微系统与信息技术研究所 一种降低cmos瞬态功耗的电路
CN101431320B (zh) * 2007-11-08 2010-12-15 中芯国际集成电路制造(上海)有限公司 一种高稳定性d触发器结构
CN102339637A (zh) * 2011-06-01 2012-02-01 北京大学 条件预充的基于灵敏放大器的触发器
CN101145772B (zh) * 2006-09-14 2013-02-13 三星电子株式会社 防止注入电流影响的电子电路和模/数转换电路
CN103607546A (zh) * 2013-10-14 2014-02-26 天津市晶奇微电子有限公司 具有光自适应阈值电压调节机制的异步cmos像素电路
CN104796113A (zh) * 2014-01-17 2015-07-22 苏州芯动科技有限公司 降低亚稳态发生式d触发器设备
CN107733421A (zh) * 2016-11-18 2018-02-23 上海兆芯集成电路有限公司 用于将与时钟信号有关的异步数据信号进行锁存的数据同步器
CN109525222A (zh) * 2018-11-16 2019-03-26 西安邮电大学 一种单相时钟双边沿d触发器
CN111769807A (zh) * 2020-06-11 2020-10-13 上海华虹宏力半导体制造有限公司 灵敏放大型d触发器
CN112838845A (zh) * 2020-12-31 2021-05-25 长江存储科技有限责任公司 低功耗触发器

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145772B (zh) * 2006-09-14 2013-02-13 三星电子株式会社 防止注入电流影响的电子电路和模/数转换电路
CN101431320B (zh) * 2007-11-08 2010-12-15 中芯国际集成电路制造(上海)有限公司 一种高稳定性d触发器结构
CN101795134A (zh) * 2010-03-18 2010-08-04 中国科学院上海微系统与信息技术研究所 一种降低cmos瞬态功耗的电路
CN102339637A (zh) * 2011-06-01 2012-02-01 北京大学 条件预充的基于灵敏放大器的触发器
CN102339637B (zh) * 2011-06-01 2014-07-23 北京大学 条件预充的基于灵敏放大器的触发器
CN103607546A (zh) * 2013-10-14 2014-02-26 天津市晶奇微电子有限公司 具有光自适应阈值电压调节机制的异步cmos像素电路
CN104796113A (zh) * 2014-01-17 2015-07-22 苏州芯动科技有限公司 降低亚稳态发生式d触发器设备
CN107733421A (zh) * 2016-11-18 2018-02-23 上海兆芯集成电路有限公司 用于将与时钟信号有关的异步数据信号进行锁存的数据同步器
CN107733421B (zh) * 2016-11-18 2019-02-26 上海兆芯集成电路有限公司 用于将与时钟信号有关的异步数据信号进行锁存的数据同步器
CN109525222A (zh) * 2018-11-16 2019-03-26 西安邮电大学 一种单相时钟双边沿d触发器
CN109525222B (zh) * 2018-11-16 2022-11-04 西安邮电大学 一种单相时钟双边沿d触发器
CN111769807A (zh) * 2020-06-11 2020-10-13 上海华虹宏力半导体制造有限公司 灵敏放大型d触发器
CN112838845A (zh) * 2020-12-31 2021-05-25 长江存储科技有限责任公司 低功耗触发器
CN112838845B (zh) * 2020-12-31 2022-03-11 长江存储科技有限责任公司 低功耗触发器

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