CN1520037A - 带自动延迟调整功能的电平变换电路 - Google Patents

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Abstract

一种带自动延迟调整功能的电平变换电路，在输入端子(in)的输入信号的振幅电压(第1电源电压VDDL)变高而输出端子(out)的输出信号的振幅电压(第2电源电压VDDH)变低时，自输出端子(out)的信号的下降沿延迟时间容易比上升沿延迟时间变长。但因经倒相器(I1)的反转输入信号被输入电平变换部(L)并被输入N型晶体管(N3)的栅极，所以在输入端子(in)的输入信号下降时，N型晶体管(N3)为ON状态，电流由第2电源电压(VDDH)供给到电平变换部(L)的输出节点(n3)，辅助了在电平变换部(L)中向H电平的变换。从而能使输出信号的下降沿延迟时间特性和上升沿延迟时间特性的平衡保持良好状态。

Description

带自动延迟调整功能的电平变换电路
技术领域
本发明涉及位于电源电压不同的2个逻辑电路之间，将一个逻辑电路输出信号的电平变换后，向另一个逻辑电路输出的电平变换电路。
背景技术
近年来，利用电池供给电源的便携式机器迅猛普及。为了延长电池的驱动时间，迫切要求这些便携式机器中使用的系统节电。而在这些便携式机器中，尤其是携带电话等，除了普通的通话功能外，还要求具备电子邮件、网页的浏览、游戏等多种功能。因此，搭载在这些便携式机器中的半导体集成电路，采用了按照动作所要求的功能来改变内部的各模块的电源电压，使在不要求高速动作的模块中，将电源电压降下来的方法，从而获得多功能化和节电的双效果。其结果，使系统中功能不同的各内部模块出现电源电压的不同情况，在这些功能模块之间就需要变换信号电平的电平变换电路。
现在，参阅图15及图16，对现有技术中一般的信号电平变换电路作一叙述。图15是电平变换电路的结构图，图16是表示其输入波形和输出波形的图形。
在图15所示的电平变换电路中，如图16所示，当具有内部电压电平VDD1的输入信号V(in)输入后，它就动作，由输出端子(out)就可获得被电平变换成外部电压电平VDD2的输出信号V(out)。此外，在图16中，tpLH表示从输入信号V(in)上升起到输出信号V(out)上升的延迟时间，tpHL表示从输入信号V(in)下降起到输出信号V(out)下降的延迟时间。
首先，叙述输入端子(in)的输入信号V(in)，从0V上升到内部电压电平VDD1时的输出信号V(out)的变化。输入信号V(in)的内部电压电平VDD1，被传递给倒相器I1。倒相器I1输出Low(0V)电平的信号，倒相器I2输出内部电压电平VDD1的信号。供给NMOS晶体管N1栅极的输入电压，成为内部电压电平VDD1，该NMOS晶体管N1成为ON状态，另一NMOS晶体管N2的栅极的输入电压为0V，该NMOS晶体管N2成为OFF状态。其结果，供给PMOS晶体管P2的栅极及倒相器I3的输入电压，由外部电压电平VDD2向0V变化，倒相器I3的输出电压从0V向外部电压电平VDD2变化。这时，由于PMOS晶体管P2渐渐成为ON状态，所以供给PMOS晶体管P1的栅极的输入电压，由0V向外部电压电平VDD2变化，PMOS晶体管P1成为OFF状态。
其次，叙述输入端子(in)的输入信号V(in)，由内部电压电平VDD1下降成0V时的输出信号V(out)的变化。这时，倒相器I1输出内部电压电平VDD1的信号，倒相器12输出0V。供给NMOS晶体管N1的栅极的输入电压成为0V，该NMOS晶体管N1成为OFF状态，供给NMOS晶体管N2的栅极的输入电压，成为内部电压电平VDD1，该NMOS晶体管N2成为ON状态。其结果，供给PMOS晶体管P1的栅极的输入电压，从外部电压电平VDD2向0V变化。这时，因PMOS晶体管P1渐渐成为ON状态，所以，供给PMOS晶体管P2的栅极及倒相器13的输入电压，从0V变成外部电压电平VDD2，PMOS晶体管P2成为OFF状态。倒相器13的输出电压，即输出端子out的输出信号，从外部电压电平VDD2向0V变化。
上述动作，以输入信号(in)的电压电平、电源电压VDD1及VDD2、输出信号(out)的电压电平，各自预先设定的一定值为前提，使各晶体管的栅极长及栅极宽等的设计参数最佳化。这样，电平变换电路可以获得最佳的上升沿及下降沿延迟特性。
可是，在所述的现有技术的电平变换电路中，存在着下述问题：使内部电压电平VDD1及外部电压电平VDD2的两电源电压变化后，输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL之间，会出现较大的时间差，延迟时间的平衡性(一致性)不好。图17示出了变更该电源电压时的延迟时间的变化情况。该图示出了当改变内部电源电压VDD1和外部电源电压VDD2时的输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL的特性。在该图中，将内部电源电压VDD1变得越高，上升沿延迟时间tpLH就越短，将外部电源电压VDD2变低时，下降沿延迟时间tpHL逐渐变短，但从中途起(在该图中，是1.35V前后)，又逐渐变长。所以，由此可知：将内部电源电压VDD1设计得越高，并且将外部电源电压VDD2设计得越低，延迟时间的平衡就越糟糕。
于是，作为解决上述问题的技术，有专利文献1。在该专利文献1中，为了改善上升沿及下降沿的延迟时间的平衡，通过在外部制成控制信号，然后将该控制信号输入给电平变换电路，来改变该电平变换电路的上升沿及下降沿延迟时间的特性。
【专利文献1】
特开平11-41090号公告
可是，在上述现有技术的电平变换电路中，存在着下述问题：由于需要将控制信号从外部输入给电平变换电路，所以增大了包括电平变换电路在内的半导体集成电路的电路规模，增加了布线数量，使电路变得复杂起来。
发明内容
本发明旨在解决上述问题，目的是要在电平变换电路中，即使输入侧的电源电压及输出侧的电源电压中的一方或双方的电源电压被变更了，也不需要从外部输入控制信号，就能自动调整输出信号的上升沿及下降沿延迟时间的平衡。
为了达到上述目的，在本发明中，例如，当相对于电平变换后的输出信号的下降沿延迟时间而言，上升沿延迟时间较长而失衡时，作为输出信号，自动地多补偿供给的电流量，缩短上升沿延迟时间，或自动延长输出信号的下降沿延迟时间，从而校正两延迟时间的平衡。
也就是说，本发明之1的带自动延迟调整功能的电平变换电路，其特征在于，包括：输入具有作为第1电源电压与所定电压之间的电位差的第1振幅电压的信号的输入端子；对所述输入端子的输入信号的所述第1振幅电压进行电平变换，使其成为作为第2电源电压与所述所定电压之间的电位差的第2振幅电压的电平变换部；输出经过所述电平变换部变换过的信号的输出端子；以及相应所述第1电源电压及第2电源电压中至少一方的电压值的变更，自动修正被所述电平变换部电平变换后由所述输出端子输出的信号的上升沿延迟时间与下降沿延迟时间的平衡的自动延迟调整电路。
本发明之2所述的发明，是在所述本发明之1记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，在自所述输出端子的输出信号的上升沿延迟时间比下降沿延迟时间长时，进行补偿，增加流入所述输出端子的电流量。
本发明之3所述的发明，是在所述本发明之2记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有N型晶体管，所述N型晶体管，一端被供给所述第2电源电压，另一端与所述输出端子连接，栅极与所述输入端子连接。
本发明之4所述的发明，是在所述本发明之3记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，还具有P型晶体管，所述P型晶体管，漏极与所述N型晶体管的源极连接，源极被供给所述第1电源电压，栅极被供给所述第2电源电压。
本发明之5所述的发明，是在所述本发明之2记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有电流反射镜电路；所述电流反射镜电路具有第1N型晶体管，和第1及第2P型晶体管；所述第1N型晶体管，源极被供给所述所定电压，漏极与所述第1及第2P型晶体管的栅极连接，栅极与所述输入端子连接；所述第1P型晶体管，漏极与所述第1N型晶体管的漏极连接，源极被供给所述第2电源电压；所述第2P型晶体管，漏极与所述输出端子连接，源极被供给所述第2电源电压。
本发明之6所述的发明，是在所述本发明之5记载的带自动延迟调整功能的电平变换电路中，配置着将被所述电平变换部电平变换的信号反转，再将该反转信号向所述输出端子输出的倒相器；所述电流反射镜电路，还具有第2N型晶体管；所述第2N型晶体管，源极与所述第1N型晶体管的漏极连接，漏极与所述第1P型晶体管的漏极连接，栅极在所述倒相器和所述输出端子之间连接。
本发明之7所述的发明，是在所述本发明之1或2记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，在自所述输出端子的输出信号的上升沿延迟时间比下降沿延迟时间长时，减小所述电平变换部的所述输入端子侧的电压降低变化或所述电平变换部的所述输出端子侧的电压降低变化。
本发明之8所述的发明，是在所述本发明之3或7记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有串联连接的第1及第2N型晶体管；所述第1N型晶体管，栅极与所述输入端子连接，漏极与所述电平变换部的信号输入侧连接；所述第2N型晶体管，源极被供给所述所定电压，漏极与所述第1N型晶体管的源极连接，栅极被供给所述第2电源电压。
本发明之9所述的发明，是在所述本发明之7记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，具有串联连接的第1及第2N型晶体管；所述第1N型晶体管，栅极与所述与所述电平变换部的信号输出侧连接，漏极与所述输出端子连接；所述第2N型晶体管，漏极与所述第1N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第1电源电压。
本发明之10所述的发明，是在所述本发明之8或9记载的带自动延迟调整功能的电平变换电路中，所述电平变换部，是具有第1及第2P型晶体管和第3及第4N型晶体管的交叉闩锁型；所述第1及第2P型晶体管，其中一个晶体管的漏极与另一个晶体管栅极连接；所述第2P型晶体管，漏极与所述输出端子连接；所述第3N型晶体管，栅极与所述输入端子连接，源极被供给所述所定电压；所述第4N型晶体管，栅极通过倒相器，与所述输入端子连接，源极被供给所定电压；所述自动延迟调整电路，具有第5N型晶体管；所述第5N型晶体管，漏极与所述第4N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第2电源电压。
本发明之11所述的发明，是在所述本发明之10记载的带自动延迟调整功能的电平变换电路中，所述自动延迟调整电路，还具有第6N型晶体管；所述第6N型晶体管，漏极与所述第3N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第1电源电压。
本发明之12所述的发明，是在所述本发明之1记载的带自动延迟调整功能的电平变换电路中，所述电平变换部，是具有第1及第2P型晶体管，和第1及第2N型晶体管的交叉闩锁型；所述第1及第2P型晶体管，其中一个晶体管的漏极与另一个晶体管栅极连接；所述第2P型晶体管，漏极与所述输出端子连接；所述第1N型晶体管，栅极与所述输入端子连接，源极被供给所述所定电压；所述第2N型晶体管，栅极通过倒相器，与所述输入端子连接，源极被供给所述所定电压。
综上所述，在本发明之1～12所述的发明的带自动延迟调整功能的电平变换电路中，例如，自输出端子的输出信号的下降沿延迟时间和上升沿延迟时间，即使在将电压电平变高时设定成基本相同的时间，但伴随第1及第2电源电压的改变，当将电平电压变低时，相对于下降沿延迟时间而言上升沿延迟时间会变长。但这时，由于自动延迟调整电路能自动修正那种失衡，所以可以不受电平变换前后的电源电压的值的影响，始终能以适当的延迟特征，对输入信号进行电平变换。
又例如，在本发明之2及3所记载的发明中，在这种时候，尽管来自电平变换部的输出信号，要使上升沿延迟时间变长，但由于自动延迟调整电路向输出端子流入较多的电流，辅助输出信号的电压上升，所以上升沿延迟时间被缩短，与下降沿延迟时间的平衡得到均衡。特别是在本发明之4所记载的发明中，当上升沿和下降沿的延迟时间严重失衡，需要补偿时，即只要在第2电源电压比第1电源电压低的情况下，就将P型晶体管设为ON状态，使较多的电流流入输出端子。再有，在本发明之5所记载的发明中，由于利用电流反射镜电路，使较多的电流流入输出端子，所以能进一步缩短上升沿延迟时间。另外，在本发明之6所记载的发明中，在输出端子的输出信号向H电平变换结束的时刻，第2N型晶体管成为OFF状态，所以能切断从电流反射镜电路流过的稳态电流，降低耗电量。
另外，在本发明之7～11所记载的发明中，当相对于输出信号的下降沿延迟时间而言上升沿延迟时间变长时，就使向电平变换部供给的输入信号的下降沿变缓，使输出信号的下降沿延迟时间变长，或者将来自电平变换部的输出信号的上升沿调短，缩短输出信号的上升沿延迟时间，所以能很好地确保上升沿延迟时间和下降沿延迟时间的平衡。
附图说明
图1是表示使用本发明第1实施方式的带自动延迟调整功能的电平变换电路的系统的方框结构图。
图2是表示该实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图3是表示该实施方式的带自动延迟调整功能的电平变换电路的延迟时间特性的图。
图4是表示本发明第2实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图5是表示该实施方式的带自动延迟调整功能的电平变换电路的延迟时间特性的图。
图6是表示本发明第3实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图7是表示本发明第4实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图8是表示本发明第5实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图9是表示该实施方式的带自动延迟调整功能的电平变换电路的延迟时间特性的图。
图10是表示本发明第6实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图11是表示本发明第7实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图12是表示本发明第8实施方式的带自动延迟调整功能的电平变换电路的内部结构的电路图。
图13是表示本发明第1相关技术的带延迟调整功能的电平变换电路的内部结构的电路图。
图14是表示本发明第2相关技术的带延迟调整功能的电平变换电路的内部结构的电路图。
图15是表示现有技术的电平变换电路的结构的电路图。
图16是为了说明现有技术的电平变换电路中的输出信号的上升沿延迟时间和下降沿延迟时间的图。
图17是表示在该电平变换电路中变更第1电源电压和第2电源电压时，输出信号的上升沿延迟时间特性和下降沿延迟时间特性的图。
图中：1-第1逻辑电路；2-第1电源；3-第2逻辑电路；4-第2电源；5-电平变换电路；6-控制部；VDDH-第2电源电压；VDDL-第1电源电压；VSS-接地电压；in-输入端子；L-电平变换部；out-输出端子；n1-输入节点；n3-输出节点；P1、P2、P3、P4-P型MOS晶体管；N1、N2、N3、M4-N型MOS晶体管；10A～10G自动延迟调整电路；15、15’-电流反射镜电路；I2-第2倒相器电路。
具体实施方式
下面，参阅附图对本发明的实施方式的带自动延迟调整功能的电平变换电路做一阐述。
(第1实施方式)
图1是表示本发明第1实施方式使用带自动延迟调整功能的电平变换电路的系统的方框图。
在该图中，1是第1逻辑电路，2是供给第1电源电压VDDL的第1电源，3是第2逻辑电路，4是供给第2电源电压VDDH的第2电源，5是设置在所述第1逻辑电路1和第2逻辑电路3之间的带自动延迟调整功能的电平变换电路，6是变更第1及第2的电源2、4的各电源电压VDDL、VDDH的控制部。
在所述第1逻辑电路1上，供给有来自第1电源2的第1电源电压VDDL，在第2逻辑电路3上，供给有来自第2电源4的第2电源电压VDDH。在第1逻辑电路1和第2逻辑电路2之间，收发信号。当使第1逻辑电路1以高速动作时，将第1电源电压VDDL设定成高电压；以耗电量低的方式使之动作时，则设定成低电压。第2逻辑电路3也同样，以高速使之动作时，将第2电源电压VDDH设定成高电压；以耗电量低的方式使之动作时，则设定成低电压。第1电源电压VDDL和第2电源电压VDDH，可以通过控制部6的控制信号cnt1、cnt2，相互独立地变更。
来自第1逻辑电路1的输出信号的振幅电压，是第1电源电压VDDL与接地电压(所定电压)的电位差，即第1电源电压VDDL。电平变换电路5，将来自所述第1逻辑电路1的输出信号的信号电平(振幅电压)，电平变换成第2逻辑电路中的信号的信号电平(振幅电压)——第2电源电压VDDH(第2电源电压VDDH与接地电压的电位差的振幅电压)。由电平变换电路5电平变换的信号，输入给第2逻辑电路3。
此外，在图1中，从第1逻辑电路1，向第2逻辑电路3传递信号，只有一个。但在这两个逻辑电路1、2之间，也可以收发多个信号。
在这里，假设第1电源电压VDDL是低电压，第2电源电压VDDL是高电压，在最优化设计的延迟时间特性的电平变换电路中，当这种关系改变时，上升沿及下降沿的延迟时间特性的平衡就要失调。本实施方式的带自动延迟调整功能的电平变换电路，可以根据输入信号及输出信号的各电压电平，改善延迟时间特性，还可改善输入信号及输出信号因各电压电平的变化而造成的延迟时间特性的失衡或延迟时间的增大。
图2示出所述带自动延迟调整功能的电平变换电路5的内部结构的电路图。在该图中，in是输入端子，out是输出端子，L是在这两个端子之间配置的电平变换部。来自所述第1逻辑电路1的输出信号，输入给输入端子in。该输入端子in的输入信号，通过第1倒相器I1，输入给电平变换部L的输入节点n1。第1倒相器I1，被供给第1电源电压VDDL，反转所述输入信号的电平，信号电平是第1电源电压VDDL时，为接地电压；信号电平是接地电压时，为第1电源电压VDDL。
所述电平变换部L，是交叉闩锁型，具有如下的内部构成。P1、P2是第1及第2P型MOS晶体管，N1、N2是第1及第2 N型MOS晶体管，I2是第2倒相器。此外，毫无疑问，在本实施方式中使用的晶体管，不限于MOS(Metal Oxide Semiconductor)型，也可以是MIS(Metal InsulatorSemiconductor)型。这一点，在以后的各实施方式中也一样。所述第1及第2P型MOS晶体管P1及P2，各源极都被供给第2电源电压VDDH。同时，一方MOS晶体管的漏极与另一方MOS晶体管的栅极连接，成为交叉耦合型。第2P型MOS晶体P2的漏极，作为输出节点n3，正如后文所述，经第3倒相器I3与输出端子out连接。
另外，在所述电平变换部L中，第1N型MOS晶体管N1，其栅极充当所述电平变换部L的输入节点n1，通过第1倒相器I1，来自输入端子的反转输入信号，被输入给该栅极(输入节点n1)，其源极被供给接地电压(所定电压)VSS，其漏极则与所述第1P型MOS晶体管P1的漏极连接，这个连接点成为节点n2。所述第2N型MOS晶体管N2，其栅极通过第2倒相器I2，与所述电平变换部L的输入节点n1连接，接收输入端子的输入信号，其源极被供给接地电压(所定电压)VSS，其漏极则与所述第2P型MOS晶体管P2的漏极连接，这个连接点成为电平变换部L的输出节点n3。所述第2倒相器I2，接收供给的第1电源电压VDDL，进行与第1倒相器I1同样的信号反转动作。
所述电平变换部L，通过上述结构，变换输入节点n1的信号电平(即来自输入端子in的反转输入信号的电平)，将其振幅电压(第1电源电压VDDL)，变成较大值的振幅电压(第2电源电压VDDH)。具体地说，输入节点n1的信号电平，为第1电源电压VDDL时，变换成第2电源电压VDDH；输入节点n1的信号电平，为接地电压VSS时，变换成接地电压VSS。
所述电平变换部L的输出节点n3，通过第3倒相器I3，与输出端子out连接。该第3倒相器I3，接受供给的第2电源电压VDDH，将电平变换部L的输出节点n3的信号的电平，以相同的振幅电压状态，为接地电压VSS时变换成第2电源电压VDDH；为第2电源电压VDDH时变换成接地电压VSS。
而且，作为本发明的特点，所述电平变换部L的输出节点n3，与自动延迟调整电路10A连接。该自动延迟调整电路10A，即使在第1及第2电源电压VDDL、VDDH中至少有一方变更时，也能自动调整经过电平变换部L电平变换后，由输出端子out输出的输出信号的上升沿延迟时间与下降沿延迟时间的平衡。该调整电路10A，具体地说，由N型MOS晶体管N3构成。该N型MOS晶体管N3，其源极被供给第2电源电压VDDH，其漏极与电平变换部L的输出节点n3连接，其栅极与电平变换部L的输入节点n1连接。
此外，在本实施方式中，在电平变换部L的输入节点n1及输出节点n3的前后，配置了第1及第3倒相器I1、13。但并不是非要配置这些倒相器I1、13。在未配置的基本型中，对下文将要述及的输入信号及输出信号的上升沿及下降沿，可以反过来进行考虑。
接着，叙述本实施方式的带自动延迟调整功能的电平变换电路的动作。在这里，以第1电源电压VDDL比第2电源电压VDDH高的情况为例，进行叙述。
在这种情况下，在电平变换部L中，P型MOS晶体管P2的栅-源之间的电压Vgs小，而N型MOS晶体管N2的栅-源之间的电压Vgs大。所以，与N型MOS晶体管N2相比，P型MOS晶体管P2的驱动能力差，与从输入信号in到输出信号out的上升沿延迟时间相比，下降沿延迟时间增大，两延迟时间严重失衡。
可是，在实施方式中，在输入信号in下降之际，通过自动延迟调整电路10A的N型MOS晶体管N3成为ON状态，从而将第2电源电压VDDH施加到电平变换部L的输出节点n3上，使基于第2电源电压VDDH的电流流入该输出节点n3。这样，即使电平变换部L中的P型MOS晶体管P2的驱动能力处于较差的状态，也可以在通过该P型MOS晶体管P2流入输出节点n3的电流之外，再加上从所述自动延迟调整电路10A的N型MOS晶体管N3流入的电流，使流入输出节点n3的电流量增多。其结果，输出端子out的输出信号的下降沿延迟时间被缩短，与上升沿延迟时间基本相同，两延迟时间的平衡获得良好的补偿。
图3示出本实施方式中，变更第1及第2电源电压VDDL、VDDH时，输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL的变化特性。该图是在和图17所示的现有技术的电平变换电路的特性图相同的条件下计算出来的。在图17的现有技术示例中，使第1及第2电源电压VDDL、VDDH变化后，在输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL之间出现较大的时间差，存在着失衡的问题。而在本实施方式中，如图3所示，即使让电源电压变化，也能抑制延迟时间的平衡失调。
这样，采用本实施方式后，即使变更第1及第2电源电压VDDL、VDDH中的一方或双方，也能调短输出信号的下降沿延迟时间tpHL，使之接近上升沿延迟时间tpLH，所以能使两延迟时间的特性的平衡良好。
(第2实施方式)
下面，参阅附图，对本发明的第2实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图4是表示本发明的带自动延迟调整功能的电平变换电路的电路图。该图的电平变换电路，基本结构与图2所示的电平变换电路相同。不同之外是：在自动延迟调整电路10B中，除N型MOS晶体管N3外，还增加配置了P型MOS晶体管P3。
在所述自动延迟调整电路10B中，N型MOS晶体管N3的源极与所述输出端子out连接，栅极与电平变换部L的输入节点n1连接。进而，P型MOS晶体管P3的漏极与所述N型MOS晶体管N3的漏极连接，源极被供给第1电源电压VDDL，栅极被供给第2电源电压VDDH。
在本实施方式中，例如，在第1电源电压VDDL比第2电源电压VDDH高时，与N型MOS晶体管N2相对而言，P型MOS晶体管P2的驱动能力较差，输出信号的下降沿延迟时间tpHL比上升沿延迟时间tpLH增大，二者成为严重失衡的状态。但在自动延迟调整电路10B中，P型MOS晶体管P3，在其栅-源间的电压Vgs(＝｜VDDH-VDDL｜)为临界值电压Vth(例如0.6V)以上时，成为ON状态，在输入信号下降时，使N型MOS晶体管N3成为ON状态。这样，与上述第1实施方式的自动延迟调整电路10A一样，基于第2电源电压VDDH的电流，流入输出节点n3，所以，输出节点n3的上升沿能得到补偿，从而能有效地抑制输出信号的下降沿延迟时间tpHL的增大。
进一步，在自动延迟调整电路10B中，还具有下述优点：能根据第1电源电压VDDL和第2电源电压VDDH电位差，改变P型MOS晶体管P3的驱动能力，第1电源电压VDDL越大、第2电源电压VDDH越小，P型MOS晶体管P3的驱动能力就越高。所以，越是处在使上升沿及下降沿的延迟时间严重失衡的电源电压条件下，基于第2电源电压VDDH、流入输出节点n3的电流就越多，补偿效果也就越大。
再加上，如图5所示，反之，在第1电源电压VDDL比第2电源电压VDDH低(｜VDDH-VDDL｜＜Vth)时，即在输出信号的上升沿及下降沿的延迟时间的平衡，保持比较良好的状态时，在不需要自动延迟调整电路10B动作的条件下，P型MOS晶体管P3就成为OFF状态，自动停止补偿电平变换部L的输出节点n3的上升沿。所以还具有下述优点：作为整个电平变换电路，不会进行晶体管的多余的转换动作，耗电量小。
这样，采用本实施方式后，即使第1及第2电源电压VDDL、VDDH中的一方或双方发生了变更，也能自动确保输出信号的上升沿及下降沿的延迟时间的平衡，在不需要延迟时间的调整功能时，还能自动停止自动延迟调整电路10B的动作。
(第3实施方式)
下面，参阅附图，对本发明的第3实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图6是表示本发明的带自动延迟调整功能的电平变换电路的电路图。该图的电平变换电路，作为自动延迟调电路10C，具有电流反射镜电路15。
所述电流反射镜电路15，具有第1N型MOS晶体管N3，和第1及第2P型MOS晶体管P3、P4。所述第1 N型MOS晶体管N3，其源极被供给接地电压VSS，漏极与所述第1及第2P型MOS晶体管P3、P4的栅极连接，栅极与电平变换部L的输入节点n1连接。另外，第1P型MOS晶体管P3，漏极与第1N型MOS晶体管N3的漏极连接，源极被供给所述第2电源电压VDDH。还有，第2P型MOS晶体管P4，漏极与电平变换部L的输出节点n3连接，源极被供给所述第2电源电压VDDH。
在本实施方式中，例如，在第1电源电压VDDL比第2电源电压VDDH高时，如前所述，P型MOS晶体管P2的驱动能力比N型MOS晶体管N2的驱动能力差，输入信号的下降沿延迟时间tpHL比上升沿延迟时间tpLH增大，两延迟时间的平衡严重失调。但在输入信号下降之际，在电流反射镜电路15中，N型MOS晶体管N3成为ON状态，伴随着它，P型MOS晶体管P3、P4也成为ON状态，从而使基于第2电源电压VDDH的电流，经过P型MOS晶体管P4，流入电平变换部L的输出节点n3，可补偿该输出节点n3中的信号的上升沿，因而可有效地抑制输出端子out的输出信号的下降沿延迟时间tpHL的增大，确保上升沿延迟时间tpLH及下降沿延迟时间tpHL的平衡良好。
这时，由于通过电流反射镜电路15的P型MOS晶体管P4，补偿供给电流，所以与通过N型MOS晶体管供给电流时相比，  能增多基于第2电源电压VDDH的供给电流量，能更加有效地抑制下降沿延迟时间tpHL的增大。
另一方面，在输入信号上升时，电平变换部L的输出节点n3的信号成为下降状态。但电流反射镜电路15的N型MOS晶体管N3成为OFF状态后，电流反射镜电路15的节点n4(第1及第2P型MOS晶体管P3、P4的栅极)的电位，在P型MOS晶体管P3的驱动下上升，使P型MOS晶体管P4成为OFF状态，所以经过电流反射镜电路15的电流补偿供给被停止。
(第4实施方式)
下面，参阅附图，对本发明的第4实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图7是表示本实施方式的带自动延迟调整功能的电平变换电路的电路图。该图的本实施方式的电平变换电路，其特征是：作为自动延迟调整电路10D，在图6所示的自动延迟调整电路10C的电流反射镜电路15上，又附加第2N型MOS晶体管N4，成为电流反射镜电路15’。
所述第2 N型MOS晶体管N4，配置在第1N型MOS晶体管N3和第1P型MOS晶体管P3之间，其源极与第1N型晶体管N3的漏极连接，其漏极与第1P型晶体管P3的漏极连接，其栅极在第3倒相器I3和输出端子out之间连接。
在本实施方式中，在输入信号下降前的阶段，即处在第1电源电压VDDL的状态时，电流反射镜电路15’的第2 N型MOS晶体管N4，伴随着输出端子out的输出信号处在第2电源电压VDDH下，而成为ON状态。其后，输入信号一下降，在电流反射镜电路15’中，如在第3实施方式中已经叙述过的那样，第1N型MOS晶体管N3和第1及第2P型MOS晶体管P3、P4都成为ON状态，基于第2电源电压VDDH、流过P型MOS晶体管P4的电流，被供给电平变换部L的输出节点n3，补偿输出节点n3的信号上升沿(即输出信号的下降沿)。
而且，随着电平变换部L的输出节点n3向H电平(第2电源电压VDDH)移动，电流反射镜电路15’的N型MOS晶体管N4，向OFF状态移动，所以在电流反射镜电路15’中，在P型MOS晶体管P3的驱动下，节点n4的电位立即上升，将P型MOS晶体管P4置于OFF状态。这样，节点n4的电位，在P型MOS晶体管P3的驱动下上升，将P型MOS晶体管P4置于OFF状态后，由电流反射镜电路15’对电平变换部L的输出节点n3电流补偿供给停止。
这样，采用本实施方式后，即使变更了第1及第2电源电压，由于具备自控自动延迟调整电路10D的动作和不动作的反馈电路，所以不仅能确保输出信号的上升沿延迟时间和下降沿延迟时间的延迟特性的平衡，而且还能实现具备高效率的平衡调整能力、带自动延迟功能的电平变换电路。
(第5实施方式)
下面，参阅附图，对本发明的第5实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图8是表示本实施方式的带自动延迟调整功能的电平变换电路的电路图。在该图的电平变换电路中，自动延迟调整电路10E，配置在电平变换部L的输入节点n1侧。
所述自动延迟调整电路10E，在构成第1倒相器I1的串联连接的P型MOS晶体管P5和N型MOS晶体管N5中，具有N型MOS晶体管N5，和与该N型MOS晶体管(第1N型MOS晶体管)N5串联连接的第2N型MOS晶体管N4。所述第1N型MOS晶体管5，其栅极与输入端子in连接，其漏极与电平变换部L的输入节点n1连接。另外，第2N型MOS晶体管N4，其源极被供给接地电压VSS，其漏极与第1N型MOS晶体管N5的源极连接，其栅极被供给第2电源电压VDDH。
在本实施方式中，在将第1电源电压VDDL设定成高电压、第2电源电压VDDH设定成低电压时，由图3可知，输出信号的下降沿延迟时间tpHL，比上升沿延迟时间tpLH长，二者的时间差变大。可是，第2电源电压VDDH的电压被设定得越低，自动延迟调整电路10E的N型MOS晶体管N4的驱动能力也相应降低。所以，在输入信号上升时，即使第1倒相器I1的N型MOS晶体管N5以通常的驱动能力ON，但通过自动延迟调整电路10E的N型MOS晶体管N4，从电平变换部L的输入节点n1，流到接地的电流的减少变化却变小，电平变换部L的输入节点n1的电压的下降变化也变小，该输入节点n1的下降沿延迟时间被延长。其结果，如图9所示，在电平变换部L中，输出节点n3的上升沿延迟时间tpLH和下降沿延迟时间tpHL，都被调整到延迟时间较长一侧，两延迟时间tpLH、tpHL的平衡得到妥善的补偿。
(第6实施方式)
下面，参阅附图10，对本发明的第6实施方式的带自动延迟调整功能的电平变换电路做一阐述。
本实施方式的电平变换电路，是将图2所示的第1实施方式和图8所示的第5实施方式组合而成。
就是说，在图10的电平变换电路中，具有2个自动延迟调整电路：10A和10E。一个自动延迟调整电路10A，由与电平变换部L的输出节点n3连接的、根据输入节点n1的电位进行动作的N型MOS晶体管N3构成。而另一个自动延迟调整电路10E的构成中则具有与第1倒相器I1的N型MOS晶体管(第1晶体管)N5串联连接的第2N型MOS晶体管N4。
所以，在本实施方式中，可以获得第1实施方式和第5实施方式的双重作用效果。就是说，一方面，通过自动延迟调整电路10A，将输出信号的下降沿延迟时间tpHL调短；另一方面，又通过自动延迟调整电路10E，将输出信号的上升沿延迟时间tpLH调长。以两延迟时间的大致中间的延迟时间，确保两延迟时间tpHL、tpLH的平衡。
(第7实施方式)
下面，参阅图11，对本发明的第7实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图11的电平变换电路，是将前文图8所示的第5实施方式的自动延迟调整电路10E的配置位置进行了变更。就是说，在本实施方式中，自动延迟调整电路10F，被配置在电平变换部L的输出节点n3的一侧。该自动延迟调整电路10F，也与图8所示的自动延迟调整电路10E一样，由串联连接的第1及第2N型MOS晶体管N6、N4构成。但第1N型MOS晶体管N6，被由构成第3倒相器I3的P型MOS晶体管P6及N型MOS晶体管N6中的N型MOS晶体管N6兼用。被兼用的第1N型MOS晶体管N6，其栅极与电平变换部L的输出节点n3连接，漏极与输出out端子连接，源极与第2N型MOS晶体管N4的漏极与连接。另外，第2N型MOS晶体管N4的栅极被供给第1电源电压VDDL。
所以，在本实施方式中，在将第1电源电压VDDL设定成高电压、第2电源电压VDDH设定成低电压时，由图3可知，输出信号的下降沿延迟时间tpHL，比上升沿延迟时间tpLH长，二者的时间差变大。不过，伴随着第1电源电压VDDL设定成高电压，自动延迟调整电路10F的N型MOS晶体管N4的驱动能力也相应增大。所以，在输入信号下降时，即使因P型MOS晶体管P4的驱动能力变差而使电平变换部L的输出节点n3的信号上升沿变缓，但在自动延迟调整电路10F的N型MOS晶体管N4的作用下从输出端子out流往接地的电流量增多，输出端子out的电压的下降变化变大，该输出端子out的信号的下降沿延迟时间tpHL变短。这样，尽管输出信号的上升沿延迟时间tpLH变短，但由于下降沿延迟时间tpHL也被调短，所以两延迟时间tpLH、tpHL的平衡可以得到良好的补偿。
(第8实施方式)
下面，参阅附图，对本发明的第8实施方式的带自动延迟调整功能的电平变换电路做一阐述。
图12表示本实施方式中带自动延迟调整功能的电平变换电路电路图。在该图的电平变换电路中，电平变换部L在由第1及第2P型MOS晶体管P1、P2，第3及第4N型MOS晶体管N1、N2，和第2倒相器I2构成的交叉闩锁型结构时，自动延迟调整电路10G，具有第5N型MOS晶体管N4和第6N型MOS晶体管N3。
在所述自动延迟调整电路10G中，第5N型MOS晶体管N4，与所述电平变换部L的第4N型MOS晶体管N2串联连接，其漏极与所述第4N型MOS晶体管N2的源极连接，其源极被供给接地电压VSS，其栅极被供给第2电源电压VDDH。还有，第6N型MOS晶体管N3，与所述电平变换部L的第3N型MOS晶体管N1串联连接，其漏极与所述第3N型MOS晶体管N1的源极连接，其源极被供给接地电压VSS，其栅极被供给第1电源电压VDDL。
例如，第1电源电压VDDL比第2电源电压VDDH高时，与电平变换部L的N型MOS晶体管N2相比，P型MOS晶体管P2的驱动能力差。输出节点n3的信号上升沿延迟时间也要比下降沿延迟时间大。但在本实施方式中，自动延迟调整电路10G具有下述特性：与第6N型MOS晶体管N3相对而言，第5N型MOS晶体管N4驱动能力受到抑制，所以可以使电平变换部L的输出节点n3的下降沿延迟时间，比上升沿延迟时间增长。
所以，在本实施方式中，通过使电平变换部L的P型MOS晶体管P2的驱动能力变差，和强制性地抑制第5N型MOS晶体管N4的驱动能力，这样双管齐下的结果，使输出端子out的输出信号的上升沿延迟时间tpLH和下降沿延迟时间tpHL变得大致相等，上升沿及下降沿的延迟时间的平衡变得良好。
(本发明的第1相关技术)
下面，参阅附图，对本发明的相关技术的电平变换电路做一叙述。
图13示出本相关技术中的电平变换电路的电路图。该图的电平变换电路，是在图7所示的电平变换电路的电流反射镜电路15’中，使在P型MOS晶体管P3的漏极与N型MOS晶体管N3的漏极之间串联连接的N型MOS晶体管N4的栅极，不与输出端子out连接，而与控制端子cnt连接，通过该控制端子cnt，将控制信号从外部给予N型MOS晶体管N4，从而进行控制。
在本相关技术中，例如，在第1电源电压VDDL比第2电源电压VDDH高时，在电平变换部L中，P型MOS晶体管P2的驱动能力，比N型MOS晶体管N2的驱动能力差，输出信号的下降沿延迟时间比上升沿延迟时间增大，两延迟时间严重失衡。但在该严重失衡之际，给控制端子cnt外加H(高)电平的控制信号，在使N型MOS晶体管N4常ON的状态下，在输入信号下降时，N型MOS晶体管N3成为ON状态，从而补偿电平变换部L的输出节点n3的信号的上升沿，抑制输出信号的下降沿延迟时间的增大。另外，反之，在第1电源电压VDDL比第2电源电压VDDH低时，由于不需要延迟时间的调整功能，所以只要给控制端子cnt外加L(低)电平的控制信号，使N型MOS晶体管N4常OFF，就能使延迟时间的调整功能不动作，作为电流变换电路的整体，不会进行晶体管的多余的转换动作，具有降低耗电量的优点。
这样，在本相关技术中，在变更了电源电压时，虽然不能自动，但采用输入来自控制端子cnt的控制信号的方式，就可以选择延迟调整功能的ON和OFF，使输出信号的上升沿延迟时间和下降沿延迟时间特性的平衡保持良好状态，而且还能具备高效的平衡调整能力。
(本发明的第2相关技术)
下面，参阅附图，对本发明的第2相关技术的电平变换电路做一叙述。
图14示出本相关技术的电路图。该图的电平变换电路，是在图4所示的第2实施方式的电平变换电路中，不给自动延迟调整电路10B的P型MOS晶体管P3的栅极，供给第2电源电压VDDH，而使它与控制端子cnt连接，通过该控制端子cnt，将控制信号从外部给予P型MOS晶体管P3，从而控制其动作。
在本相关技术中，如前所述，例如，在第1电源电压VDDL比第2电源电压VDDH高时，输出信号的下降沿延迟时间比上升沿延迟时间增大，两延迟时间严重失衡。但只有在该严重失衡之际，才给控制端子cnt施加L(低)电平的控制信号，在使P型MOS晶体管P3常ON的状态下，在输入信号下降时，N型MOS晶体管N3成为ON状态，从而补偿电平变换部L的输出节点n3的信号的上升沿，抑制输出信号的下降沿延迟时间的增大。另外，反之，在第1电源电压VDDL比第2电源电压VDDH低时，由于不需要延迟时间的调整功能，所以只要给控制端子cnt外加H(高)电平的控制信号，使P型MOS晶体管P3常OFF，就能使延迟时间的调整功能不动作，作为电流变换电路的整体，不会进行晶体管的多余的转换动作，具有降低耗电量的优点。
上面，叙述了相关技术。在已经述及的本发明的实施方式中，在希望发挥延迟调整功能时，只要附加一种具有能够根据控制信号来选择流向半导体装置内的补偿电流的导通与截止的选择功能的控制端子，就可以实现：即使在变更了电源电压后，可根据来自控制端子的控制信号，选择延迟调整功能的导通与截止，使输出信号的上升沿延迟时间和下降沿延迟时间的延迟特性保持平衡，同时还能具备高效的平衡调整能力的电平变换电路。
此外，在已述的相关技术中，根据不同的使用条件及用途，也可以满足上升沿延迟时间和下降延迟时间需要不均衡时的要求，可以根据需要，大幅度调整输出信号的上升沿及下降沿延迟时间的平衡量。
如上所述，依据本发明之1～12的带自动延迟调整功能的电平变换电路，随着电平变换前后的电源电压的改变，即使输出端子的输出信号的上升沿延迟时间变得比下降沿延迟时间长，产生不平衡，因设置了对该不平衡进行自动校正的自动延迟调整电路，所以也可以不受电平变换前后的电源电压的值的影响，始终可以以合适的延迟特性对输入信号进行电平变换。

Claims (12)

1、一种带自动延迟调整功能的电平变换电路，其特征在于：
包括：输入具有作为第1电源电压与所定电压之间的电位差的第1振幅电压的信号的输入端子；
对所述输入端子的输入信号的所述第1振幅电压进行电平变换，使其成为作为第2电源电压与所述所定电压之间的电位差的第2振幅电压的电平变换部；
输出经过所述电平变换部变换过的信号的输出端子；以及
相应所述第1电源电压及第2电源电压中至少一方的电压值的变更，自动修正被所述电平变换部电平变换后由所述输出端子输出的信号的上升沿延迟时间与下降沿延迟时间的平衡的自动延迟调整电路。
2、如权利要求1所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，在自所述输出端子的输出信号的上升沿延迟时间比下降沿延迟时间长时，进行补偿，增加流入所述输出端子的电流量。
3、如权利要求2所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，具有N型晶体管，
所述N型晶体管，一端被供给所述第2电源电压，另一端与所述输出端子连接，栅极与所述输入端子连接。
4、如权利要求3所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，还具有P型晶体管，
所述P型晶体管，漏极与所述N型晶体管的源极连接，源极被供给所述第1电源电压，栅极被供给所述第2电源电压。
5、如权利要求2所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，具有电流反射镜电路，
所述电流反射镜电路具有第1N型晶体管，和第1及第2P型晶体管，
所述第1N型晶体管，源极被供给所述所定电压，漏极与所述第1及第2P型晶体管的栅极连接，栅极与所述输入端子连接，
所述第1P型晶体管，漏极与所述第1N型晶体管的漏极连接，源极被供给所述第2电源电压，
所述第2P型晶体管，漏极与所述输出端子连接，源极被供给所述第2电源电压。
6、如权利要求5所述的带自动延迟调整功能的电平变换电路，其特征在于：配置着将被所述电平变换部电平变换的信号反转，并将该反转信号向所述输出端子输出的倒相器，
所述电流反射镜电路，还具有第2N型晶体管，
所述第2N型晶体管，源极与所述第1N型晶体管的漏极连接，漏极与所述第1P型晶体管的漏极连接，栅极连接在所述倒相器和所述输出端子之间。
7、如权利要求1或2所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，在自所述输出端子的输出信号的上升沿延迟时间比下降沿延迟时间长时，减小所述电平变换部的所述输入端子侧的电压降低变化或所述电平变换部的所述输出端子侧的电压降低变化。
8、如权利要求3或7所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，具有串联连接的第1及第2N型晶体管，
所述第1N型晶体管，栅极与所述输入端子连接，漏极与所述电平变换部的信号输入侧连接，
所述第2N型晶体管，源极被供给所述所定电压，漏极与所述第1N型晶体管的源极连接，栅极被供给所述第2电源电压。
9、如权利要求7所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，具有串联连接的第1及第2N型晶体管，
所述第1N型晶体管，栅极与所述电平变换部的信号输出侧连接，漏极与所述输出端子连接，
所述第2N型晶体管，漏极与所述第1N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第1电源电压。
10、如权利要求8或9所述的带自动延迟调整功能的电平变换电路，其特征在于：所述电平变换部，是具有第1及第2P型晶体管和第3及第4N型晶体管的交叉闩锁型，
所述第1及第2P型晶体管，其中一方的晶体管的漏极与另一方晶体管的栅极连接，所述第2P型晶体管的漏极与所述输出端子连接，
所述第3N型晶体管，栅极与所述输入端子连接，源极被供给所述所定电压，
所述第4N型晶体管，栅极通过倒相器与所述输入端子连接，源极被供给所定电压，
所述自动延迟调整电路，具有第5N型晶体管，
所述第5N型晶体管，漏极与所述第4N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第2电源电压。
11、权利要求10所述的带自动延迟调整功能的电平变换电路，其特征在于：所述自动延迟调整电路，还具有第6N型晶体管，
所述第6N型晶体管，漏极与所述第3N型晶体管的源极连接，源极被供给所述所定电压，栅极被供给所述第1电源电压。
12、如权利要求1所述的带自动延迟调整功能的电平变换电路，其特征在于：所述电平变换部，是具有第1及第2P型晶体管和第1及第2N型晶体管的交叉闩锁型，
所述第1及第2P型晶体管，其中一方的晶体管的漏极与另一方晶体管的栅极连接，
所述第2P型晶体管的漏极与所述输出端子连接，
所述第1N型晶体管，栅极与所述输入端子连接，源极被供给所述所定电压，
所述第2N型晶体管，栅极通过倒相器与所述输入端子连接，源极被供给所述所定电压。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102006053A (zh) * 2009-08-26 2011-04-06 瑞萨电子株式会社 电平移位电路及使用该电路的驱动器和显示装置
CN103348594A (zh) * 2011-02-02 2013-10-09 美商新思科技有限公司 多电压时钟同步
CN107222193A (zh) * 2017-05-04 2017-09-29 河北新华北集成电路有限公司 一种双侧信号边沿延时可调的负压转正压控制电路
CN107517054A (zh) * 2016-06-15 2017-12-26 智原科技股份有限公司 转压器
CN108055033A (zh) * 2018-01-09 2018-05-18 上海顺久电子科技有限公司 电平转换电路、集成电路芯片和电子设备
CN108292916A (zh) * 2015-12-08 2018-07-17 株式会社索思未来 输出电路

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004260242A (ja) * 2003-02-24 2004-09-16 Toshiba Corp 電圧レベルシフタ
JP4421365B2 (ja) * 2004-04-21 2010-02-24 富士通マイクロエレクトロニクス株式会社 レベル変換回路
KR100678458B1 (ko) 2004-12-24 2007-02-02 삼성전자주식회사 레벨 쉬프트 회로 및 이의 동작 방법
KR100884001B1 (ko) * 2006-02-22 2009-02-17 삼성전자주식회사 입력 차단 모드에서 전류가 흐르지 않으며 고정된 출력값을발생하는 레벨 쉬프터 및 레벨 쉬프팅 방법
US7511552B2 (en) * 2006-06-15 2009-03-31 Texas Instruments Incorporated Method and apparatus of a level shifter circuit having a structure to reduce fall and rise path delay
TWI311859B (en) * 2006-06-16 2009-07-01 Richtek Technology Corporatio Level shift circuit and method for the same
US20080084231A1 (en) * 2006-10-05 2008-04-10 International Business Machines Corporation Method for Implementing Level Shifter Circuits and Low Power Level Shifter Circuits for Integrated Circuits
US7525367B2 (en) * 2006-10-05 2009-04-28 International Business Machines Corporation Method for implementing level shifter circuits for integrated circuits
TW200820571A (en) * 2006-10-27 2008-05-01 Fitipower Integrated Tech Inc Driving device
KR100881457B1 (ko) 2007-02-01 2009-02-06 삼성전자주식회사 반도체 장치의 레벨 쉬프터 및 이 장치의 듀티비 제어 방법
KR100829779B1 (ko) 2007-02-23 2008-05-16 삼성전자주식회사 레벨 쉬프팅 회로
TWI357060B (en) * 2007-06-21 2012-01-21 Chunghwa Picture Tubes Ltd Gate driving circuit and power control circuit
US20090058466A1 (en) * 2007-08-31 2009-03-05 Allan Joseph Parks Differential pair circuit
US20100321083A1 (en) * 2009-06-22 2010-12-23 International Business Machines Corporation Voltage Level Translating Circuit
JP5599993B2 (ja) * 2009-09-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN102214485B (zh) * 2010-04-02 2016-03-30 台湾积体电路制造股份有限公司 只读存储器与只读存储器操作方法
JP2012065185A (ja) * 2010-09-16 2012-03-29 Toshiba Corp レベルシフト回路
US9421132B2 (en) 2011-02-04 2016-08-23 University Of Massachusetts Negative pressure wound closure device
WO2012106590A2 (en) 2011-02-04 2012-08-09 University Of Massachusetts Negative pressure wound closure device
US9124259B2 (en) 2011-04-20 2015-09-01 Pacesetter, Inc. Voltage level shifting circuit
US8564357B2 (en) * 2011-04-20 2013-10-22 Pacesetter, Inc. Voltage level shifting circuit
JP2012230163A (ja) * 2011-04-25 2012-11-22 Funai Electric Co Ltd 表示装置およびテレビジョン装置
US8427223B2 (en) * 2011-07-19 2013-04-23 Lsi Corporation Voltage level translator circuit for reducing jitter
US8432189B1 (en) * 2012-01-23 2013-04-30 Freescale Semiconductor, Inc. Digital voltage level shifter
MX2014014265A (es) 2012-05-22 2015-06-23 Smith & Nephew Dispositivo para cierre de heridas.
CN104661601B (zh) 2012-05-22 2018-06-22 史密夫及内修公开有限公司 用于伤口治疗的设备和方法
WO2013175309A1 (en) 2012-05-24 2013-11-28 Smith & Nephew Plc Devices and methods for treating and closing wounds with negative pressure
US9962295B2 (en) 2012-07-16 2018-05-08 Smith & Nephew, Inc. Negative pressure wound closure device
AU2014248519B2 (en) 2013-03-13 2018-12-20 Smith & Nephew Inc. Negative pressure wound closure device and systems and methods of use in treating wounds with negative pressure
US10159771B2 (en) 2013-03-14 2018-12-25 Smith & Nephew Plc Compressible wound fillers and systems and methods of use in treating wounds with negative pressure
WO2015061352A2 (en) 2013-10-21 2015-04-30 Smith & Nephew, Inc. Negative pressure wound closure device
US9331673B2 (en) * 2013-12-31 2016-05-03 Qualcomm Technologies International, Ltd. Integrated circuit operating active circuitry and chip pads in different operating modes and at different voltage levels
AU2015208299B2 (en) 2014-01-21 2019-11-21 Smith & Nephew Plc Collapsible dressing for negative pressure wound treatment
US9337841B1 (en) * 2014-10-06 2016-05-10 Xilinx, Inc. Circuits for and methods of providing voltage level shifting in an integrated circuit device
CN104579308A (zh) * 2014-12-23 2015-04-29 苏州宽温电子科技有限公司 一种改善电平转换电路负偏压温度不稳定性的恢复电路
KR102290384B1 (ko) * 2015-02-16 2021-08-17 삼성전자주식회사 누설 전류 기반의 지연 회로
EP3288509B1 (en) 2015-04-29 2022-06-29 Smith & Nephew, Inc Negative pressure wound closure device
US10575991B2 (en) 2015-12-15 2020-03-03 University Of Massachusetts Negative pressure wound closure devices and methods
US10814049B2 (en) 2015-12-15 2020-10-27 University Of Massachusetts Negative pressure wound closure devices and methods
CN108696275B (zh) * 2017-04-07 2021-11-12 光宝科技新加坡私人有限公司 缓冲电路
US10560084B2 (en) 2017-09-08 2020-02-11 Toshiba Memory Corporation Level shift circuit
US10819319B1 (en) * 2018-11-20 2020-10-27 Impinj, Inc. Level shifter circuit with self-gated transition amplifier
WO2020124038A1 (en) 2018-12-13 2020-06-18 University Of Massachusetts Negative pressure wound closure devices and methods
WO2023038314A1 (ko) * 2021-09-09 2023-03-16 광운대학교 산학협력단 에너지 효율 및 입력전압의 범위를 개선한 레벨 시프터
JP2023048295A (ja) 2021-09-28 2023-04-07 キヤノン株式会社 レベルシフト回路、光源、画像形成装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370373A (ja) 1989-08-10 1991-03-26 Nikon Corp 電子スチルカメラ
US5321324A (en) * 1993-01-28 1994-06-14 United Memories, Inc. Low-to-high voltage translator with latch-up immunity
JP3625851B2 (ja) * 1993-12-28 2005-03-02 沖電気工業株式会社 レベルシフタ回路
US5583454A (en) * 1995-12-01 1996-12-10 Advanced Micro Devices, Inc. Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function
JPH1141090A (ja) 1997-07-23 1999-02-12 Matsushita Electric Ind Co Ltd 信号レベル変換機能付き半導体装置
US5896044A (en) * 1997-12-08 1999-04-20 Lucent Technologies, Inc. Universal logic level shifting circuit and method
JP2000091894A (ja) * 1998-09-14 2000-03-31 Fujitsu Ltd レベルコンバータ回路
US6275070B1 (en) * 1999-09-21 2001-08-14 Motorola, Inc. Integrated circuit having a high speed clock input buffer
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
KR100399437B1 (ko) * 2001-06-29 2003-09-29 주식회사 하이닉스반도체 내부 전원전압 발생장치
JP3853195B2 (ja) * 2001-10-29 2006-12-06 株式会社ルネサステクノロジ 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102006053A (zh) * 2009-08-26 2011-04-06 瑞萨电子株式会社 电平移位电路及使用该电路的驱动器和显示装置
CN102006053B (zh) * 2009-08-26 2014-04-02 瑞萨电子株式会社 电平移位电路及使用该电路的驱动器和显示装置
CN103348594A (zh) * 2011-02-02 2013-10-09 美商新思科技有限公司 多电压时钟同步
CN103348594B (zh) * 2011-02-02 2016-08-17 美商新思科技有限公司 用于执行多电压时钟同步的电平转换器电路
CN108292916A (zh) * 2015-12-08 2018-07-17 株式会社索思未来 输出电路
CN108292916B (zh) * 2015-12-08 2021-06-04 株式会社索思未来 输出电路
CN107517054A (zh) * 2016-06-15 2017-12-26 智原科技股份有限公司 转压器
CN107222193A (zh) * 2017-05-04 2017-09-29 河北新华北集成电路有限公司 一种双侧信号边沿延时可调的负压转正压控制电路
CN108055033A (zh) * 2018-01-09 2018-05-18 上海顺久电子科技有限公司 电平转换电路、集成电路芯片和电子设备
CN108055033B (zh) * 2018-01-09 2021-06-11 上海顺久电子科技有限公司 电平转换电路、集成电路芯片和电子设备

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