KR102290384B1 - 누설 전류 기반의 지연 회로 - Google Patents

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KR102290384B1
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Abstract

누설 전류 기반의 지연 회로가 개시된다. 지연 회로는 제1 트랜지스터 회로와 제2 트랜지스터 회로를 포함한다. 각각의 트랜지스터 회로는 p-타입 트랜지스터와, n-타입 트랜지스터와, 상기 p-타입 트랜지스터의 드레인 노드와 상기 n-타입 트랜지스터의 게이트 노드 사이의 n-노드와, 상기 p-타입 트랜지스터의 게이트 노드와 상기 n-타입 트랜지스터의 드레인 노드 사이의 p-노드를 포함할 수 있다.. 상기 제2 트랜지스터 회로의 p-노드는 입력 신호의 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 전원 전압으로 충전되고, 상기 제2 트랜지스터 회로의 n-노드는 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 접지 전압으로 방전될 수 있다.

Description

누설 전류 기반의 지연 회로{LEAKAGE CURRENT-BASED DELAY CIRCUIT}
본 명세서에 기재된 다양한 실시예들은 누설 전류 기반의 지연 회로에 관한 것이다.
지연 회로는 입력 신호에 일정한 지연 시간을 부여하는 요소 회로로, 셀프-타임(self-timed) 비동기 방식의 시스템에 이용될 수 있다. 센서 네트워크(Sensor Network)나 신체 영역 네트워크(Body Area Network)에 탑재되는 요소 회로에는 저전력 동작이 요구된다. 지연 회로는 지연 시간의 조절이 중요하다. 종전에는 저항 값이나 커패시터 값으로 지연 시간을 조절하는 방식이 사용되었다. 이러한 방식은 구조적으로 저전력 동작에 한계가 있다. 따라서, 누설 전류를 통해 지연 시간을 조절함으로써 저전력 시스템에서 동작 가능한 지연 회로가 요구된다.
일측에 따르면, 지연 회로는, 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 제1 트랜지스터 회로; 및 상기 제1 트랜지스터 회로와 연결되고, 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 제2 트랜지스터 회로를 포함하고, 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로는 상기 입력 신호에 기초하여 서로 교차로 동작한다.
상기 제1 시간 구간의 시점은 상기 입력 신호의 상승 에지일 수 있고, 상기 제2 시간 구간의 시점은 상기 입력 신호의 하강 에지일 수 있다.
상기 제1 트랜지스터 회로는 상기 입력 신호에 기초하여 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키는 제1 스위치 회로를 포함할 수 있고, 상기 제2 트랜지스터 회로는 상기 입력 신호의 반전 신호에 기초하여 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 제2 스위치 회로를 포함할 수 있다.
상기 제1 트랜지스터 회로는, 제1 p-타입 트랜지스터; 제1 n-타입 트랜지스터; 상기 제1 p-타입 트랜지스터의 드레인 노드와 상기 제1 n-타입 트랜지스터의 게이트 노드 사이의 제1 n-노드; 및 상기 제1 p-타입 트랜지스터의 게이트 노드와 상기 제1 n-타입 트랜지스터의 드레인 노드 사이의 제1 p-노드를 포함할 수 있다.
상기 제1 n-노드는, 상기 제1 시간 구간 동안, 상기 제1 p-타입 트랜지스터의 누설 전류로 인해 전원 전압으로 충전될 수 있고, 상기 제1 p-노드는, 상기 제1 시간 구간 동안, 상기 제1 n-타입 트랜지스터의 누설 전류로 인해 접지 전압으로 방전될 수 있다.
상기 제2 트랜지스터 회로는, 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 전원 전압으로 충전되는 제2 p-노드; 및 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 접지 전압으로 방전되는 제2 n-노드를 포함할 수 있다.
상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함할 수 있고, 상기 지연 신호의 지연 시간은 상기 커패시터의 커패시턴스에 따라 조절될 수 있다.
상기 제1 트랜지스터 회로는 사이즈의 조절이 가능한 제1 가변 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터 회로의 누설 전류는 상기 제1 가변 트랜지스터의 상기 사이즈에 의해 조절될 수 있다.
상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 되는 트랜지스터들의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함할 수 있고, 상기 제1 트랜지스터 회로의 누설 전류는 상기 병렬로 연결되는 트랜지스터들의 수에 의해 조절될 수 있다.
상기 제1 트랜지스터 회로의 누설 전류는, 상기 제1 트랜지스터 회로의 바디 전압에 의해 조절될 수 있다.
상기 제1 트랜지스터 회로의 누설 전류는, 상기 제1 트랜지스터 회로의 기생 커패시턴스(parasitic capacitance)에 의해 조절될 수 있다.
상기 제2 트랜지스터 회로와 연결된 제1 인버터 및 상기 제1 인버터와 연결된 제2 인버터를 더 포함할 수 있다.
일측에 따르면, 전자 장치는, 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 제1 트랜지스터 회로와, 상기 제1 트랜지스터 회로와 연결되고 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 제2 트랜지스터 회로를 포함하는 지연 회로; 및 상기 입력 신호에 기초하여, 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키고, 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 신호 생성기를 포함한다.
상기 신호 생성기는, 상기 제2 시간 구간 동안 상기 입력 신호의 반전 신호에 기초하여 제2 트랜지스터 회로를 동작시킬 수 있다.
상기 신호 생성기는, 지연 제어 신호를 통해 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로의 누설 전류를 조절함으로써 상기 지연 신호의 지연 시간을 조절할 수 있다.
상기 지연 회로는 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함할 수 있고, 상기 신호 생성기는 지연 제어 신호를 통해 상기 커패시터의 커패시턴스를 조절함으로써 상기 지연 신호의 지연 시간을 조절할 수 있다.
상기 신호 생성기는, 지연 제어 신호를 통해 상기 제1 트랜지스터 회로의 제1 기생 커패시턴스(parasitic capacitance) 또는 상기 제2 트랜지스터 회로의 제2 기생 커패시턴스(parasitic capacitance) 중 적어도 하나를 조절함으로써 상기 지연 신호의 지연 시간을 조절할 수 있다.
상기 제1 트랜지스터 회로는 사이즈의 조절이 가능한 제1 가변 트랜지스터를 포함할 수 있고, 상기 신호 생성기는, 지연 제어 신호를 통해 상기 제1 가변 트랜지스터의 상기 사이즈를 조절함으로써 상기 지연 신호의 지연 시간을 조절할 수 있다.
상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 연결되는 트랜지스터의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함할 수 있고, 상기 신호 생성기는, 지연 제어 신호를 통해 상기 병렬로 연결된 트랜지스터의 수를 조절함으로써 상기 지연 신호의 지연 시간을 조절할 수 있다.
일측에 따르면, 지연 회로의 동작 방법은, 입력 신호에 기초하여 상기 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호를 생성하는 단계; 상기 입력 신호에 기초하여 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호를 생성하는 단계; 및 상기 지연 신호의 지연 시간을 조절하는 단계를 포함한다.
도 1은 일실시예에 따른 지연 회로를 포함하는 전자 장치를 도시한 블록도이다.
도 2는 일실시예에 따른 지연 회로에 포함되는 트랜지스터 회로를 도시한 회로도이다.
도 3은 일실시예에 따른 제1 트랜지스터 회로와 제2 트랜지스터 회로를 포함하는 지연 회로를 도시한 회로도이다.
도 4는 일실시예에 따른 사이즈 조절이 가능한 트랜지스터 회로를 포함하는 지연 회로를 도시한 회로도이다.
도 5는 일실시예에 따른 크로스 커패시터를 포함하는 트랜지스터 회로를 도시한 회로도이다.
도 6은 일실시예에 따른 제1 인버터와 제2 인버터를 포함하는 트랜지스터 회로를 도시한 회로도이다.
도 7은 일실시예에 따른 지연 신호의 생성 과정을 설명하기 위한 타이밍도이다.
도 8은 일실시예에 따른 지연 회로의 동작 방법을 도시한 플로우 차트이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 일실시예에 따른 지연 회로를 포함하는 전자 장치를 도시한 블록도이다.
도 1을 참조하면, 전자 장치(10)는 지연 회로(100)와 신호 생성기(50)를 포함할 수 있다.
지연 회로(100)는 입력 신호(INPUT), 전원 전압(VDD) 및 지연 제어 신호(D_CTRL)에 기초하여 출력 신호(OUTPUT)를 생성할 수 있다. 지연 회로(100)는 무선 센서 네트워크(Wireless Sensor Network: WSN)나 무선 신체 영역 네트워크(Wireless Body Area Network: WBAN)와 같은 초 저전력(Ultra-Low Power: ULP) 센서 모듈의 제어기에 이용될 수 있다. 지연 회로(100)는 PLL(Phase-Locked Loop), Delay-Looked Loop(DLL), DC-DC 컨버터, 오실레이터 및 펄스 생성기 등에 이용될 수 있다.
입력 신호(INPUT)는 서로 다른 특성을 갖는 제1 시간 구간과 제2 시간 구간으로 구분될 수 있다. 예컨대, 입력 신호(INPUT)는 상승 에지와 하강 에지를 가질 수 있고, 제1 시간 구간의 시점은 입력 신호(INPUT)의 상승 에지일 수 있고, 제2 시간 구간의 시점은 입력 신호(INPUT)의 하강 에지일 수 있다. 또한, 제1 시간 구간의 종점은 입력 신호(INPUT)의 하강 에지일 수 있고, 제2 시간 구간의 종점은 입력 신호(INPUT)의 상승 에지일 수 있다. 제1 시간 구간에서 지연 회로(100)의 동작과 제2 시간 구간에서 지연 회로(100)의 동작은 서로 다를 수 있다.
전원 전압(VDD)은 지연 회로(100)에 포함된 트랜지스터 회로에 공급되는 전원을 의미한다. 전원 전압(VDD)은 전자 장치(10)의 내부 전압 또는 전자 장치(10)가 포함된 시스템 전압에 따라 결정될 수 있다.
지연 제어 신호(D_CTRL)는 출력 신호(OUTPUT)의 지연 시간을 조절하기 위한 신호이다. 지연 제어 신호(D_CTRL)는 신호 생성기(50)에 의해 생성될 수 있다.
출력 신호(OUTPUT)는 입력 신호(INPUT)의 지연 신호일 수 있다. 출력 신호(OUTPUT)의 지연 시간은 다양한 요인에 의해 조절될 수 있다. 지연 시간은 지연 회로(100)에 포함된 트랜지스터 회로의 제어를 통해 조절될 수 있다. 예컨대, 지연 시간은 트랜지스터 회로의 커패시턴스, 트랜지스터 회로의 사이즈 또는 트랜지스터 회로의 바디 전압 중 적어도 하나에 기초하여 조절될 수 있다.
트랜지스터 회로의 커패시턴스, 트랜지스터 회로의 사이즈 및 트랜지스터 회로의 바디 전압은 트랜지스터 회로의 누설 전류의 양에 영향을 미치고, 지연 시간은 누설 전류의 양에 따라 조절될 수 있다. 트랜지스터 회로의 커패시턴스, 트랜지스터 회로의 사이즈 또는 트랜지스터 회로의 바디 전압은 지연 제어 신호(D_CTRL)에 의해 조절될 수 있다.
신호 생성기(50)는 입력 신호(INPUT) 기초하여 반전 입력 신호(INPUT_B)를 생성할 수 있다. 지연 회로(100)는 서로 연결되며 서로 교차로 동작하는 제1 트랜지스터 회로 및 제2 트랜지스터 회로를 포함할 수 있다. 신호 생성기(50)는 입력 신호(INPUT)에 기초하여 입력 신호(INPUT)의 제1 시간 구간 동안 지연 회로(100)에 포함된 제1 트랜지스터 회로를 동작시킬 수 있고, 입력 신호(INPUT)의 반전 신호(INPUT_B)에 기초하여 입력 신호(INPUT)의 제2 시간 구간 동안 지연 회로(100)에 포함된 제2 트랜지스터 회로를 동작시킬 수 있다. 신호 생성기(50)는 반전 입력 신호(INPUT_B)의 생성을 위한 인버터를 포함할 수 있다.
신호 생성기(50)는 제어 신호(CTRL)에 기초하여 지연 제어 신호(D_CTRL)를 생성할 수 있다. 제어 신호(CTRL)는 전자 장치(10) 내부의 신호들을 동기화하는 동기화 장치나, 전자 장치(10)가 포함된 시스템으로부터 수신될 수 있다. 신호 생성기(50)는 지연 제어 신호(D_CTRL)에 기초하여 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다.
신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 트랜지스터 회로의 커패시턴스, 트랜지스터 회로의 사이즈 또는 트랜지스터 회로의 바디 전압을 조절할 수 있다. 예컨대, 신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 지연 회로(100)에 포함된 트랜지스터 회로의 누설 전류를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다. 또한, 신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 지연 회로(100)에 포함된 트랜지스터 회로들 사이에 연결된 커패시터의 커패시턴스를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다. 또한, 신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 트랜지스터 회로의 기생 커패시턴스(parasitic capacitance)를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다. 또한, 신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 지연 회로(100)에 포함된 트랜지스터의 사이즈를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다. 또한, 신호 생성기(50)는 지연 제어 신호(D_CTRL)를 통해 지연 회로(100)에서 병렬로 연결되는 트랜지스터의 수를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다. 전술한 다양한 인자들로 인하여 출력 신호(OUTPUT)의 지연 시간이 조절되는 원리에 관하여는 후술한다.
이하, 첨부된 도면들을 참조하여 지연 회로(100) 및 신호 생성기(50)의 구성 및 동작을 설명한다.
도 2는 일실시예에 따른 지연 회로에 포함되는 트랜지스터 회로를 도시한 회로도이다.
도 2를 참조하면, 트랜지스터 회로(110)는 p-타입 트랜지스터(MP), n-타입 트랜지스터(MN), p-타입 트랜지스터(MP)의 드레인 노드와 n-타입 트랜지스터(MN)의 게이트 노드 사이의 n-노드(N0), p-타입 트랜지스터(MP)의 게이트 노드와 n-타입 트랜지스터(MN)의 드레인 노드 사이의 p-노드(P0), 기생 커패시터(CP1) 및 기생 커패시터(CP2)를 포함할 수 있다. p-타입 트랜지스터(MP)와 n-타입 트랜지스터(MN)는 각각 MOSFET(Metal Oxide Silicon Field Effect Transistor)일 수 있다. 또한, 트랜지스터 회로(110)는 CMOS 사이리스터(Complementary Metal Oxide Silicon thyristor)일 수 있다.
p-타입 트랜지스터(MP)의 소스 노드에는 전원 전압(VDD)이 인가될 수 있다. p-타입 트랜지스터(MP)의 게이트 노드는 n-타입 트랜지스터(MN)의 드레인 노드에 연결될 수 있고, p-타입 트랜지스터(MP)의 드레인 노드는 n-타입 트랜지스터(MN)의 게이트 노드에 연결될 수 있다.
n-타입 트랜지스터(MN)의 소스 노드는 접지될 수 있다. n-타입 트랜지스터(MN)의 게이트 노드는 p-타입 트랜지스터(MP)의 드레인 노드에 연결될 수 있고, n-타입 트랜지스터(MN)의 드레인 노드는 P-타입 트랜지스터(MP)의 게이트 노드에 연결될 수 있다.
p-타입 트랜지스터(MP)와 n-타입 트랜지스터(MN)는 초기에 턴-오프 상태일 수 있다. 예컨대, p-노드(P0)는 초기에 전원 전압(VDD)으로 충전될 수 있고, n-노드(N0)는 초기에 접지 전압으로 방전될 수 있다. 시간이 경과됨에 따라, p-노드(P0)는 n-타입 트랜지스터(MN)의 누설 전류에 의해 방전될 수 있고, n-노드(N0)는 p-타입 트랜지스터(MP)의 누설 전류에 의해 충전될 수 있다. 전원 전압(VDD)과 p노드(P0)의 전압 사이의 전위차가 p-타입 트랜지스터(MP)의 문턱 전압(VTH)을 넘게 됨에 따라 p-타입 트랜지스터(MP)는 턴-온 될 수 있고, n-노드(N0)의 전압이 n-타입 트랜지스터(MN)의 문턱 전압(VTH)을 넘게 됨에 따라 n-타입 트랜지스터(MN)는 턴-온 될 수 있다. 결국, p-노드(P0)는 접지 전압으로 방전되고, n-노드(N0)는 전원 전압(VDD)으로 충전될 수 있다. 이러한 동작이 두 개의 트랜지스터 회로에 의해 교차로 이루어지는 경우, 지연 신호가 생성될 수 있다. 지연 신호의 구체적인 생성 과정은 도 3 내지 도 7을 참조하여 추후 설명한다.
지연 신호의 지연 시간은 다양한 요인에 의해 조절될 수 있다. 예컨대, 지연 시간은 기생 커패시터(CP1)의 커패시턴스 또는 기생 커패시터(CP2)의 커패시턴스 중 적어도 하나를 통해 조절될 수 있다. 추후 설명될 것처럼, 지연 시간은 지연 회로(100)의 커패시턴스와 비례 관계에 있으므로, 지연 시간은 기생 커패시터(CP1)의 커패시턴스 또는 기생 커패시터(CP2)의 커패시턴스 중 적어도 하나가 증가됨에 따라 증가될 수 있다.
이하, 도 3 내지 도 6을 참조하여 지연 회로(100)의 구체적인 실시예들을 설명한다.
도 3은 일실시예에 따른 트랜지스터 회로와 트랜지스터 회로를 포함하는 지연 회로를 도시한 회로도이다.
도 3을 참조하면, 일실시예에 따른 지연 회로(100-1)는 서로 교차하여 연결된 트랜지스터 회로(110-1) 및 트랜지스터 회로(110-2)를 포함할 수 있다. 트랜지스터 회로(110-1)는 스위치 회로(130-1)를 포함할 수 있고, 트랜지스터 회로(110-2)는 스위치 회로(130-2)를 포함할 수 있다.
트랜지스터 회로(110-1)는 p-타입 트랜지스터(MP1), n-타입 트랜지스터(MN1), p-타입 트랜지스터(MP1)의 드레인 노드와 n-타입 트랜지스터(MN1)의 게이트 노드 사이의 n-노드(N1), p-타입 트랜지스터(MP1)의 게이트 노드와 n-타입 트랜지스터(MN1)의 드레인 노드 사이의 p-노드(P1)를 포함할 수 있다. 트랜지스터 회로(110-1)는 도 2에서 설명된 기생 커패시터(미도시)를 포함할 수 있다.
트랜지스터 회로(110-1)는 입력 신호(INPUT)의 제1 시간 구간 동안 입력 신호(INPUT)의 지연 신호인 출력 신호(OUTPUT)를 생성할 수 있다. 스위치 회로(130-1)는 입력 신호(INPUT)에 기초하여 제1 시간 구간 동안 트랜지스터 회로(130-1)를 동작시킬 수 있다.
트랜지스터 회로(110-1)는 p-타입 트랜지스터(MP2), n-타입 트랜지스터(MN2), p-타입 트랜지스터(MP2)의 드레인 노드와 n-타입 트랜지스터(MN2)의 게이트 노드 사이의 n-노드(N2), p-타입 트랜지스터(MP2)의 게이트 노드와 n-타입 트랜지스터(MN2)의 드레인 노드 사이의 p-노드(P2)를 포함할 수 있다. 트랜지스터 회로(110-2)는 도 2에서 설명된 기생 커패시터(미도시)를 포함할 수 있다.
트랜지스터 회로(110-2)는 트랜지스터 회로(110-1)와 연결되고, 입력 신호(INPUT)의 제2 시간 구간 동안 출력 신호(OUTPUT)를 생성할 수 있다. 스위치 회로(130-2)는 입력 신호(INPUT)의 반전 신호(INPUT_B)에 기초하여 제2 시간 구간 동안 트랜지스터 회로(110-2)를 동작시킬 수 있다. 따라서, 트랜지스터 회로(110-1)와 트랜지스터 회로(110-2)는 입력 신호(INPUT) 및 반전 신호(INPUT_B)에 기초하여 서로 교차로 동작할 수 있다. 제1 시간 구간의 시점은 입력 신호(INPUT)의 상승 에지일 수 있고, 제2 시간 구간의 시점은 입력 신호(INPUT)의 하강 에지일 수 있다.
트랜지스터 회로(110-1)에서, n-노드(N1)는 입력 신호(INPUT)의 제1 시간 구간 동안 p-타입 트랜지스터(MP1)의 누설 전류로 인해 전원 전압으로 충전될 수 있다. 일 예로, n-노드(N1)와 연결된 기생 커패스터가 전원 전압으로 충전될 수 있다. 또한, 트랜지스터 회로(110-1)에서, p-노드(P1)는, 입력 신호(INPUT)의 제1 시간 구간 동안, n-타입 트랜지스터(MN1)의 누설 전류로 인해 접지 전압으로 방전될 수 있다. 일 예로, p-노드(P1)와 연결된 기생 커패스터가 접지 전압으로 방전될 수 있다.
제1 시간 구간 동안 출력 신호(OUTPUT)는 n-노드(N1)의 전압일 수 있다. 예를 들어, 입력 신호(INPUT)의 상승 에지가 입력될 때 n-노드(N1)의 전압은 접지 전압일 수 있다. 트랜지스터 회로(110-1)의 누설 전류에 기반한 동작에 따라 일정 시간이 지연된 이후, n-노드(N1)의 전압은 전원 전압으로 상승될 수 있다. 다시 말해, 트랜지스터 회로(110-1)는 제1 시간 구간 동안 입력 신호(INPUT)의 제1 시간 구간 동안 입력 신호(INPUT)의 지연 신호인 출력 신호(OUTPUT)를 생성할 수 있다.
트랜지스터 회로(110-2)에서, p-노드(P2)는 입력 신호(INPUT)의 제1 시간 구간 동안 트랜지스터 회로(110-1)의 n-노드(N1)에 의해 전원 전압으로 충전될 수 있다. 또한, 트랜지스터 회로(110-2)에서, n-노드(N2)는 입력 신호(INPUT)의 제1 시간 구간 동안 트랜지스터 회로(110-1)의 p-노드(P1)에 의해 접지 전압으로 방전될 수 있다. 다시 말해, 트랜지스터 회로(110-1)는 트랜지스터 회로의 초기 상태를 제공할 수 있다.
트랜지스터 회로(110-2)에서, n-노드(N2)는 입력 신호(INPUT)의 제2 시간 구간 동안 p-타입 트랜지스터(MP2)의 누설 전류로 인해 전원 전압으로 충전될 수 있다. 일 예로, n-노드(N2)와 연결된 기생 커패스터가 전원 전압으로 충전될 수 있다. 또한, 트랜지스터 회로(110-2)에서, p-노드(P2)는, 입력 신호(INPUT)의 제2 시간 구간 동안, n-타입 트랜지스터(MN2)의 누설 전류로 인해 접지 전압으로 방전될 수 있다. 일 예로, p-노드(P2)와 연결된 기생 커패스터가 접지 전압으로 방전될 수 있다.
제2 시간 구간 동안 출력 신호(OUTPUT)는 p-노드(P2)의 전압일 수 있다. 예를 들어, 입력 신호(INPUT)의 하강 에지가 입력될 때 p-노드(P2)의 전압은 전원 전압일 수 있다. 트랜지스터 회로(110-2)의 누설 전류에 기반한 동작에 따라 일정 시간이 지연된 이후, p-노드(P2)의 전압은 접지 전압으로 하강될 수 있다. 다시 말해, 트랜지스터 회로(110-2)는 제2 시간 구간 동안 입력 신호(INPUT)의 제2 시간 구간 동안 입력 신호(INPUT)의 지연 신호인 출력 신호(OUTPUT)를 생성할 수 있다.
이하, 도 4 내지 도 6을 참조하여, 지연 시간의 조절에 관해 상세히 설명한다.
도 4는 일실시예에 따른 사이즈 조절이 가능한 트랜지스터 회로를 포함하는 지연 회로를 도시한 회로도이다.
도 4를 참조하면 일실시예에 따른 지연 회로(100-2)는 서로 교차하여 연결된 트랜지스터 회로(110-3) 및 트랜지스터 회로(110-4)를 포함할 수 있다.
트랜지스터 회로들(110-3, 110-4)은, 도 3에서 설명된 트랜지스터 회로들(110-1, 110-2)의 트랜지스터들(MP1, MN1, MP2, MN2) 대신, 병렬 트랜지스터들(MP1-1, MN1-1, MP2-1, MN2-1)와 스위치들(SWP1, SWP2, SWN1, SWN2)를 포함할 수 있다. 트랜지스터 회로들(110-3, 110-4)에는 아래에서 설명될 병렬 트랜지스터(MP1-1, MN1-1, MP2-1, MN2-1)와 스위치(SWP1, SWP2, SWN1, SWN2)에 관한 내용 이외에, 앞서 도 3에서 설명된 내용들이 적용될 수 있다.
트랜지스터 회로들(110-3, 110-4)는 사이즈 조절이 가능한 트랜지스터들을 포함할 수 있다. 예컨대, 트랜지스터 회로들(110-3, 110-4)는 스위치들(SWP1, SWP2, SWN1, SWN2)을 통해 사이즈 조절이 가능한 병렬 트랜지스터들(MP1-1, MN1-1, MP2-1, MN2-1)을 포함할 수 있다. 스위치들(SWP1, SWP2, SWN1, SWN2)은 신호 생성기(50)에 의해 생성된 지연 제어 신호(D_CTRL)에 의해 제어될 수 있다. 병렬 트랜지스터들(MP1-1, MN1-1, MP2-1, MN2-1)은 지연 제어 신호(D_CTRL)에 기초하여 병렬로 연결되는 트랜지스터들의 수를 조절할 수 있다. 병렬로 연결되는 트랜지스터들의 수가 조절될 경우 트랜지스터의 두께(width) 대 길이(length) 비율이 변경될 수 있다. 트랜지스터의 두께(width) 대 길이(length) 비율이 변경되면 해당 트랜지스터의 누설 전류의 양이 조절되므로, 출력 신호(OUTPUT)의 지연 시간이 조절될 수 있다. 예를 들어, 병렬 연결 트랜지스터의 수가 증가할 경우, 누설 전류가 증가하고, 이로 인하여 지연 시간이 짧아질 수 있다. 또는, 병렬 연결 트랜지스터의 수가 감소할 경우, 누설 전류가 감소하고, 이로 인하여 지연시간이 길어질 수 있다.
도 5는 일실시예에 따른 크로스 커패시터를 포함하는 트랜지스터 회로를 도시한 회로도이다.
도 5를 참조하면, 일실시예에 따른 지연 회로(100-3)는 서로 교차하여 연결된 트랜지스터 회로들 사이에 커패시터(C1)를 포함할 수 있다. 일측에 따르면, 커패시터(C1)는 가변 커패시터일 수 있다. 지연 회로(100-3)에서 커패시터(C1)를 제외한 부분에 관해서는 도 2 내지 도 4에서 설명된 내용이 적용될 수 있다.
지연 회로(100-3)에서 출력 신호(OUTPUT)의 지연 시간은 커패시터(C1)의 커패시턴스에 의해 조절될 수 있다. 추후 설명될 것처럼, 지연 시간은 지연 회로(100)의 커패시턴스와 비례 관계에 있으므로, 지연 시간은 커패시터(C1)의 커패시턴스가 증가됨에 따라 증가될 수 있다. 커패시터(C1)의 커패시턴스는 신호 생성기(50)의 지연 제어 신호(D_CTRL)에 의해 조절될 수 있다.
도 6은 일실시예에 따른 제1 인버터와 제2 인버터를 포함하는 트랜지스터 회로를 도시한 회로도이다.
도 6을 참조하면, 일실시예에 따른 지연 회로(100-4)는 트랜지스터 회로(110-5), 트랜지스터 회로(110-6) 및 인버터 회로(170)를 포함할 수 있다. 인버터 회로(170)는 트랜지스터 회로(110-6)에 연결된 인버터(171) 및 인버터(171)에 연결된 인버터(172)를 포함할 수 있다. 입력 신호(INPUT)의 지연 과정에서, 입력 신호(INPUT)의 파형은 누설 전류에 의해 왜곡될 수 있다. 인버터 회로(170)는 왜곡된 파형을 입력 신호(INPUT)와 같이 날카롭게(sharp)할 수 있다. 지연 회로(100-4)에서 인버터 회로(170)를 제외한 부분에 관해서는 도 2 내지 도 5에서 설명된 내용이 적용될 수 있다.
도 7은 일실시예에 따른 지연 신호의 생성 과정을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 일실시예에 따른 입력 신호(INPUT), 반전 입력 신호(INPUT_B), 신호(VP2) 및 출력 신호(OUTPUT)가 도시되어 있다. 일측에 따르면, 도 7에 도시된 것처럼 제1 시간 구간은 입력 신호(INPUT)의 상승 에지부터 하강 에지까지의 구간을 의미할 수 있고, 제2 시간 구간은 입력 신호(INPUT)의 하강 에지부터 상승 에지까지의 구간을 의미할 수 있다.
신호(VP2)는 도 6의 p-노드(P2)에서 측정된 신호를 의미한다. 신호(VP2)에서 곡선 부분의 변화율은 아래의 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Figure 112015016126815-pat00001
[수학식 1]에서, ILeakage는 누설 전류를, CCross는 크로스 커패시터의 커패시턴스를, Vth는 문턱 전압을, tDelay는 지연 시간을 의미한다. Vth/tDelay의 경우, 그래프 상의 곡선을 직선으로 근사한 값이다. 크로스 커패시터의 커패시턴스는, 도 2에 도시된 커패시터(CP1, CP2)의 커패시턴스 및 도 5에 도시된 커패시터(C1)의 커패시턴스에 대응될 수 있다. [수학식 1]로부터, 지연 시간은, 문턱 전압 및 크로스 커패시터의 커패시턴스에 비례하고, 누설 전류에 반비례하는 것을 알 수 있다. 누설 전류는 트랜지스터의 사이즈를 통해 조절될 수 있고, 문턱 전압은 트랜지스터의 바디 전압을 통해 조절될 수 있다. 결국, 지연 시간은 트랜지스터의 사이즈, 트랜지스터의 바디 전압 또는 크로스 커패시터의 커패시턴스 중 적어도 하나를 통해 조절될 수 있다. 지연 회로(100) 및 신호 생성기(50)는 트랜지스터의 사이즈, 트랜지스터의 바디 전압 또는 크로스 커패시터의 커패시턴스 중 적어도 하나를 조절함으로써 출력 신호(OUTPUT)의 지연 시간을 조절할 수 있다.
도 8은 일실시예에 따른 지연 회로의 동작 방법을 도시한 플로우 차트이다.
도 8을 참조하면, 단계(810)에서, 지연 회로(100)는 입력 신호(INPUT)에 기초하여 입력 신호(INPUT)의 제1 시간 구간 동안 입력 신호(INPUT)의 지연 신호를 생성한다.
단계(830)에서, 지연 회로(100)는 입력 신호(INPUT)에 기초하여 입력 신호(INPUT)의 제2 시간 구간 동안 지연 신호를 생성한다.
단계(850)에서, 지연 회로(100)는 지연 신호의 지연 시간을 조절한다.
단계(810) 내지 단계(850)에는 앞서 설명된 지연 회로(100)의 동작이 적용될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 입력 신호를 수신하여, 상기 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호로서 제1 신호를 생성하는 제1 트랜지스터 회로; 및
    상기 제1 트랜지스터 회로와 연결되고, 상기 입력 신호의 반전 신호를 수신하여, 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호로서 제2 신호를 생성하는 제2 트랜지스터 회로
    를 포함하고,
    상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로는 상기 제1 시간 구간 및 상기 제2 시간 구간 각각에서 서로 교차로 동작하여 상기 제1 신호 및 상기 제2 신호를 각각 생성하고,
    상기 지연 신호의 지연 시간은
    지연 제어 신호를 통한 상기 제1 트랜지스터 회로 및 상기 제2 트랜지스터 회로 중 적어도 하나의 누설 전류의 조절에 따라 제어되는,
    지연 회로.
  2. 제1항에 있어서,
    상기 제1 시간 구간의 시점은 상기 입력 신호의 상승 에지고, 상기 제2 시간 구간의 시점은 상기 입력 신호의 하강 에지인,
    지연 회로.
  3. 제1항에 있어서,
    상기 제1 트랜지스터 회로는 상기 입력 신호에 기초하여 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키는 제1 스위치 회로를 포함하고,
    상기 제2 트랜지스터 회로는 상기 입력 신호의 상기 반전 신호에 기초하여 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 제2 스위치 회로를 포함하는,
    지연 회로.
  4. 제1항에 있어서,
    상기 제1 트랜지스터 회로는,
    제1 p-타입 트랜지스터;
    제1 n-타입 트랜지스터;
    상기 제1 p-타입 트랜지스터의 드레인 노드와 상기 제1 n-타입 트랜지스터의 게이트 노드 사이의 제1 n-노드; 및
    상기 제1 p-타입 트랜지스터의 게이트 노드와 상기 제1 n-타입 트랜지스터의 드레인 노드 사이의 제1 p-노드
    를 포함하는 지연회로.
  5. 제4항에 있어서,
    상기 제1 n-노드는, 상기 제1 시간 구간 동안, 상기 제1 p-타입 트랜지스터의 누설 전류로 인해 전원 전압으로 충전되고,
    상기 제1 p-노드는, 상기 제1 시간 구간 동안, 상기 제1 n-타입 트랜지스터의 누설 전류로 인해 접지 전압으로 방전되는,
    지연 회로.
  6. 제1항에 있어서,
    상기 제2 트랜지스터 회로는,
    상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 전원 전압으로 충전되는 제2 p-노드; 및
    상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로에 의해 접지 전압으로 방전되는 제2 n-노드
    를 포함하는 지연 회로.
  7. 제1항에 있어서,
    상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함하고,
    상기 지연 시간은 상기 커패시터의 커패시턴스에 따라 조절되는,
    지연 회로.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 연결되는 트랜지스터들의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함하고,
    상기 제1 트랜지스터 회로의 누설 전류는 상기 병렬로 연결되는 트랜지스터들의 수에 의해 조절되는,
    지연 회로.
  10. 제1항에 있어서,
    상기 제1 트랜지스터 회로의 누설 전류는,
    상기 제1 트랜지스터 회로의 바디 전압에 의해 조절되는,
    지연 회로.
  11. 제1항에 있어서,
    상기 제1 트랜지스터 회로의 누설 전류는,
    상기 제1 트랜지스터 회로의 기생 커패시턴스(parasitic capacitance)에 의해 조절되는,
    지연 회로.
  12. 제1항에 있어서,
    상기 제2 트랜지스터 회로와 연결된 제1 인버터 및 상기 제1 인버터와 연결된 제2 인버터를 더 포함하는,
    지연 회로.
  13. 입력 신호를 수신하여 상기 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호로서 제1 신호를 생성하는 제1 트랜지스터 회로, 및 상기 제1 트랜지스터 회로와 연결되고 상기 입력 신호의 반전 신호를 수신하여 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호로서 제2 신호를 생성하는 제2 트랜지스터 회로를 포함하는 지연 회로; 및
    상기 입력 신호에 기초하여, 상기 제1 시간 구간 동안 상기 제1 트랜지스터 회로를 동작시키고, 상기 제2 시간 구간 동안 상기 제2 트랜지스터 회로를 동작시키는 신호 생성기
    를 포함하고,
    상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로는 상기 제1 시간 구간 및 상기 제2 시간 구간 각각에서 서로 교차로 동작하여 상기 제1 신호 및 상기 제2 신호를 각각 생성하고,
    상기 신호 생성기는,
    지연 제어 신호를 통해 상기 제1 트랜지스터 회로 및 상기 제2 트랜지스터 회로 중 적어도 하나의 누설 전류를 조절함으로써 상기 지연 신호의 지연 시간을 제어하는,
    전자 장치.
  14. 제13항에 있어서,
    상기 신호 생성기는,
    상기 제2 시간 구간 동안 상기 입력 신호의 상기 반전 신호에 기초하여 제2 트랜지스터 회로를 동작시키는,
    전자 장치.
  15. 삭제
  16. 제13항에 있어서,
    상기 지연 회로는 상기 제1 트랜지스터 회로와 상기 제2 트랜지스터 회로 사이에 연결된 커패시터를 포함하고,
    상기 신호 생성기는 지연 제어 신호를 통해 상기 커패시터의 커패시턴스를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,
    전자 장치.
  17. 제13항에 있어서,
    상기 신호 생성기는,
    지연 제어 신호를 통해 상기 제1 트랜지스터 회로의 제1 기생 커패시턴스(parasitic capacitance) 또는 상기 제2 트랜지스터 회로의 제2 기생 커패시턴스(parasitic capacitance) 중 적어도 하나를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,
    전자 장치.
  18. 삭제
  19. 제13항에 있어서,
    상기 제1 트랜지스터 회로는 지연 제어 신호에 기초하여 병렬로 연결되는 트랜지스터의 수가 조절되는 제1 병렬 트랜지스터 회로를 포함하고,
    상기 신호 생성기는,
    지연 제어 신호를 통해 상기 병렬로 연결되는 트랜지스터의 수를 조절함으로써 상기 지연 신호의 지연 시간을 조절하는,
    전자 장치.
  20. 제1 트랜지스터 회로를 통해 입력 신호에 수신하여 상기 입력 신호의 제1 시간 구간 동안 상기 입력 신호의 지연 신호로서 제1 신호를 생성하는 단계; 및
    상기 제1 트랜지스터 회로와 연결된 제2 트랜지스터 회로를 통해 상기 입력 신호의 반전 신호를 수신하여 상기 입력 신호의 제2 시간 구간 동안 상기 지연 신호로서 제2 신호를 생성하는 단계
    를 포함하고,
    상기 제1 신호를 생성하는 단계와 상기 제2 신호를 생성하는 단계는 상기 제1 시간 구간 및 상기 제2 시간 구간 각각에서 서로 교차로 수행되고,
    상기 지연 신호의 지연 시간은
    지연 제어 신호를 통한 상기 제1 트랜지스터 회로 및 상기 제2 트랜지스터 회로 중 적어도 하나의 누설 전류의 조절에 따라 제어되는,
    지연 회로의 동작 방법.
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