KR102078577B1 - 전압 제어 발진기 - Google Patents

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KR102078577B1
KR102078577B1 KR1020180121865A KR20180121865A KR102078577B1 KR 102078577 B1 KR102078577 B1 KR 102078577B1 KR 1020180121865 A KR1020180121865 A KR 1020180121865A KR 20180121865 A KR20180121865 A KR 20180121865A KR 102078577 B1 KR102078577 B1 KR 102078577B1
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leakage current
current based
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delay
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KR1020180121865A
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이윤명
이현지
장은상
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성균관대학교 산학협력단
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  • Nonlinear Science (AREA)
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Abstract

본 발명은 전압 제어 발진기를 제공한다. 본 발명의 전압 제어 발진기는 n단계의 누설 전류 기반 지연 셀들을 포함하고, 상기 n단계의 누설 전류 기반 지연 셀들을 m층으로 적층하여 구성하되, 접지(VSS)에 인접한 맨 아래층을 제외한 모든 층은 상기 맨 아래층과의 동기화를 맞추기 위한 결합 축전기 더 포함한다. 본 발명의 전압 제어 발진기는 누설 전류 기반 지연 셀을 이용하여 낮은 주파수에서의 도통 전류에 의한 전력 소모를 줄여 넓은 주파수 범위에 걸쳐 일정한 사이클당 에너지를 확보할 수 있는 장점이 있다. 또한, 본 발명의 전압 제어 발진기는 적층 구조를 활용함으로써 충/방전 전력을 최대한 줄일 수 있다.

Description

전압 제어 발진기{VOLTAGE CONTROLLED OSCILLATOR}
본 발명은 전압 제어 발진기에 관한 것으로서, 보다 상세하게는 누설 전류 기반 지연 셀의 적층 구조를 이용한 전압 제어 발진기에 관한 것이다.
전압 제어 발진기(VCO:Voltage Controlled Oscillator)는 소정의 제어 전압에 따라 가변되는 주파수를 가지는 신호를 출력하는 장치로서, 그 자체로서 또는 피엘엘(PLL:Phase Locked Loop) 등에 포함되어 각종 장치에 사용된다. 예를 들어, 아날로그 음향 합성 장치 또는 이동 통신 단말기 등에서 주로 사용된다.
도 1은 종래의 전압 제어 발진기의 예를 도시한 도면이다. 도 1을 참조하면, 종래의 전압 제어 발진기(10)는 3단(stage)의 딜레이셀들(11, 12, 13)을 포함하며, 딜레이셀들(11, 12, 13)으로 각각 인가되는 제어전압(Vcont)에 의해 결정된 발진 주파수(OUT)를 출력한다.
도 2는 종래의 전류 궁핍형 발진기(Current Starved Oscillator)의 예를 도시한 도면으로서, 이러한 전류 궁핍형 발진기는 기존의 전류 발진 방식 중 가장 보편적으로 사용된 발진기이다. 도 2를 참조하면, 종래의 전류 궁핍형 발진기(20)는 입/출력이 서로 연결된 홀수개의 반전기(Inverter)들(22)과, 제1 제어전압(Vcontp)을 게이트 입력으로 받는 PMOS들(21)과, 제2 제어전압(Vcontn)을 게이트 입력으로 받는 NMOS들(23)을 포함한다. 이러한 종래의 궁핍형 발진기(20)는 상기 PMOS들(21)과 NMOS들(23)을 전원(VDD)과 접지(GND)의 전류가 흐르는 길에 배치함으로써 전류를 제한하여 발진 주파수를 조절한다.
그런데, 상기 PMOS들(21)과 NMOS들(23)에 의해 제한된 전류가 다음 단계의 반전기의 입력 쪽에 보이는 축전기를 충전하기에 작을 경우, 전압 충전 시간이 오래 걸려 반전기(Inverter)들(22) 각각을 구성하는 PMOS와 NMOS가 동시에 켜지는 구간이 발생한다. 이 때, 전원(VDD)과 접지(GND) 사이로 전류가 도통하게 되고, 이는 발진기의 전력 소모를 증가시키는 원인이 된다.
또한 이러한 문제는 상기 도통 전류에 의한 전력 소모의 비율이 다소 큰 낮은 주파수 영역에서 더욱 두드러진다. 이로 인해, 사이클 당 소비 에너지 또한 함께 증가하는 문제가 있다. 뿐만 아니라 공급 전압이 증가함에 따라 제곱의 비율로 충/방전 전력이 증가하는 한계가 있었다.
따라서, 본 발명은, 발진기의 값이 바뀌는 과도기에서 발생할 수 있는, 도통 전류에 의한 전력 소모를 최소화하고, 넓은 주파수 범위에 걸쳐 일정한 사이클 당 에너지를 확보할 수 있는 전압 제어 발진기를 제공하고자 한다.
또한, 본 발명은 적층 구조를 활용하여 충/방전 전력을 최대한 줄일 수 있는 전압 제어 발진기를 제공하고자 한다.
상기 목적을 달성하기 위해, 본 발명에서 제공하는 전압 제어 발진기는 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 m개의 축전기; 및 상기 m개의 축전기 각각의 양단 전압을 구동 전압으로 공급받아 발진하여 일정 주파수를 갖는 클럭을 출력하는 m개의 누설 전류 기반 지연부를 포함하고, 상기 m개의 누설 전류 기반 지연부 각각은 입력단과 출력단이 다단으로 연결되고, 상기 구동 전압의 레벨로 토글링하는 상기 클럭을 출력하는 n개의 지연셀; 및 상기 n개의 지연셀 중 마지막 단의 지연셀로부터 출력되는 상기 클럭을 반전시켜 첫 번째 지연셀에 입력하는 반전기를 포함하고, 상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부는 상기 클럭의 주파수를 제어하는 제어 전압에 의해 제어되고, 상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부의 입력단은 나머지 누설 전류 기반 지연부의 입력단과 결합 축전기를 통해 결합된 것을 특징으로 한다. 이 때, 상기 n 및 m은 자연수이다.
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바람직하게는, 상기 n개의 지연셀 각각은 제1 입력단을 통해 전 단계의 지연셀에서 출력된 이전 클럭을 입력으로 받는 제1 입력 트랜지스터; 제2 입력단을 통해 상기 이전 클럭의 반전 신호를 입력으로 받는 제2 입력 트랜지스터; 및 상기 이전 클럭 및 상기 이전 클럭의 반전 신호에 대한 양성 궤환 루프를 형성하여 제1 출력단을 통해 상기 클럭을 출력하고, 제2 출력단을 통해 상기 클럭의 반전 신호를 출력하는 양성 궤환 트랜지스터를 포함할 수 있다.
또한, 상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부에 포함된 상기 n개의 지연 셀 각각은 상기 제어전압을 입력받는 제어 트랜지스터를 더 포함할 수 있다.
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본 발명의 전압 제어 발진기는 누설 전류 기반 지연 셀을 이용하여 낮은 주파수에서의 도통 전류에 의한 전력 소모를 줄여 넓은 주파수 범위에 걸쳐 일정한 사이클당 에너지를 확보할 수 있는 장점이 있다. 또한, 본 발명의 전압 제어 발진기는 적층 구조를 활용함으로써 충/방전 전력을 최대한 줄일 수 있다. 결과적으로, 본 발명은 전압 제어 발진기의 효율을 높일 수 있는 장점이 있다.
도 1은 종래의 전압 제어 발진기의 예를 도시한 도면이다.
도 2는 종래의 전류 궁핍형 발진기(Current Starved Oscillator)의 예를 도시한 도면이다.
도 3은 본 발명의 일실시 예에 따른 전압 제어 발진기에 대한 개략적인 블록도이다.
도 4는 본 발명의 일실시 예에 따른 누설 전류 기반 지연셀 구조를 예시한 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 누설 전류 기반 지연셀 구조를 예시한 도면이다.
도 6은 본 발명의 일실시 예에 따른 전압 제어 발진기에서 출력되는 클럭을 예시한 그래프이다.
도 7은 본 발명의 일실시 예에 따른 전압 제어 발진기의 효과를 설명하기 위한 성능 비교 그래프이다.
도 8은 본 발명의 다른 실시 예에 따른 전압 제어 발진기에 대한 개략적인 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 설명하되, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 한편 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 상세한 설명을 생략하여도 본 기술 분야의 당업자가 쉽게 이해할 수 있는 부분의 설명은 생략하였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 3은 본 발명의 일실시 예에 따른 전압 제어 발진기에 대한 개략적인 블록도이다. 도 3을 참조하면, 본 발명의 일실시 예에 따른 전압 제어 발진기(100)는 2층으로 적층한 제1 및 제2 누설 전류 기반 지연부(110, 120), 상기 제1 및 제2 누설 전류 기반 지연부(110, 120) 각각의 공급 전압의 진폭을 결정하기 위한 제1 및 제2 축전기(130, 140)를 포함한다.
상기 제1 누설 전류 기반 지연부(110)는 3단계의 지연 셀들((Delay cell 1)(111), (Delay cell 2)(112), (Delay cell 3)(113))과, 상기 지연 셀들((Delay cell 1)(111), (Delay cell 2)(112), (Delay cell 3)(113)) 앞 단에서 반전기로 동작하는 NAND 및 NOR 게이트(118, 119)를 포함하고, 상기 제2 누설 전류 기반 지연부(120)는 3단계의 지연 셀들((Delay cell 4)(121), (Delay cell 5)(122), (Delay cell 6)(123))과, 다수의 결합 축전기들(124, 125, 126, 127) 및 상기 지연 셀들((Delay cell 4)(121), (Delay cell 5)(122), (Delay cell 6)(123)) 앞 단에서 반전기로 동작하는 NAND 및 NOR 게이트(128, 129)를 포함을 포함한다.
상기 제1 축전기(130)는 VSS와
Figure 112018100683258-pat00004
사이에 연결되고, 상기 제2 축전기(140)는
Figure 112018100683258-pat00005
와 VDD사이에 연결되며, RST의 신호가 ‘0’ 일 때, 초기값이
Figure 112018100683258-pat00006
으로 설정된다. 이 경우, 지연셀(111) 앞단의 NAND 게이트(118)와 NOR 게이트(119)에 의해 CLKbottom은 ‘0’으로 고정되어 있고, 지연셀(121) 앞단의 NAND 게이트(128)와 NOR 게이트(129)에 의해 CLKtop은 ‘1’로 고정되어 있다. 따라서 전압 제어 발진기(100)에서는 아직 클럭이 생성되지 않는다. 그리고, RST의 신호가 ‘1’로 바뀌면, NAND 게이트(118)와 NOR 게이트(119) 및 NAND 게이트(128)와 NOR 게이트(129)가 각각 반전기로 동작하여, 발진을 시작한다. 이 때 전압 제어 발진기(100)에서 생성되는 클럭의 주파수는 반전기 하나와 지연 셀 세 개의 지연시간에 의해 결정된다.
이 때, 도 3의 예에서는 편의상 3단계의 지연셀들을 2층으로 적층한 구조의 예를 설명하고 있지만, 본 발명의 구성이 도 3의 예로 인해 제한되는 것은 아니다. 예를 들어, 본 발명의 전압 제어 발진기는 도 8에 예시된 바와 같이 3단계의 지연셀들을 3층으로 적층하여 구현할 수도 있다. 이와 같이, 본 발명의 전압 제어 발진기는 도 3 또는 도 8에 예시된 바와 같은 구조를 가질 수 있으나, 지연 셀들의 단수 또는 적층 수는 도 3 또는 도 8의 내용으로 제한되지 않는다. 즉, 지연 셀들의 단수(n) 또는 적층 수(m)는 얼마든지 확장 적용이 가능하다. 이 때, n 및 m은 자연수이다. 또한, 상기 적층된 구조의 각 층 공급 전압의 진폭은
Figure 112018100683258-pat00007
이고, 상기 각 층의 공급 전압은
Figure 112018100683258-pat00008
이다. 또한, 상기 적층된 구조의 각 층에서 출력되는 클럭(CLK)의 진폭은
Figure 112018100683258-pat00009
이다. 이 때, m은 적층수, a는 m-1, m-2, ..., 1, 0인 정수 이다.
도 3의 예에서는 본 발명의 전압 제어 발진기가 3단의 지연셀들을 2층으로 적층하여 구현된 경우의 예를 도시하고 있으므로, 도 3을 참조하면, 적층수는 ‘2’이다. 따라서, 상기 적층된 구조의 각 층 공급 전압의 진폭은
Figure 112018100683258-pat00010
이고, 상기 각 층의 공급 전압은
Figure 112018100683258-pat00011
이며, 상기 적층된 구조의 각 층에서 출력되는 클럭(CLK)의 진폭은
Figure 112018100683258-pat00012
이다. 즉, 도 3에 예시된 2 스택 구조 아래층의 진폭은 VSS부터
Figure 112018100683258-pat00013
이며, 윗층의 진폭은
Figure 112018100683258-pat00014
부터 VDD이다.
한편, 상기와 같은 적층 구조의 전압 제어 발진기(100)에서는 상기 아래층과 윗층이 서로 조금이라도 틀어지는 경우 마지막 클락 생성단에서 도통 전류가 발생할 수 있는데, 다수의 결합 축전기들(124, 125, 126, 127)은 상기 도통 전류를 막기 위한 것이다. 즉, 상기 적층된 구조 중 접지(VSS)에 인접한 맨 아래층에는 제어전압(VCONT)을 인가하지만, 상기 맨 아래층을 제외한 모든 층은 각 층에 포함된 결합 축전기들을 이용하여 상기 맨 아래층의 전압 스윙을 다른 층으로 정확하게 전달함으로써, 상기 맨 아래층과의 동기화를 맞춘다. 도 3의 예에서는, 다수의 결합 축전기들(124, 125, 126, 127)이 상기 제1 누설 전류 기반 지연부(110)의 전압 스윙을 제2 누설 전류 기반 지연부(120)로 전달함으로써, 상기 제1 누설 전류 기반 지연부(110)와 제2 누설 전류 기반 지연부(120) 간의 동기화를 맞춘다.
이 때, 상기 결합 축전기들(124, 125, 126, 127)의 용량이 너무 작을 경우 상기 결합 축전기들(124, 125, 126, 127) 각각에 연결된 딜레이셀의 기생 게이트 커패시터에 전하를 전달할 때, 해당 결합 축전기가 전압을 잃을 수가 있다. 한편, 커패시터의 기생 커패시터는 해당 커패시터의 크기에 비례하므로 상기 결합 축전기들(124, 125, 126, 127)의 용량이 너무 큰 경우 자체적으로 가지는 기생 커패시터에 의해 발생하는 전력소모가 커지게 된다. 따라서, 상기 결합 축전기들(124, 125, 126, 127)은 해당 커패시터들이 동작시 전압을 유지하면서 추가적인 전력 소모를 최소화할 수 있는 정도의 용량을 가지도록 설정(예컨대, 200fF 등)하는 것이 바람직하다.
이와 같이, 본 발명의 전압 제어기(100)는 상기 맨 아래층을 제외한 모든 층은 각 층에 포함된 결합 축전기들에 의해 층간 전압 스윙 타이밍을 정확하게 일치시킬 수가 있게 된다. 또한, 제1 누설 전류 기반 지연부(110)는 제어 전압(VCONT)을 인가하여 처리하기 위한 경로가 포함되지만, 제2 누설 전류 기반 지연부(120)에는 상기 경로가 필요없다. 따라서, 본 발명의 전압 제어기(100)는 제어전압(VCONT)을 입력받아 처리하기 위한 경로를 최소화할 수 있는 장점이 있다.
이하에는 이러한 경로상의 잇점을 도 4 및 도 5를 참조하여 설명한다.
먼저, 도 4는 본 발명의 일실시 예에 따른 누설 전류 기반 지연셀 구조를 예시한 도면으로서, 도 3에 예시된 제1 누설 전류 기반 지연부(110)를 구성하는 지연셀(Delay cell)(111)의 구성 예를 도시하고 있다. 이는 도 2에 예시된 종래의 전류 궁핍형 발진기(Current Starved Oscillator)에서 제기한 도통 전류에 의한 전력 소모 문제를 해결한 누설 전류 기반 지연 셀(Leakage Current Based Delay cell)의 구조이다.
도 4를 참조하면, 상기 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(111)은 전 단계에서 출력된 신호를 입력(IN/INB)으로 받는 입력 트랜지스터(M1A, M4A, M1B, M4B)와, 상기 입력된 신호의 값을 빠르게 변환시켜 출력하는 양성 궤환 트랜지스터(M2A, M3A, M2B, M3B)와, 제어전압(VCONT)을 입력받는 제어 트랜지스터(MC2, MC1)를 포함한다. 이러한 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(111)의 동작은 다음과 같다.
먼저, 동작 초기에 IN이 ‘1’이고 INB가 ‘0’일 경우 OUT는 ‘1’이고 OUTB는 ‘0’이 되어 있다. 따라서, M3A, M4A, M1B 그리고 M2B가 동작한다. 이 때, 전 단계의 셀로 부터 IN와 INB가 각각 ‘0’과 ‘1’로 뒤바뀐 값이 전달되면, M4A와 M1B가 꺼지고 M1A와 M4B가 켜진다. 이 순간은 M1A와 M3A 그리고 M2B와 M4B가 켜진 상황이므로 VDD로 부터 VSS까지의 도통 전류가 흐를 길이 존재하지 않는다. 즉, 이 순간은 도통 전류에 의한 전력 소모가 거의 없다고 볼 수 있다. 한편, OUT이 ‘1’일 때, MC1과 M3B의 누설 전류의 양이 M2B로 부터 오는 누설 전류의 양 보다 크므로 OUT의 전압이 점점 감소한다. 그리고 M2A의 소스와 게이트 간의 전압 차가 M2A의 문턱 전압 보다 커지는 순간 M2A가 켜지고 M2A, M2B, M3A 그리고 M3B의 양성 궤환이 걸리면서 OUT과 OUTB가 각각 ‘0’과 ‘1’로 순간적으로 뒤집어진다. 이와 같이, 도 4에 예시된 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(111)은 도통 전류에 의한 전력 소모가 거의 없으므로, 이를 이용한 발진기 또한 도통 전류에 의한 전력 소모를 최소화할 수 있게 되는 것이다.
도 5는 본 발명의 다른 실시 예에 따른 누설 전류 기반 지연셀 구조를 예시한 도면으로서, 도 3에 예시된 제2 누설 전류 기반 지연부(120)를 구성하는 지연셀(Delay cell)(121)의 구성 예를 도시하고 있다. 이는 도 4에 예시된 누설 전류 기반 지연 셀(Leakage Current Based Delay cell)(111)에서 제어전압(VCONT)을 입력받아 처리하기 위한 경로를 제거한 구조이다.
도 5를 참조하면, 상기 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(121)은 전 단계에서 출력된 신호를 입력(IN/INB)으로 받는 입력 트랜지스터(MA1, MA4, MB1, MB4)와, 상기 입력된 신호의 값을 빠르게 변환시켜 출력하는 양성 궤환 트랜지스터(MA2, MA3, MB2, MB3)를 포함한다. 이는 도 4에 예시된 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(111)과 비교할 때, 트랜지스터 4개가 더 적게 포함되었음을 알 수 있다. 즉, 상기 도 3에 예시된 결합 축전기들(124, 125, 126, 127)에 의해 적층된 층간 동기화를 맞춰줌으로써, 제어전압(VCONT)을 입력받아 처리하기 위한 트랜지스터 4개가 절약되었다. 이와 같이 맨 아래층을 제외한 다른 층의 지연셀들은 하나의 지연셀 당 트랜지스터 4개씩을 더 적게 사용하여 구현할 수 있게 된다. 따라서, 경로 및 면적 상의 장점이 있는 것이다. 한편, 도 5에 예시된 누설 전류 기반 지연셀(Leakage Current Based Delay cell)(121)은 제어전압(VCONT)을 입력받아 처리하는 경로만 제거되었을 뿐 다른 동작은 도 4와 유사하다. 그러므로 회로의 동작 설명은 생략한다.
도 6은 본 발명의 일실시 예에 따른 전압 제어 발진기에서 출력되는 클럭을 예시한 그래프이다. 즉, 도 3에 예시된 전압 제어 발진기(100)의 클락 생성을 위한 마지막 단에서 받는 입력 CLKtop 신호와 CLKbottom 신호의 그래프를 보여준다. 도 6의 (a)는 마지막 단에서 받는 입력 CLKtop 신호와 CLKbottom 신호를 나타내고, 도 6의 (b)는 상기 CLKtop 신호와 CLKbottom 신호에 응답하여 생성되는 CLK 신호를 나타낸다. 상기 도 6의 (a) 및 도 6의 (b)를 참조하면, 각각 VDD/2의 진폭을 가지는 CLKtop 신호와 CLKbottom 신호들은 CLKtop이 VDD/2일 때, CLK‘0’을 생성하며, CLKbottom이 VDD/2일 때, CLK‘1’을 생성함을 알 수 있다.
도 7은 본 발명의 일실시 예에 따른 전압 제어 발진기의 효과를 설명하기 위한 성능 비교 그래프이다. 도 7을 참조하면, 적층하지 않은 3단 발진기의 사이클 당 에너지(■)는 약 180fJ로 나타나며, 2중 적층 구조의 발진기의 사이클 당 에너지(▲)는 적층하지 않은 발진기에 비해 약 44% 감소한 약 100fJ로 나타남을 알 수 있다. 뿐만 아니라 기본적으로 누설 전류 기반의 지연 셀에서 도통 전류에 의한 전력 소모를 줄임으로써 전체 주파수 범위에 걸쳐 소모되는 전력은 오직 충·방전 전력에 의해 결정되며 따라서 사이클 당 에너지도 주파수에 걸쳐 대체로 일정해진다.
한편, 발진기의 충/방전 에너지(P)는 수학식 1로 표시될 수 있다.
Figure 112018100683258-pat00015
이 때, N은 지연셀의 개수이고, m은 적층된 층수를 나타낸다.
이에 따르면, 3단(3stage) 발진기를 기준으로 했을 때, 적층하지 않은 발진기의 충/방전 에너지는
Figure 112018100683258-pat00016
지만 2중 적층 구조의 발진기는
Figure 112018100683258-pat00017
로서 충/방전 에너지는 더 작아진다. 3중 적층 구조의 발진기의 충/방전 에너지는
Figure 112018100683258-pat00018
이다. 즉 적층할수록 충/방전 에너지는 작아진다. 결론적으로 본 발명에 따르면, 도 4 및 도 5에 예시된 지연 셀을 통해 도통 전류에 의한 전력 소모를 줄이고 적층 구조를 통하여 충/방전 에너지까지 줄여 초저전력 발진기를 만들 수 있게 되는 것이다.
도 8은 본 발명의 다른 실시 예에 따른 전압 제어 발진기에 대한 개략적인 블록도로서, 도 3에 예시된 2중 적층 구조 발진기에 한 단을 더 쌓아 만든 3중 적층 구조 발진기를 보여준다. 도 8을 참조하면, 본 발명의 다른 실시 예에 따른 전압 제어 발진기(200)는 9개의 딜레이셀들(Delay cell 1 내지 Delay cell 9)을 3중으로 적층하여 발진기를 구현하였으며, VDD/3을 공급전압으로 하는 첫 번째 단을 기준으로 두 번째 단과 세 번째 단에 결합 축전기를 달아 서로 동기화되어 움직이는 것을 보장해준다.
이 때, 도 3의 예에서는 편의상 3단계의 지연셀들을 2층으로 적층한 구조의 예를 설명하고 있지만, 본 발명의 구성이 도 3의 예로 인해 제한되는 것은 아니다. 예를 들어, 본 발명의 전압 제어 발진기는 도 8에 예시된 바와 같이 3단계의 지연셀들을 3층으로 적층하여 구현할 수도 있다. 이와 같이, 본 발명의 전압 제어 발진기는 도 3 또는 도 8에 예시된 바와 같은 구조를 가질 수 있으나, 지연 셀들의 단수 또는 적층 수는 도 3 또는 도 8의 내용으로 제한되지 않는다. 즉, 지연 셀들의 단수(n) 또는 적층 수(m)는 얼마든지 확장 적용이 가능하다. 이 때, n 및 m은 자연수이다.
상술한 예시적인 시스템에서, 방법들은 일련의 단계 또는 블록으로써 순서도를 기초로 설명되고 있지만, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다.
또한, 당업자라면 순서도에 나타낸 단계들이 배타적이지 않고, 다른 단계가 포함되거나 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 전원전압 인가단과 접지전압 인가단 사이에 직렬 연결된 m개의 축전기; 및
    상기 m개의 축전기 각각의 양단 전압을 구동 전압으로 공급받아 발진하여 일정 주파수를 갖는 클럭을 출력하는 m개의 누설 전류 기반 지연부를 포함하고,
    상기 m개의 누설 전류 기반 지연부 각각은
    입력단과 출력단이 다단으로 연결되고, 상기 구동 전압의 레벨로 토글링하는 상기 클럭을 출력하는 n개의 지연셀; 및
    상기 n개의 지연셀 중 마지막 단의 지연셀로부터 출력되는 상기 클럭을 반전시켜 첫 번째 지연셀에 입력하는 반전기를 포함하고,
    상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부는 상기 클럭의 주파수를 제어하는 제어 전압에 의해 제어되고,
    상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부의 입력단은 나머지 누설 전류 기반 지연부의 입력단과 결합 축전기를 통해 결합된 것을 특징으로 하는 전압 제어 발진기.
    (이 때, 상기 n 및 m은 자연수 임)
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 n개의 지연셀 각각은
    제1 입력단을 통해 전 단계의 지연셀에서 출력된 이전 클럭을 입력으로 받는 제1 입력 트랜지스터;
    제2 입력단을 통해 상기 이전 클럭의 반전 신호를 입력으로 받는 제2 입력 트랜지스터; 및
    상기 이전 클럭 및 상기 이전 클럭의 반전 신호에 대한 양성 궤환 루프를 형성하여 제1 출력단을 통해 상기 클럭을 출력하고, 제2 출력단을 통해 상기 클럭의 반전 신호를 출력하는 양성 궤환 트랜지스터를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  5. 제4항에 있어서, 상기 m개의 누설 전류 기반 지연부 중 상기 접지전압 인가단에 인접한 누설 전류 기반 지연부에 포함된 상기 n개의 지연 셀 각각은 상기 제어전압을 입력받는 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 전압 제어 발진기.
  6. 삭제
  7. 삭제
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* Cited by examiner, † Cited by third party
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Title
An Ultra-Low Power Fully Integrated Energy Harvester Based on Self-Oscillating Switched-Capacitor Voltage Doubler, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 49, NO. 12, DECEMBER 2014* *

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