CN103348594A - 多电压时钟同步 - Google Patents

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Abstract

公开了一种电平转换器电路。所述电平转换器电路包括第一电平转换器，其生成第一输出信号，以及第二电平转换器，其生成第二输出信号。所述电平转换器电路进一步包括耦合到所述第一电平转换器和所述第二电平转换器的边沿选择器，其选择所述第一输出信号或所述第二输出信号的上升沿，以及选择所述第一输出信号或所述第二输出信号的下降沿，以生成优化的输出信号。

Description

多电压时钟同步
技术领域
本发明总体上涉及数字计算机系统。
背景技术
模拟电路通常贯穿其操作过程都需要分配时钟信号到多电压域。常见的情况是在通信和视频系统中所使用的CMOS模拟到数字的转换器(ADC)中，其中输入采样开关位于2.5/3.3伏特域，而ADC的内核位于1.2伏特域。这两个时钟域必须良好地对准，以允许高频操作具有低采样抖动和失真。实际上，这一不对准通常是高速ADC中失真的主要来源之一。在特定条件下，甚至可能是决定性因素。
图1的电路典型地用于将时钟信号从1.2V域(LV-低压)转移到2.5V或3.3V域(HV-高压)。PMOS晶体管(M3/M4)必须弱于下部的NMOS(M1/M2)，以保证正确操作。转换(transition)之一依赖于上部的PMOS晶体管的正反馈，并且因此往往较慢。
在图1的电路中，最小的输入到输出延迟是在clkLv变低的时候，其使得M2将clkl Hv降低。在其他的转换中，M1必须首先压低它的漏极电压，并且之后M4将clkl Hv推到高，这将花费更多时间。
如图2所示，该效应造成输出占空比失真(在1GHz时钟为38％-47％)，从而使HV的输出时钟与原始的LV的输出时钟不对准。
在图3中示出的电平转换器在互补输出上操作，并且其最小的输入到输出的延迟是在clkLv(并且因此在clk2Hv)升高的时候。输出占空比同样失真，但是在相反方向上(在1GHz时钟为56％-67％，如图4所示)。
已经在文献中提出了数个改进的电平转换器电路，但均没有解决上述产生依赖于转换的延迟时间的基本不对称性。
这是严重的问题，因为为了将LV时钟与HV时钟对准，必须将延迟添加到LV时钟。为了使这样的对准能有效，电平转换器必须在两个边沿呈现相似的传播延迟，这可以通过维持在LV到HV的变换中的占空比来实现。此外，为了增强跨工艺、温度和电源电压变化的对准稳健性，最小化电平转换器的传播延迟也很重要。
发明内容
本发明的实施方式解决为了将低压时钟与高压时钟对准，必须将延迟加到低压时钟而产生的问题。此外，为了维持有效的对准，
本发明的实施方式还保证在低压到高压的变换中维持占空比。
在一个实施方式中，本发明作为电平转换器电路实现。所述电平转换器电路包括第一电平转换器，其生成第一输出信号；以及第二电平转换器，其生成第二输出信号。所述电平转换器电路进一步包括耦合到所述第一电平转换器和所述第二电平转换器的边沿选择器，其选择所述第一输出信号或所述第二输出信号的上升沿，以及选择所述第一输出信号或所述第二输出信号的下降沿，以生成优化的输出信号。
在一个实施方式中，本发明作为一种改进的低到高的电平转换器实现，其中，输出时钟根据两个互补的电平转换器的最佳边沿进行构造。此外，本发明的实施方式利用了2个问题入口的电平转换器的输出，其中，第一个在高到低的转换中具有最小的传播延迟，并且其中第二个在低到高的转换中具有最小的传播延迟。
以这种方式，本发明的实施方式解决了常规实现方式中出现的以及给出最小延迟的占空比失真的问题。当用在高速/高分辨率ADC中时，本发明的实施方式显著地改进了采样网络的失真。这个改进的发生是因为本发明的实施方式有利地最大化采样时间，而这在常规的实现方式中，会显著地减少。
前述是一个概述，并且因此不可避免地对细节进行了简化、总结和省略；因而，本领域内的技术人员可以认识到，该概述仅为说明并非意在以任何方式进行限定。正如唯一由权利要求所限定的，本发明的其他方面、创造性特征以及优势在以下给出的非限制性的详细描述中会变得明显。
附图说明
在附图的图中，本发明以示例而非限制的方式进行说明，其中相似的附图标记指代相似的元件。
图1示出了根据现有技术的常规的电平转换器电路。
图2示出了根据现有技术的电平转换器电路的输出图。
图3示出了根据现有技术的第二种常规的电平转换器电路。
图4根据现有技术的电平转换器电路的输出图。
图5示出了根据本发明的一个实施方式的生成对准的时钟信号的电平转换器电路。
图6示出了在本发明的一个实施方式中用作构建块的电平转换器电路。
图7示出了根据本发明的一个实施方式的电平转换器电路的实施方式。
图8示出了根据本发明的一个实施方式的电平转换器电路的输出图。
具体实施方式
尽管已经结合一个实施方式描述了本发明，本发明并非意在限制于此处给出的具体形式。相反，其意在覆盖合理包括在所附的权利要求所定义的本发明的范围内的这种替代、修改以及等同。
在以下详细描述中，已经给出许多具体细节，如具体的方法次序、结构、元件以及连接。然而，可以理解的是，无需利用这些以及其他具体细节来实践本发明的实施方式。在其他情况中，已经省略了或者并未特别详细地描述众所周知的结构、元件或连接，以避免非必要地使本说明书难以理解。
本说明书中引用的“一个实施方式”或“实施方式”意在指明被包括在本发明的至少一个实施方式中的关于该实施方式描述的特定特征、结构或特点。本说明书中各种地方出现的短语“在一个实施方式中”并非必然全部指代同一实施方式，也并非为与其他实施方式互相排斥的单独或替代的实施方式。此外，所描述的各种特征可以是由一些实施方式而非由其他实施方式所展现。类似地，所描述的各种要求也可以是针对一些实施方式而非其他实施方式的要求。
以下详细描述的一些部分给出关于计算机存储器内的数据位的操作的过程、步骤、逻辑块、处理或其他符号化表示。这些描述和表示是数据处理领域的技术人员用来向该领域的其他技术人员最有效地传达其工作的主旨的手段。
此处的过程、计算机执行的步骤、逻辑块、处理通常被认为是步骤或指令的自洽顺序，从而导致希望的结果。该步骤是需要对物理量进行物理操纵的步骤。通常，尽管非必要，这些量表现为计算机可读存储介质的电或磁信号的形式，并且能够被存储、传递、组合、比较以及在计算机系统中以其他方式进行操纵。将这些信号称为比特、值、元件、符号、字符、术语、编号等，有时候被证明是方便的，主要在于习惯用语的原因。
然而，应该考虑到，全部这些或相似的术语将会关联到合适的物理量，并且仅为应用到这些量的方便标签。除非有特别说明，否则在以下讨论中明显的是，可以认识到贯穿本发明，利用诸如“处理”或“访问”或“写入”或“存储”或“复制”等的术语的讨论指代计算机系统或类似的电子计算设备的动作和处理，所述计算机系统或类似的电子计算设备将计算机系统的寄存器和存储器以及其他计算机可读介质中表示为物理(电子)量的数据操纵和变换为在计算机系统存储器或寄存器或其他这样的信息存储、传输或显示设备中以物理量类似表示的其他数据。
图5示出了根据本发明的一个实施方式的电平转换器。如图5所描绘的，展示了示例性操作电路，其中有2个电平转换器，每个类型一个，接着是使用最佳边沿“构造”输出时钟的电路。如这里使用的术语“最佳边沿”是每个电平转换器的具有最低延迟时间的一个边沿。
图6示出了根据本发明的替代的实施方式的电平转换器。如图6的实施方式所描绘的，可以看出，clkl HV具有最小的输入到输出的延迟是在clkLV从高变到低的时候，并且clk2HV具有最小的输入到输出的延迟是在clkLV从低变到高的时候。
图7示出了根据本发明的一个实施方式的电平转换器的实现方式。图7的实施方式使用图6的电平转换器图示了在图5中所描绘的构思的实现方式。在图7的实施方式中，在clkLV的上升沿，clk2HV首先升高，使得锁存器的S(设置)输入升高，因此导致clkOUT升高。通过延迟ΔT和AND门的反馈导致在短时间后设置输入降低，并且锁存器存储先前的状态(clkOUT＝高)。
在一个实施方式中，在clkLV的下降沿，clK1 HV首先降低，使得锁存器的R(重置)输入升高，因此导致clkOUT降低。和在另一边沿一样，因为通过延迟ΔT和AND门的反馈，在短时间后R输入降低，其导致锁存器存储clkOUT＝低。
在一个实施方式中，为了适当的操作，延迟ΔT需要足够高，以便由于锁存器的设置/重置，输出状态的修改在最慢的电平转换器的转换已经发生后仅达到AND门的输入。
图8示了一种定时输出图，其描绘了根据本发明的一个实施方式的示例性电平转换器电路的操作。具体地，图8图示了使用图7的解决方案的输出时钟，在本发明实施方式中其具有在48％-52％范围的占空比。
需要注意的是，通过加入匹配的延迟，对称占空比和最小延迟允许与LV时钟的有效同步。
以这种方式，本发明的实施方式实现了一种改进的低到高的电平转换器，其中输出时钟根据两个互补的电平转换器的最佳边沿进行构造。此外，本发明的实施方式利用了2个互补电平转换器的输出，其中，第一个在高到低的转换中具有最小传输延迟，并且，其中，第二个在低到高的转换中具有最小传输延迟。
以这种方式，本发明的实施方式解决了常规实现方式中出现的以及给出最小延迟的占空比失真的问题。当用在高速/高分辨率ADC中时，本发明的实施方式显著地改进了采样网络的失真。这个改进的发生是因为本发明的实施方式有利地最大化采样时间，而这在常规的实现方式中，会显著地减少。
许多不同的应用可以极大地得益于上述优势。这样的应用包括，例如，许多不同的系统，其需要将数字信号转换到不同的电压域，并且其中很重要的是它们要维持相同的占空比，以及相互对准。示例包括，但不限于，各种ADC架构(如，Pipeline，Sigma-Delta，SAR ADCs，等等)，以及还有数字到模拟的转换器(DAC)。
出于解释说明的目的，已经参考具体实施方式给出了前述描述。然而，上述说明性的讨论并不非意在穷尽本发明或是将本发明限制于公开的明确形式。考虑到上述教导，还可能有许多修改和变形。选择和描述的实施方式是为了最好地解释本发明的原理及其实际应用，从而使本领域内的其他技术人员最佳地利用本发明以及具有各种修改的各种实施方式，其中各种修改可以适合于所考虑的特定使用。

Claims (19)

1.一种电平转换器电路，包括：
第一电平转换器，其生成第一输出信号；
第二电平转换器，其生成第二输出信号；
耦合到所述第一电平转换器和所述第二电平转换器的边沿选择器，其选择所述第一输出信号或所述第二输出信号的上升沿，以及选择所述第一输出信号或所述第二输出信号的下降沿，以生成优化的输出信号。
2.如权利要求1所述的电平转换器电路，其中，所述第一输出信号和所述第二输出信号相较于所述第一电平转换器的输入信号和所述第二电平转换器的输入信号而言处于较高的电压。
3.如权利要求1所述的电平转换器电路，其中，第一延迟元件和第二延迟元件耦合到所述边沿选择器，以维持所述优化的输出信号的对称占空比。
4.如权利要求1所述的电平转换器电路，其中，所述第一延迟元件和所述第二延迟元件耦合到所述边沿选择器，并且设计所述第一延迟元件和所述第二延迟元件的尺寸以将最小延迟施加到所述优化的输出信号。
5.如权利要求1所述的电平转换器电路，其中，所述第一输出信号、所述第二输出信号以及所述优化的输出信号包括时钟信号。
6.如权利要求1所述的电平转换器电路，其中，所述第一输出信号、所述第二输出信号以及所述优化的输出信号包括来自第一电压域的时钟信号，并且其中所述第一电平转换器的输入信号和所述第二电平转换器的输入信号包括来自第二电压域的时钟信号，所述第二电压域不同于所述第一电压域。
7.如权利要求1所述的电平转换器电路，其中，所述边沿选择器包括锁存器，所述锁存器选择所述第一输出信号或所述第二输出信号的所述上升沿，以及选择所述第一输出信号或所述第二输出信号的所述下降沿，以生成所述优化的输出信号。
8.一种集成电路器件，包括：
第一电平转换器，其生成第一输出信号；
第二电平转换器，其生成第二输出信号；
耦合到所述第一电平转换器和所述第二电平转换器的边沿选择器，其选择所述第一输出信号或所述第二输出信号的上升沿，以及选择所述第一输出信号或所述第二输出信号的下降沿，以生成优化的输出信号。
9.如权利要求8所述的集成电路器件，其中，所述第一输出信号和所述第二输出信号相较于所述第一电平转换器的输入信号和所述第二电平转换器的输入信号而言处于较高的电压。
10.如权利要求8所述的集成电路器件，其中，第一延迟元件和第二延迟元件耦合到所述边沿选择器，以维持所述优化的输出信号的对称占空比。
11.如权利要求8所述的集成电路器件，其中，所述第一延迟元件和所述第二延迟元件耦合到所述边沿选择器，并且设计所述第一延迟元件和所述第二延迟元件的尺寸以将最小延迟施加到所述优化的输出信号。
12.如权利要求8所述的集成电路器件，其中，所述第一输出信号、所述第二输出信号以及所述优化的输出信号包括时钟信号。
13.如权利要求8所述的集成电路器件，其中，所述第一输出信号、所述第二输出信号以及所述优化的输出信号包括来自第一电压域的时钟信号，并且其中所述第一电平转换器的输入信号和所述第二电平转换器的输入信号包括来自第二电压域的时钟信号，所述第二电压域不同于所述第一电压域。
14.如权利要求8所述的集成电路器件，其中，所述边沿选择器包括锁存器，所述锁存器选择所述第一输出信号或所述第二输出信号的所述上升沿，以及选择所述第一输出信号或所述第二输出信号的所述下降沿，以生成所述优化的输出信号。
15.一种CMOS集成电路器件，包括：
第一电平转换器，其生成第一输出信号；
第二电平转换器，其生成第二输出信号；
耦合到所述第一电平转换器和所述第二电平转换器的边沿选择器，其选择所述第一输出信号或所述第二输出信号的上升沿，以及选择所述第一输出信号或所述第二输出信号的下降沿，以生成优化的输出信号。
16.如权利要求15所述的CMOS集成电路器件，其中，所述第一输出信号和所述第二输出信号相较于所述第一电平转换器的输入信号和所述第二电平转换器的输入信号而言处于较高的电压。
17.如权利要求15所述的CMOS集成电路器件，其中，第一延迟元件和第二延迟元件耦合到所述边沿选择器，以维持所述优化的输出信号的对称占空比，并且其中所述第一延迟元件和所述第二延迟元件耦合到所述边沿选择器，并且设计所述第一延迟元件和所述第二延迟元件的尺寸以将最小延迟施加到所述优化的输出信号。
19.如权利要求15所述的CMOS集成电路器件，其中，所述第一输出信号、所述第二输出信号以及所述优化的输出信号包括时钟信号。
20.如权利要求15所述的CMOS集成电路器件，其中，所述边沿选择器进一步包括锁存器，所述锁存器选择所述第一输出信号或所述第二输出信号的所述上边沿，以及选择所述第一输出信号或所述第二输出信号的所述下降沿，以生成所述优化的输出信号。
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