发明内容
本发明解决的问题是提供一种具有较宽工作电压范围和高速的电平转换电路。
为解决上述问题,本发明提供一种电平转换电路,包括:上拉电路,连接至第一电压源;下拉电路,连接至上拉电路及接地端之间,还连接至输入信号源,所述上拉电路与下拉电路的共同作用使电平转换电路的输出信号为高电平为第一电压源值低电平为零的调制脉冲信号;节点,位于上拉电路与下拉电路连结处,还包括:控制电路,进一步包括:第二反相器,一个输入端连接至节点、另一输入端连接至第一电压源,用于将节点电平反相,反相后节点电平作为电平转换电路的输出信号;第一延迟器,连接至第二反相器,用于将反相后的节点电平延迟;上拉电路控制子电路,第一输入端连接至第一延迟器、第二输入端连接至第一电压源、第三输入端连接至输入信号源的反相信号,输出端连接至上拉电路,所述上拉电路控制子电路用于在输入信号源为由低电平变为高电平时刻关断上拉电路。
所述控制电路还包括:第一PMOS晶体管,源极与第一电压源相连、漏极与上拉电路相连、栅极与节点相连,用于稳定上拉电路控制子电路的输出端的电平;第二PMOS晶体管,源极与第一电压源相连、漏极与节点相连、栅极连接至电平转换电路的输出信号,用于稳定节点电平。
所述上拉电路控制子电路包括:第一NMOS晶体管,源极接地端、栅极经第一反相器连接至输入信号源;第二NMOS晶体管,源极接第一NMOS晶体管漏极、栅极经第一反相器连接至输入信号源;第三NMOS晶体管,源极接第二NMOS晶体管漏极、栅极连接至第一延迟器,所述第一、第二、第三NMOS晶体管体电极接地端;第三PMOS晶体管,漏极接第三NMOS晶体管的漏极并引出作为上拉电路控制子电路的输出端连接至上拉电路、源极连接至第一电压源、栅极连接至第一延迟器。
所述上拉电路控制子电路的第二NMOS晶体管阈值电压为小于零。
所述下拉电路依次经过第三反相器、第二延迟器及第一反相器连接至输入信号源;所述第一反相器用于对输入信号源的电平进行反相;第二延迟器用于将反相后的输入信号源的电平进行延迟;所述第三反相器用于将延迟的反相输入信号源的电平进行反相。
所述下拉电路包括:第一下拉NMOS晶体管,源极接地、栅极依次经过第三反相器、第二延迟器及第一反相器连接至输入信号源;第二下拉NMOS晶体管,源极接第一下拉NMOS晶体管漏极、漏极接节点、栅极依次经过第三反相器、第二延迟器及第一反相器连接至输入信号源,所述第一、第二下拉NMOS晶体管体电极接地端。
所述第二下拉NMOS晶体管阈值电压为小于零。
所述上拉电路包括:第一上拉PMOS晶体管,漏极接节点、体电极接第一电压源、栅极依次经过第三反相器、第二延迟器及第一反相器连接至输入信号源;第二上拉PMOS晶体管,漏极接第一上拉PMOS晶体管源极、源极接第一电压源、体电极接源极、栅极接上拉电路控制子电路的输出端。
所述第一延迟器的延迟时间为小于200ps。
所述第二延迟器的延迟时间为小于200ps。
所述第一电压源为输入输出电路区域操作电平。
所述输入信号源的高电平为核心电路区域操作电平。
与现有技术相比,上述技术方案具有以下优点:通过采用控制电路来控制上拉电路,不会造成上拉电路与下拉电路之间的竞争,从而带来以下优点:提高了电平转换电路的速度、能够在较宽工作电压(即第一电压源与输入信号源的高电平可以有较大电压差)范围内工作、上拉电路与下拉电路延时小,具有较小的占空比,比较适合90nm及以下的具有高速、延时小的电路使用。同时由于上拉与下拉电路之间没有竞争,在转换和维持过程中没有直流通路,不会造成电流浪费;
上述技术方案的电平转换电路采用第二延迟器消除了上拉电路与下拉电路之间的延时,进一步优化了占空比。
具体实施方式
本发明提供一种电平转换电路,通过采用控制电路来控制上拉电路,使得在输入信号源从低电平变为高电平时刻,上拉电路保持关闭,不会造成上拉电路与下拉电路之间的竞争。
本发明首先提供一种电平转换电路,包括:上拉电路,连接至第一电压源;下拉电路,连接至上拉电路及接地端之间,还连接至输入信号源,所述上拉电路与下拉电路的共同作用使电平转换电路的输出信号为高电平为第一电压源值低电平为零的调制脉冲信号;节点,位于上拉电路与下拉电路连结处,还包括:控制电路,进一步包括:第二反相器,一个输入端连接至节点、另一输入端连接至第一电压源,用于将节点电平反相,反相后节点电平作为电平转换电路的输出信号;第一延迟器,连接至第二反相器,用于将反相后的节点电平延迟;上拉电路控制子电路,第一输入端连接至第一延迟器、第二输入端连接至第一电压源、第三输入端连接输入信号源的反相信号,输出端连接至上拉电路,所述上拉电路控制子电路用于在输入信号源为由低电平变为高电平时刻关断上拉电路。
下面参照附图加以说明。参照附图3,给出本发明的实施例的电平转换电路300,包括:
上拉电路32,连接至第一电压源VDDH,所述第一电压源VDDH为输入输出(I/O)电路区域操作电压。
下拉电路31,连接至上拉电路32及接地端GND之间,所述上拉电路32与下拉电路31的共同作用使电平转换电路300的输出信号为高电平为第一电压源值低电平为零的调制脉冲信号。
所述下拉电路31依次经过第三反相器INV2、第二延迟器Delay2及第一反相器INV1连接至输入信号源Input,所述输入信号源Input为调制脉冲信号,其高电平为核心电路(Core)区域的操作电平,低电平为0V,所述第二延迟器Delay2的延迟时间为小于200ps;所述第一反相器INV1用于对输入信号源Input电平进行反相;第二延迟器Delay2用于将反相后的输入信号源Input信号进行延迟;所述第三反相器INV2用于将延迟的反相输入信号源Input进行反相。
节点A,位于上拉电路32与下拉电路31连结处。
控制电路33,一个输入端连接至第一电压源VDDH、另一输入端经过第一反相器INV1连接至输入信号源Input、控制端连接至节点A与上拉电路32,用于控制上拉电路32。
所述电平转换电路300的控制电路33进一步包括:
第二反相器332,一个输入端连接至节点A、另一输入端连接至第一电压源VDDH,用于将节点A电平反相,反相后节点A电平作为电平转换电路300的输出端Output。
第一延迟器Delay1,连接至第二反相器332,用于将经反相后的节点A电平延迟,所述第一延迟器Delay1的延迟时间为小于200ps。
上拉电路控制子电路331,第一输入端连接至第一延迟器Delay1、第二输入端连接至第一电压源VDDH、第三输入端连接至输入信号源Input的反相信号,输出端连接至上拉电路32,所述上拉电路控制子电路用于在输入信号源Input为由低电平0变为高电平1时刻关断上拉电路32,防止上拉电路32与下拉电路31之间竞争。
所述控制电路33进一步还包括:
第一PMOS晶体管M5,源极与第一电压源VDDH相连、漏极与上拉电路32相连、栅极与节点A相连,用于稳定上拉电路控制子电路331的输出端的电平;
第二PMOS晶体管M6,源极与第一电压源VDDH相连、漏极与节点A相连、栅极连接至电平转换电路300的输出端Output,用于稳定节点A电平。
所述控制电路33的上拉电路控制子电路331进一步包括:
第一NMOS晶体管M12,源极接地端GND、栅极经第一反相器INV1连接至输入信号源Input;
第二NMOS晶体管M11,源极接第一NMOS晶体管M12漏极、栅极经第一反相器INV1连接至输入信号源Input,所述上拉电路控制子电路331的第二NMOS晶体管M11为本征MOS晶体管,其阈值电压为小于零,用于对第一NMOS晶体管M12进行过压保护;
第三NMOS晶体管M10,源极接第二NMOS晶体管M11漏极、栅极连接至第一延迟器Delay1,所述第一NMOS晶体管M12、第二NMOS晶体管M11、第三NMOS晶体管M10体电极接地端GND;
第三PMOS晶体管M9,漏极接第三NMOS晶体管M10的漏极并引出作为上拉电路控制子电路331的输出端BCV连接至上拉电路32、源极连接至第一电压源VDDH、栅极连接至第一延迟器Delay1。
所述下拉电路31包括:
第一下拉NMOS晶体管M2,源极接地、栅极依次经过第三反相器INV2、第二延迟器Delay2及第一反相器INV1连接至输入信号源Input;
第二下拉NMOS晶体管M1,源极接第一下拉NMOS晶体管M2漏极、漏极接节点A、栅极依次经过第三反相器INV2、第二延迟器Delay2及第一反相器INV1连接至输入信号源Input,所述第一下拉NMOS晶体管M2、第二下拉NMOS晶体管M1体电极接地端GND。
第一下拉NMOS晶体管M2位于核心电路(Core)区域,在90nm工艺中,阈值电压约为0.2V,栅介质层比较薄,耐压能力较差。所述第二下拉NMOS晶体管M1为本征MOS管,阈值电压为小于零,栅介质层比较厚,耐压能力较强,与第一下拉NMOS晶体管M2串联,用于对第一下拉NMOS晶体管M2进行过压保护。同时,由于第二下拉NMOS晶体管M1阈值电压小于零,容易漏电,与第一下拉NMOS晶体管M2串联,可以防止第二下拉NMOS晶体管M1漏电。
所述上拉电路32包括:
第一上拉PMOS晶体管M3,漏极接节点A、体电极接第一电压源VDDH、栅极依次经过第三反相器INV2、第二延迟器Delay2及第一反相器INV1连接至输入信号源Input;
第二上拉PMOS晶体管M4,漏极接第一上拉PMOS晶体管M3源极、源极接第一电压源VDDH、体电极接源极、栅极接上拉电路控制子电路331的由第三NMOS晶体管M10漏极和第三PMOS晶体管M9漏极引出的输出端BCV,如图3中所示的相同标号BCV表示相连。
本实施例中的上拉电路32中的晶体管均在输入输出(I/O)电路区域操作电压下工作,控制电路33中除了第一NMOS晶体管M12其余器件均在输入输出(I/O)电路区域操作电压下工作。下拉电路中第一反相器INV1、第二延迟器Delay2、第三反相器INV2均在核心电路(I/O)区域操作电平下工作。
本实施例中,第二反相器332由NMOS晶体管M8和PMOS晶体管M7构成,具体结构如图3所示,NMOS晶体管M8的源极接地、体电极接源极、栅极连接至PMOS晶体管M7栅极并与节点A相连,NMOS晶体管M8的漏极连接至PMOS晶体管M7的漏极并输出至第一延迟器Delay1,PMOS晶体管M7源极接第一电压源VDDH。
本实施例的电平转换电路300具体工作过程如下:
本实施例中假设VDDH为3.3V,输入信号源Input为高电平为1.0V的调制脉冲信号,经过转换后输出端Output输出为高电平为3.3V的调制脉冲信号。
在输入信号源Input为0电平时候,经过第一反相器INV1输入上拉电路控制子电路331的第一NMOS晶体管M12和第一NMOS晶体管M11的栅极使其导通,B点电平被拉至0电平。
同时,输入信号源Input经过第一反相器INV1、第二延迟器Delay2和第三反相器INV2之后,输入第一下拉NMOS晶体管M2、第二下拉NMOS晶体管M1和第一上拉PMOS晶体管M3栅极,此时只有第一上拉PMOS晶体管M3导通,节点A电平此时为高电平(3.3V),经过第二反相器332变为低电平0,此时电平转换电路300的输出端Output输出0,然后经过第一延迟器Delay1延迟并输入上拉电路控制子电路331的第三NMOS晶体管M10和第三PMOS晶体管M9的栅极并使第三PMOS晶体管M9导通,上拉电路控制子电路331的输出端BCV电平被上拉至3.3V,关闭第二上拉PMOS晶体管M4。
当输入信号源Input由0电平升为高电平1(1.0V)时候,经过第一反相器INV1输入上拉电路控制子电路331的第一NMOS晶体管M12和第一NMOS晶体管M11的栅极使其关闭,在输入信号源Input由0电平升为高电平1(1.0V)瞬间,B点电平依然保持为0。
同时,输入信号源Input经过第一反相器INV1、第二延迟器Delay2和第三反相器INV2之后,输入第一下拉NMOS晶体管M2、第二下拉NMOS晶体管M1和第一上拉PMOS晶体管M3栅极,此时第一下拉NMOS晶体管M2和第二下拉NMOS晶体管M1导通,节点A电平此时为低电平0,经过第二反相器332变为高电平1(3.3V),此时电平转换电路300的输出端Output输出高电平1(3.3V),然后经过第一延迟器Delay1延迟并输入上拉电路控制子电路331的第三NMOS晶体管M10和第三PMOS晶体管M9的栅极并使第三NMOS晶体管M10导通,第三PMOS晶体管M9关闭,因为此时第一NMOS晶体管M12和第一NMOS晶体管M11也被关闭,所以上拉电路控制子电路331的输出端BCV电平浮动(floating)。由于节点A电平为低电平0,使第一PMOS晶体管M5导通且使第二上拉PMOS晶体管M4栅极电平被拉高,上拉电路控制子电路331的输出端BCV电平被拉高至3.3V。
在节点A电平尚未达到高电平1(3.3V)时刻,第三NMOS晶体管M10和第三PMOS晶体管M9可能同时打开,本实施例通过采用第一延迟器Delay1使上拉电路控制子电路331的输出端BCV在一定时间内保持为低电平,防止出现逻辑错误。
在输入信号源Input为高电平1(1.0V)时刻,第三PMOS晶体管M9关闭,第一NMOS晶体管M12和第一NMOS晶体管M11关闭,只有第三NMOS晶体管M10导通,此时上拉电路控制子电路331的输出端BCV电平为浮动(floating),通过第一PMOS晶体管M5将上拉电路控制子电路331的输出端BCV电平稳定为高电平(3.3V)。在输入信号源Input为低电平时刻,第一下拉NMOS晶体管M2和第二下拉NMOS晶体管M1关闭,第一上拉PMOS晶体管M3导通,第二上拉PMOS晶体管M4关闭,此时节点A电平浮动(floating),第二PMOS晶体管M6导通,把节点A电平稳定为高电平3.3V。
当输入信号源Input由高电平1(1.0V)变为0电平时候,经过第一反相器INV1输入上拉电路控制子电路331的第一NMOS晶体管M12和第一NMOS晶体管M11的栅极使其导通,B点电平被拉至0电平,由于第三NMOS晶体管M10打开,上拉电路控制子电路331的输出端BCV电平为0。
同时,输入信号源Input经过第一反相器INV1、第二延迟器Delay2和第三反相器INV2之后,输入第一下拉NMOS晶体管M2、第二下拉NMOS晶体管M1和第一上拉PMOS晶体管M3栅极,此时只有第一上拉PMOS晶体管M3导通,节点A电平此时为高电平(3.3V),经过第二反相器332变为低电平0,此时电平转换电路300的输出端Output输出0,然后经过第一延迟器Delay1延迟并输入上拉电路控制子电路331的第三NMOS晶体管M10和第三PMOS晶体管M9的栅极并使第三PMOS晶体管M9导通,上拉电路控制子电路331的输出端BCV电平被上拉至3.3V,关闭第二上拉PMOS晶体管M4,第二上拉PMOS晶体管M4关闭之后,节点A电平为浮动,反相器331与第二PMOS晶体管M6反馈将节点A电平稳定为高电平(3.3V)。
图4分别给出图3所示电平转换电路300的输入信号源Input、输出端Output以及上拉电路控制子电路331输出端BCV的调制脉冲信号。
本实施例通过采用控制电路来控制上拉电路,使得在输入信号源Input从高电平0变为低电平1时刻上拉电路32保持关闭,不会造成上拉电路32与下拉电路31之间的竞争,从而带来以下优点:提高了电平转换电路的速度、能够在较宽工作电压(即第一电压源与输入信号源的高电平可以有较大电压差)范围内工作、上拉电路与下拉电路延时小,输入输出占空比变化较小,比较适合90nm及以下的具有高速、延时小的电路使用。同时由于上拉与下拉电路之间没有竞争,在转换和维持过程中没有直流通路,不会造成电流浪费。
本实施例中采用第二延迟器将反相的输入信号源电平进行延迟,进一步调整了延时,优化了占空比。
参照附图5,给出在高频(2GHZ)下,输入信号源为高电平为0.8V的矩形波,第一电压源为3.63V情况下,采用本发明的电平转换电路输出的电平波形,图中虚线为输入信号源波形,实线为电平转换电路输出端输出调制脉冲信号,计算得到输入信号源占空比(cycle duty)为52%,经过电平转换电路输出的调制脉冲信号占空比为59%,占空比变化了7%,变化较小。
参照附图6,给出在低频(500MHZ)下输入信号源的高电平为1.2V的调制脉冲信号,在第一电压源为高电平3.3V情况下,采用本发明的电平转换电路输出进行电平转换,图7给出采用本发明的电平转换电路在输入信号源为图6情况下输出的调制脉冲信号,计算得到输入信号源占空比(cycle duty)为50.5%,经过电平转换电路输出的调制脉冲信号占空比为50.35%,占空比变化了0.15%,变化非常小。
虽然本发明己以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。