CN104124954B - 电平转换电路及其操作方法 - Google Patents
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Abstract
本发明公开一种电平转换器及其操作方法，所述电平转换器将第一电压信号转换为第二电压信号，包括：比较电路、延迟电路及选择电路。所述比较电路用所述第一电压信号和反相的第一电压信号产生第一信号。延迟电路用所述第一电压信号产生第二信号。选择电路电性连接至比较电路及延迟电路，接收所述第一信号及第二信号，并选择第一信号及第二信号中电压较高的一个，产生第二电压信号。
Description
技术领域
本公开涉及一种电平转换电路。
背景技术
随着技术的演进，加上现今科技产品的轻薄短小，功能越来越强大的趋势，产品内部电路所需使用的电源值也随之减小，一般所采用的电路或是集成电路芯片(IntegratedCircuit Chip)的数量及种类也变得更多，因而对于需要不同的电压电平以供应这些电路或是集成电路芯片使用，而扮演提供电压电平转换的角色的，是电平转换器。
图1为使用电平转换器100的示意图。I1是低电压反相器(Low VoltageInverter)。所述电平转换器100主要是使用两级交叉耦合电平转换器(Cross CoupledLevel Shifter)达成转换低于临界电压信号的输入信号IN到高于临界电压信号的输出信号OUT，第一级的电源供应是高电压的电位VDDH减掉二极管电压的电位差，以作为降低P型晶体管驱动力的方式。然而，这个架构不能仅使用标准临界电压(Standard VoltageThreshold，SVT)晶体管，还需要搭配低临界电压(Low Voltage Threshold，LVT)的晶体管，才能有效转换低于临界电压信号到高于临界电压信号，且，所述电平转换器100降压需要经过微调，否则在某个电压范围反应非常缓慢。
图2为电平转换器200的示意图。所述电平转换器200使用单级威尔森电流镜作为差动放大电平转换器，用以稳定转换低于临界电压信号的输入信号IN3到高于临界电压信号的输出信号OUT3。所述电平转换器200不需要特殊搭配高临界电压或低临界电压的晶体管，也不受P型晶体管驱动力过强影响。然而，在转换高低电压差相近的信号时，电平转换器200的转换速度非常缓慢，并且上升延迟和下降延迟差距很大。
图3为另一电平转换器300的示意图。所述电平转换器300使用交叉耦合电平转换器，搭配N型晶体管M16及M17做差动型感应，利用N型晶体管M18和M21使信号先到先输出。然而，电平转换器300的架构在输入信号IN5转换至输出信号OUT5的时候，其转换速度可能会受到限制。而且，受限于第一级的交叉耦合电平转换器，转换电压的范围亦受到限制。
因此，如何设计一种可将输入电压信号转换到输出电压信号的电平转换器，使其可转换的电压范围包含低压转高压以及高压转低压。并且，电平转换器不论低压转高压或高压转低压时，都可以可较快达成电压信号的转换，且其架构较可不易受到工艺变异或操作环境影响，确为本产业需要研发的主要课题。
发明内容
根据本公开实施范例提供一种电平转换器，用以将第一电压信号转换为第二电压信号，包括：比较电路，用以比较第一电压信号和反相的第一电压信号，以产生第一信号；延迟电路，用所述第一电压信号产生第二信号；以及选择电路，电性连接至所述比较电路及所述延迟电路，用来接收所述第一信号及所述第二信号，并选择所述第一信号及所述第二信号中电压较高的一个，产生所述第二电压信号。
根据本公开实施范例还提供一种电平转换器的操作方法，包括：接收第一电压信号。比较所述第一电压信号和反相的第一电压信号，产生第一输出信号。经由延迟电路，产生第二输出信号。接收所述第一信号及所述第二信号，并选择第一信号及所述第二信号中电压较高的一个，产生第二电压信号。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1绘示为电平转换器电路示意图。
图2绘示为另一电平转换器电路示意图。
图3绘示为另一电平转换器电路示意图。
图4绘示为本公开的电平转换器电路的功能方块图。
图5A绘示为本公开的电平转换器的一个实施例示意图。
图5B绘示为本公开的延迟电路的一个实施例示意图。
图5C绘示为本公开的电平转换器的一个实施例示意图。
图5D绘示为本公开的延迟电路的一个实施例示意图。
图6绘示为本公开的电平转换器的另一个实施例示意图。
图7绘示为本公开的电平转换器的另一个实施例示意图。
图8A、图8B、图8C及8D绘示为根据本公开的电平转换器的实施例绘示的延迟图。
图9A、图9B、图9C及图9D绘示为根据本公开的电平转换器的实施例绘示的功率消耗关系图。
图10A、图10B、图10C及图10D绘示为根据本公开的电平转换器的实施例绘示的工作周期关系图。
图11A、图11B、图11C及图11D绘示为根据本公开的电平转换器的实施例绘示的延迟加上功率消耗及工作周期的关系图。
图12A、图12B及图12C绘示为根据本公开的电平转换器的实施例，绘示可以用不同工艺、不同标准供应电压达到超低压、广域电压转换的波型图。
图13绘示为本公开的电平转换器的操作步骤流程图。
【符号说明】
41：比较电路
41a：电流镜电路
41b：电流比较电路
42：延迟电路
43:选择电路
44、421、422、431、432、621、622：反相器
11～30、M16、M17、M18、M21：晶体管
100、200、300、400：电平转换器
111、121、131、141、151、161、171、181、201、211、221、231、241、251、261、271、281、291、301：第一端点
112、122、132、142、152、162、212、222、232、242、252、262：第二端点
113、123、133、143、153、163、213、223、233、243、253、263：第三端点
S131-S134：步骤
A：第一信号
B：第二信号
C：电容
R：电阻
VDD：第三电压
VDD1：第一高位电压
VDD2：第二高位电压
VSS1：第一低位电压
VSS2：第二低位电压
IN、IN3、IN5：输入信号
OUT、OUT3、OUT5：输出信号
Vin：第一电压信号
反相的第一电压信号
Vout：第二电压信号
I1：低电压反相器
SVT：标准临界电压的晶体管
LVT：低临界电压的晶体管
具体实施方式
参看下文绘示本公开的部分而非全部实施例的随附图式，更充分地描述本公开的部分实施例。实际上，本公开案的各种实施例可采用许多不同形式来体现，且不应被解释为限于本公开中阐明的实施例；相反地，此等实施例仅提供使得本公开内容将满足可适用的合法要求。全篇中同样的参考数字代表同样的器件。
本公开提出一种广范围的电平转换器架构，能转换输入电压至输出电压，其输入电压范围是亚阈值电压到晶体管工艺所定义的标准操作电压，其输出电压范围是亚阈值电压到晶体管工艺所定义的标准操作电压。输入电压可以大于、等于或小于输出电压；就是可以自低输入电压转换至相同或高输出电压，也可自高输入电压转换至相同或低输出电压。
图4为本公开的电平转换器的功能方块图。请参照图4，电平转换器400包括比较电路41，延迟电路42及选择电路43。电平转换器400，用以将第一电压信号Vin转换为第二电压信号Vout。所述比较电路41接收第一电压信号Vin及反相的第一电压信号所述延迟电路42用以平衡上升与下降延迟时间。所述选择电路43电性连接所述比较电路41及所述延迟电路42，并且选择电压较大的信号。
请同时参照图4及图5A，图5A绘示为电平转换器的一个实施范例的示意图。本实施范例是前述的电平转换器的功能方块图的一个应用方式，但本公开不以此为限。请参照图5A，本公开的实施范例揭示所述比较电路41、所述延迟电路42及所述选择电路43的电路实施方式。其中，所述比较电路41可包括电性连接的电流镜电路41a及电流比较电路41b；用以在第一高位电压VDD1及第二高位电压VDD2的驱动下，将第一电压信号Vin的电压电平，转换成第二电压信号Vout的电压电平。第一电压信号Vin的摆幅范围是从亚阈值电压(subthreshold voltage)到第一高位电压VDD1，第二电压信号Vout的摆幅范围是从亚阈值电压至第二高位电压VDD2。
电流镜电路41a例如是叠接式威尔森(Cascode Wilson Current mirror)电流镜，包括第一晶体管11、第二晶体管12、第三晶体管13、第四晶体管14。电流比较电路41b可采用例如差动输入的设计方式，包括连接于电流镜电路41a的第五晶体管15及第六晶体管16。流经第五晶体管15的电流可以是上拉(pull-up)电流，流经第六晶体管16的电流可以是下拉(pull-down)电流，且流经第五晶体管15的电流与流经第六晶体管16的电流互补(complimentary)，比较流经第五晶体管15的电流与流经第六晶体管16的电流，产生电路41的输出。
本公开一实施例的第一晶体管11、第二晶体管12、第三晶体管13及第四晶体管14均为P型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field EffectTransistor，MOSFET)，以下称P型金属氧化物半导体场效晶体管(PMOS)；而所述第五晶体管15及第六晶体管16则为N型金属氧化物半导体场效晶体管(NMOS)。
所述第一晶体管11具有第一端点111、第二端点112及第三端点113；所述第二晶体管12具有第一端点121、第二端点122及第三端点123；所述第三晶体管13具有第一端点131、第二端点132及第三端点133；所述第四晶体管14具有第一端点141、第二端点142及第三端点143；所述第五晶体管15具有第一端点151、第二端点152及第三端点153；且所述第六晶体管16具有第一端点161、第二端点162及第三端点163。各所述晶体管的第一端点实质上为栅极；各所述N型晶体管的第二端点实质上为漏极、第三端点实质上为源极；而各所述P型晶体管的第二端点实质上为源极、第三端点实质上为漏极。
所述第一晶体管11的第一端点111及第二晶体管12的第一端点121相互连接，且所述第一晶体管11的第一端点111及第二晶体管12的第一端点121共同连接至所述第一晶体管11的第三端点113；而所述第三晶体管13的第一端点131及第四晶体管14的第一端点141相互连接至所述第四晶体管14的第三端点143；所述第一晶体管11的第二端点112及第二晶体管12的第二端点122分别与所述第三晶体管13的第三端点133及第四晶体管14的第三端点143连接，所述第三晶体管的第二端点132与所述第四晶体管的第二端点142相互连接后，再电性连接至第二高位电压信号VDD2，所述第二晶体管的第三端点123输出第一信号A至所述选择电路43。所述第五晶体管15的第一端点151及第三端点153连接于第一电压信号Vin及接地端GND之间；而所述第五晶体管15的第二端点152则连接到所述第一晶体管11的第三端点113；所述第六晶体管16的第一端点161连接于一经反相的第一电压信号且所述第六晶体管16的所述第三端点163连接于所述接地端GND；而所述第六晶体管16的第二端点162则连接到所述第二晶体管12的第三端点123。
在比较电路41中，第五晶体管15的第一端点151及第六晶体管16的第一端点161分别接收第电压信号Vin及反相的第一电压信号使得流经第五晶体管15与第六晶体管16的电流产生互补差异。亦即，当第五晶体管15的电流增加时，第六晶体管16的电流即减少；而电流镜电路41a使PMOS产生对应电流，例如：流经第二晶体管12及第四晶体管14的电流约等于流经第五晶体管15的电流。由于流经第五晶体管15与第六晶体管16的电流互补，使得输出的第一信号A容易达到0或1的数字值的电压电平。在实施范例中，比较电路41可以解决传统电平转换器架构无法直接接受超低电压，且使得输出的第一信号A的数字值与第一电压信号Vin相同，并维持在第二高位电压信号VDD2的电压电平。
图5A中，所述延迟电路42由反相器421及反相器422构成，所述延迟电路42也可为导线(可能包含被动的寄生器件，如电容、电阻、电感等)，或其他电子器件所组成。举例来说，延迟电路42可至少包括反相器，此反相器可与其他奇数个反相器串联，以形成偶数个反相器，延迟电路42也可以由串联的电容及电阻，电性连接于反相器构成，但不限于此。反相器421、反相器422互相串联，反相器421连接所述第一电压信号Vin，反相器422输出第二信号B至所述选择电路43。所述延迟电路42为了平衡整体电路在宽广操作区域中电压的上升与下降延迟时间，使上升与下降时间相近，致使整体电平转换器上升与下降的工作周率(Duty Cycle)趋近50％。
图5B绘示为依照本公开一实施例的延迟电路的示意图。图5C绘示为本公开一实施例的电平转换器的示意图。请先参考图5B，虚线框内的反相器431可以作为延迟电路，此延迟电路可以取代图5A的延迟电路42。即，反相器431的输入端接收第一电压信号Vin，反相器431的输出端连接于第六晶体管16的第一端点161，而第一电压信号Vin直接作为第二信号B作输出。以图5B的延迟电路取代图5A的延迟电路42后，可以得到如图5C所绘示的电平转换器。
图5D绘示为本公开另一实施例的延迟电路的示意图。如图5D所示，虚线框内的反相器432可以接收第一电压信号Vin，且反相器431的输出端连接于第六晶体管16的第一端点161。此外，反相器432的输入端可以电性连接于串联的电容C及电阻R。如图5D所绘示，由串联的电容C及电阻R，电性连接于反相器432构成的延迟电路也可以取代图5A的延迟电路42。当然，图5A所绘示的延迟电路42与第5B及5D图所绘示的延迟电路，仅为举例说明延迟电路的不同实施态样，并非用以限定本发明。
所述选择电路43可为NOR逻辑电路或是OR逻辑电路，图5A的选择电路43以NOR逻辑电路为例，选择电路43及反相器44的组合即为OR逻辑电路。根据本公开一实施范例，所述选择电路43包含第七晶体管17、第八晶体管18、第九晶体管19及第十晶体管20，所述第一信号A输入所述第七晶体管17的第一端点171及所述第十晶体管20的第一端点201，所述第二信号B输入所述第八晶体管18的第一端点181及所述第九晶体管19的第一端点191。所述选择电路43接收所述第一信号A及第二信号B后，将进行选择。当第一信号A的电压值或第二信号B的电压值中，任一个达到第二高位电压VDD2的电压，第二电压信号Vout便可以输出达到第二高位电压VDD2的信号。根据本公开的一实施范例，所述第一电压信号Vin的电压输入范围为亚阈值电压至第一高位电压VDD1，所述第二电压信号Vout的电压输出范围为亚阈值电压至第二高位电压VDD2，所谓亚阈值电压的最低值，是逼近亚阈值摆幅(subthresholdswing)，最低值会跟随晶体管工艺变化，本实施范围的亚阈值电压最低值为大于等于0.1V，但不限于此。
根据本公开的实施范例，如果第一电压信号Vin是高电平(逻辑1、VDD1)。当第一高位电压信号VDD1小于第二高位电压信号VDD2的状况下，则所述第二电压信号Vout则由第一信号A所控制；反之若是第一高位电压信号VDD1大于第二高位电压信号VDD2的状况下，则所述第二电压信号Vout则由第二信号B所控制，如果是第一高位电压信号VDD1等于第二高位电压信号VDD2的状况下，所述第二电压信号Vout则由A或是B所控制。
根据本公开的实施范例，如果第一电压信号Vin是低电平(逻辑0)。当第一高位电压信号VDD1小于第二高位电压信号VDD2的状况下，则所述第二电压信号Vout则由第一信号A所控制。如果是第一高位电压信号VDD1大于第二高位电压信号VDD2的状况下，则所述第二电压信号Vout亦由第二信号A所控制，如果是第一高位电压信号VDD1等于第二高位电压信号VDD2的状况下，所述第二电压信号Vout仍由A所控制。
上述的实施例中，当第一高位电压信号VDD1大于第二高位电压信号VDD2的状况下，如图5A所示，第一信号A的下降时间，经过反相器421及晶体管16的延迟，且第二信号B的路径皆经过反相器421及反相器422的延迟，因此，可以平衡第一信号A及第二信号B的上升与下降的延迟时间，使电压转换的上升与下降工作周率接近于理想的50％。
更具体来说，使用互相参考的威尔森电流镜，可以使所述比较电路41于信号静止时没有大于临界电压的静态偏压电流，仅存在亚阈值电压的漏电流。另一方面，使用堆迭式的威尔森电流镜，可以使上升下降时间在第一高位电压信号VDD1小于第二高位电压信号VDD2时较平衡，使得上升下降时的驱动电流近似，可以平衡延迟。
选择电路43连接一作为驱动电路的反相器44得到第二电压信号Vout的输出，使得输出信号可驱动较大的负载。在此实施例中，第二电压信号Vout所输出的电压电平是第二高位电压信号VDD2，且输出的电压摆幅从接地端GND的电位至第二高位电压信号VDD2之间。
参照图4及图6，图6绘示电平转换器的另一实施范例。本范例实施例中所述比较电路41、所述延迟电路42及所述选择电路43皆为相同电压(common VDD)连接。
图6揭示所述比较电路41、所述延迟电路42及所述选择电路43的另一电路实施方式，其中所述比较电路41包含第十一晶体管21、第十二晶体管22、第十三晶体管23、第十四晶体管24、第十五晶体管25及第十六晶体管26。本公开的第十一晶体管21、第十二晶体管22、第十三晶体管23及第十四晶体管24均为N型金属氧化物半导体场效晶体管。所述第十五晶体管25及第十六晶体管26则为P型金属氧化物半导体场效晶体管。
所述第十一晶体管21具有第一端点211、第二端点212及第三端点213；所述第十二晶体管22具有第一端点221、第二端点222及第三端点223；所述第十三晶体管23具有第一端点231、第二端点232及第三端点233；所述第十四晶体管24具有第一端点241、第二端点242及第三端点243；所述第十五晶体管25具有第一端点251、第二端点252及第三端点253；且所述第十六晶体管26具有第一端点261、第二端点262及第三端点263。其中由于所述实施例的晶体管为所述场效晶体管，因此各所述晶体管的第一端点实质上为栅极；各所述N型晶体管的第二端点实质上为漏极、第三端点实质上为源极；而各所述P型晶体管的第二端点实质上为源极、第三端点实质上为漏极。
所述第十一晶体管21的第一端点211及第十二晶体管22的第一端点221相互连接。且所述第十一晶体管21的第一端点211及第十二晶体管22的第一端点221则共同连接至所述第十一晶体管21的第三端点213及所述第十三晶体管23的第二端点232；而所述第十三晶体管23的第一端点231及第十四晶体管24的第一端点241相互连接至所述第十四晶体管24的第二端点242及第十二晶体管22的第三端点223。所述第十三晶体管23的第三端点233与所述第十四晶体管的第三端点243，电性连接至第二低位电压信号VSS2。所述第十二晶体管22的第二端点222与所述第十六晶体管26的第三端点263连接后，输出第一信号A至所述选择电路43。所述第十五晶体管25的第一端点251连接于第一电压信号Vin。所述第十五晶体管25的第三端点253则连接到所述第十一晶体管21的第二端点212。所述第十六晶体管26的第一端点261连接到于经反相的第一电压信号而所述第十六晶体管26的第三端点263则连接到所述第十二晶体管22的第二端点222。
图6中，所述延迟电路42由反相器621、反相器622构成。所述延迟电路42也可为导线(可能包含被动的寄生器件，如电容、电阻、电感等)或其他电子器件所组成。举例来说，延迟电路42可由2个以上的偶数个反相器构成，或由串联的电容及电阻，电性连接于反相器构成，但不限于此。延迟电路42的其他实施可能态样，相似于第5B及5D图，容此不再赘述。在图6中，反相器621、622互相串联，反相器621连接所述第一电压信号Vin，反相器622输出第二信号B至所述选择电路43。所述延迟电路42为了平衡整体电路在宽广操作区域中电压的上升与下降延迟时间，使上升与下降时间相近，致使整体电平转换器的上升与下降信号的工作周率(Duty Cycle)趋近50％。
所述选择电路43可为NAND逻辑电路或是AND逻辑电路，图6的选择电路43以NAND逻辑电路为例，选择电路43及反相器44的组合即为AND逻辑电路。一实施范例为所述选择电路43包含第十七晶体管27、第十八晶体管28、第十九晶体管29及第二十晶体管30。所述第一信号A连接所述第十七晶体管27的第一端点271及所述第十九晶体管29的第一端点291。所述第二信号B连接所述第十八晶体管28的第一端点281及所述第二十晶体管30的第一端点301。所述选择电路43接收所述第一信号A及第二信号B后，将进行选择。当第一信号A及第二信号B之中，任一个信号的低位达到第二电压信号VSS2，一第二电压信号Vout便可以输出达到第二电压VSS2的信号。根据本公开的一实施范例，所述第一电压信号Vin的电压输入范围为第一低位电压信号VSS1至第三电压VDD，所述第二电压信号Vout的电压输出范围为第二低位电压信号VSS2至第三电压VDD，本实施范例中第一低位电压信号VSS1及第二低位电压信号VSS2电压为小于等于“VDD-0.1V”，但不限于此。换句话说，本实施范例中第三电压VDD与第一电压VSS1的差值至少为0.1V，且第三电压VDD与第二电压VSS2的差值至少为0.1V，但不限于此。
所述第二电压信号Vout连接反相器44作为驱动电路，使得输出信号可驱动较大的负载。在图6的实施例中，第二电压信号Vout所输出的电压摆幅从第三电压VDD到第二低位电压信号VSS2。
请同时参照图4、图5A～图5D、图6及图7，图7绘示电平转换器的另一实施范例的示意图。结合第5A～5D及6图的实施范例，也可达到电压转换，更对输出电压进行上下摆幅的调整。在图7的实施例中，第二电压信号Vout所输出的电压振幅介于第二高位电压信号VDD2至第二低位电压信号VSS2之间。
图8A、图8B、图8C及图8D为根据一实施范例绘示的标准化后的延迟图。为避免延迟时间分布太广，必须将延迟作标准化处理。如此一来，才可以在每个电压组合下，做出公平的比较。标准化的对象为缓冲器延迟，也就是把电平转换器的延迟时间，除以缓冲器的延迟时间。因为操作于较低电压下时缓冲器的延迟时间，占总延迟时间的大部分，所以所述缓冲器的供应电压是第一电压信号VDD1和第二电压信号VDD2中较低者。纵轴为第一电压信号VDD1(单位例如为伏特(V))，横轴为第二电压信号VDD2(单位例如为伏特(V))，此电平转换器根据所述第一电压信号VDD1与第二电压信号VDD2的大小关系所呈现的延迟状况。其中，图8A为本实施范例公开的延迟图，第8B、8C及8D图分别为对应图3、图1及图2的技术的电路所造成的延迟图。由图上可看出，当第一电压信号VDD1或第二电压信号VDD2在电压低的状况，如图8B中第二电压信号VDD2为0.1V、或第一电压信号VDD1为0.3V的状况下，这些电路皆有严重延迟或失败(Failure)的状况出现，显示无法于低电压达成；亦即，本实施范例能较快速地将电压电平转换后输出。
图9A、图9B、图9C及图9D是根据一范例实施例绘示的功率消耗关系图。纵轴为第一电压信号VDD1(单位例如为伏特(V))，横轴为第二电压信号VDD2(单位例如为伏特(V))，此电平转换器根据所述第一电压信号VDD1与第二电压信号VDD2的大小关系所呈现状况。其中，图9A为本实施范例公开的功率消耗关系图，图9B、图9C及图9D分别为对应图3、图1及图2的技术的电路所造成的功率消耗关系图。由图上可看出，当第一电压信号VDD1或第二电压信号VDD2在电压低的状况下，这些电路皆有功率消耗相当大的状况出现，显示于低电压状况下功率消耗高。
图10A、图10B、图10C及图10D是根据一范例实施例绘示的上升和下降延迟的工作周率(Duty Cycle)关系图。纵轴为第一电压信号VDD1(单位例如为伏特(V))，横轴为第二电压信号VDD2(单位例如为伏特(V))，此电平转换器根据所述第一电压信号VDD1与第二电压信号VDD2的大小关系所呈现状况。其中，图10A为本实施范例公开的工作周期关系图，图10B、图10C及图10D分别为对应图3、图1及图2的技术的电路的工作周期关系图。由图上可看出，当第一电压信号VDD1或第二电压信号VDD2在电压低的状况下，这些电路皆有工作周率太小或失败(Failure)的状况出现，显示无法于低电压达成。
请同时参照图8A～图8D、图9A～图9D及图10A～图10D，图11A～图11D是根据一范例实施例绘示的延迟乘上功率消耗除以工作周率(Duty Cycle)的关系图。纵轴为第一电压信号VDD1(单位例如为伏特(V))，横轴为第二电压信号VDD2(单位例如为伏特(V))，此电平转换器根据所述第一电压信号VDD1与第二电压信号VDD2的关系所呈现状况。其中，图11A为本公开的延迟乘上功率消耗除以工作周率的关系图，图11B、图11C、图11D分别为对应图3、图1及图2的技术的电路所造成的延迟乘上功率消耗除以工作周率的关系图，由图上可看出，当第一电压信号VDD1或第二电压信号VDD2在电压低的状况下，这些电路皆有失败(Failure)的状况出现，显示无法于低电压达成。
图12A、图12B及图12C是根据一范例实施例绘示可以用不同工艺、不同临界电压(Vt)的晶体管达到超低压、广域电压转换结果的波形图。以图12A的波形图而言，采用65纳米低功率1.2V内核晶体管技术。内核指的是一般芯片除去输入/输出缓存器(I/O Pad)之后的内部电路。得到的晶体管的标准供应电压为1.2V下，可转换电压0.1V至1.2V。
以图12B的波形图而言，采用65纳米低功率2.5V的I/O Pad晶体管技术，得到的晶体管的标准供应电压为2.5V下，可转换电压0.1V至2.5V。
以图12C的波形图而言，采用65纳米低功率3.3V的I/O Pad晶体管技术，得到的晶体管的标准供应电压为3.3V下，可转换电压0.1V至3.3V。
图13为本公开一实施例的电平转换器的步骤流程图。请同时参照第5与13图，所述操作方法起始在步骤S131，所述步骤为接收第一电压信号Vin；步骤S132中，比较所述第一电压信号Vin和反相的第一电压信号，用以产生第一信号A，譬如于一实施例中可经由比较电路41，其中所述比较电路为威尔森电流镜；步骤S133，经由延迟电路42，用以产生第二信号B；以及步骤S134，根据所述第一信号A及所述第二信号B选择较高电压信号，产生第二电压信号Vout，譬如于一实施例中可经由选择电路43，电性连接至比较电路41及前述的延迟电路42。其中，所述延迟电路可包括偶数个反相器，这些反相器间互相串联，以输出所述第二信号。
虽然本公开已用实施例公开如上，然其并非用以限定本公开，本领域技术人员，在不脱离本公开的精神和范围内，当可作些许的更动与润饰，故本公开的保护范围当视所附权利要求书界定范围为准。
Claims (22)
1.一种电平转换器，将第一电压信号转换为第二电压信号，包括：
比较电路，用所述第一电压信号和反相的所述第一电压信号，产生第一信号；
延迟电路，用所述第一电压信号产生第二信号；以及
选择电路，电性连接至所述比较电路及所述延迟电路，接收所述第一信号及所述第二信号，并选择所述第一信号及所述第二信号中电压较高的一个，产生所述第二电压信号。
2.如权利要求1所述的电平转换器，其中所述延迟电路包括导线及反相器，所述反相器用来产生所述反相的第一电压信号。
3.如权利要求2所述的电平转换器，所述导线及所述反相器，或与另外奇数个反相器串联，形成偶数个串联的反相器的所述延迟电路，或与电阻器、电感器、电容器串联形成所述延迟电路。
4.如权利要求1所述的电平转换器，所述比较电路包括电流镜电路及电流比较电路。
5.如权利要求4所述的电平转换器，其中：
所述电流镜电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管，所述第一晶体管及所述第三晶体管串接，所述第二晶体管及所述第四晶体管串接，且所述第一晶体管的栅极与所述第二晶体管的栅极相接，所述第三晶体管的栅极及所述第四晶体管的栅极相接；
所述电流比较电路包括第五晶体管及第六晶体管，所述第五晶体管连接于所述第一晶体管，且所述第六晶体管连接于所述第二晶体管，其中所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管为P型金属氧化物半导体场效晶体管，所述第五晶体管及第六晶体管系为N型金属氧化物半导体场效晶体管。
6.如权利要求5所述的电平转换器，其中：
所述第一晶体管的栅极及所述第二晶体管的栅极共同连接至所述第一晶体管的漏极；
所述第三晶体管的栅极及所述第四晶体管的栅极共同连接至所述第四晶体管的漏极；
所述第一晶体管的源极与所述第三晶体管的漏极连接，所述第二晶体管的源极与所述第四晶体管的漏极连接，所述第三晶体管的源极与所述第四晶体管的源极共同连接至第二高位电压信号，所述第二晶体管的漏极输出第一信号至所述选择电路；
所述第五晶体管的栅极连接于所述第一电压信号，所述第五晶体管的源极接于接地端；
所述第五晶体管的漏极连接到所述第一晶体管的漏极；
所述第六晶体管的栅极连接到所述反相的第一电压信号且所述第六晶体管的源极连接于所述接地端；以及
所述第六晶体管的漏极连接到所述第二晶体管的漏极。
7.如权利要求1所述的电平转换器，其中所述选择电路包括NOR逻辑电路。
8.如权利要求7所述的电平转换器，其中所述第一信号及所述二信号经由所述NOR逻辑电路输出所述第二电压信号；或所述第一信号及所述二信号经由所述NOR逻辑电路选择输出至反相器，再由所述反相器输出所述第二电压信号。
9.如权利要求7所述的电平转换器，其中所述选择电路包含第七晶体管、第八晶体管、第九晶体管及第十晶体管，所述第一信号连接所述第七晶体管的栅极及所述第十晶体管的栅极，所述第二信号连接所述第八晶体管的栅极及所述第九晶体管的栅极。
10.如权利要求1所述的电平转换器，其中所述比较电路包含第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管及第十六晶体管，其中所述第十一晶体管、所述第十二晶体管、所述第十三晶体管及所述第十四晶体管均为N型金属氧化物半导体场效晶体管，所述第十五晶体管及所述第十六晶体管为P型金属氧化物半导体场效晶体管，所述第十一晶体管及所述第十三晶体管串接，所述第十二晶体管及所述第十四晶体管串接，且所述第十一晶体管的栅极与所述第十二晶体管的栅极相接，所述第十三晶体管的栅极及所述第十四晶体管的栅极相接。
11.如权利要求10所述的电平转换器，其中：
所述第十一晶体管的栅极及所述第十二晶体管的栅极共同连接至所述第十一晶体管的漏极；
所述第十三晶体管的栅极及所述第十四晶体管的栅极共同至所述第十四晶体管的漏极及第十二晶体管的源极，所述第十三晶体管的源极与所述第十四晶体管的源极，电性连接至第二低位电压信号；
所述第十二晶体管的漏极与所述第十六晶体管的漏极连接，并输出所述第一信号至所述选择电路；
所述第十五晶体管的栅极连接于所述第一电压信号，所述第十五晶体管的漏极连接到所述第十一晶体管的漏极；以及
所述第十六晶体管的栅极连接到于所述反相的第一电压信号，所述第十六晶体管的漏极连接到所述第十二晶体管的漏极。
12.如权利要求1所述的电平转换器，其中所述选择电路包括NAND逻辑电路。
13.如权利要求12所述的电平转换器，其中所述第一信号及所述第二信号经由所述NAND逻辑电路输出所述第二电压信号；或所述第一信号及所述第二信号经由所述NAND逻辑电路输出至反相器，再由所述反相器输出所述第二电压信号。
14.如权利要求12所述的电平转换器，其中所述选择电路包含第十七晶体管、第十八晶体管、第十九晶体管及第二十晶体管，所述第一信号连接所述第十七晶体管的栅极及所述第十九晶体管的栅极，所述第二信号连接所述第十八晶体管的栅极及所述第二十晶体管的栅极。
15.如权利要求1所述的电平转换器，其中所述第一电压信号的输入范围为次临界电压至第一高位电压，所述第二电压信号的输入范围为所述次临界电压至第二高位电压。
16.如权利要求15所述的电平转换器，其中所述次临界电压为大于或等于0.1V。
17.如权利要求5所述的电平转换器，其中当晶体管的标准供应电压为1.2V时，所述电平转换器的转换电压0.1V至1.2V。
18.如权利要求5所述的电平转换器，其中当晶体管的标准供应电压为2.5V时，所述电平转换器的转换电压0.1V至2.5V。
19.如权利要求5所述的电平转换器，其中当晶体管的标准供应电压为3.3V时，所述电平转换器的转换电压0.1V至3.3V。
20.一种电平转换器的操作方法，包含下列步骤：
接收第一电压信号；
比较所述第一电压信号和反相的所述第一电压信号，产生第一信号；
经由延迟电路，根据所述第一电压信号产生第二信号；以及
根据所述第一信号及所述第二信号，选择所述第一信号及所述第二信号中电压较高的一个，产生第二电压信号。
21.如权利要求20所述的电平转换器的操作方法，其中经由比较电路，产生所述第一信号，所述比较电路包括威尔森电流镜(Wilson Current Mirror)。
22.如权利要求20所述的电平转换器的操作方法，其中所述延迟电路包括偶数个反相器，这些反相器间互相串联，以输出所述第二信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |