CN108630268A - 双倍数据率同步动态随机存取存储器及其输出驱动电路 - Google Patents

双倍数据率同步动态随机存取存储器及其输出驱动电路 Download PDF

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Abstract

本发明涉及一种双倍数据率同步动态随机存取存储器及其输出驱动电路。双倍数据率同步动态随机存取存储器，包括：控制电路及输出驱动电路。控制电路提供第一电压、第二电压、第三电压及第四电压。输出驱动电路耦接控制电路且包括上拉式电路、接垫及下拉式电路。当接垫的电位由第四电压提升至第一电压时，下拉式电路的第二驱动晶体管的漏极与源极之间的电位介于第三电压及第四电压之间。当接垫的电位由第一电压下降至第四电压时，上拉式电路的第一驱动晶体管的源极与漏极之间的电位介于第一电压及第二电压之间。藉此，确保输出驱动电路的晶体管不会有超压问题且可安全工作。

Description

双倍数据率同步动态随机存取存储器及其输出驱动电路
技术领域
本案关于一种存储器的输出驱动电路，特别是一种可高速存取的存储器的输出驱动电路。
背景技术
目前之双倍数据率同步动态随机存取存储器(DDR SDRAM)DDR3、DDR3L、DDR4及LPDDR4的输入/输出(I/O)电压分别是1.5、1.35、1.2及1.1伏特，其中，DDR3与DDR3L的最高存取速度为2133Mbps，DDR4与LPDDR4的最高存取速度为3200Mbps。
传统的DDR3使用耐高压的输入/输出，藉以相容高的输入/输出电压，但耐高压的输入/输出装置将导致速度变慢。随着DDR4的普及与更高速的DDR的到来，提供一种可兼容不同输入/输出电压大小之双倍数据率同步动态随机存取存储器的输出驱动电路，是非常重要的课题之一。
发明内容
为解决上述课题，本案实施例提供一种存储器，包括：一控制电路，用以提供一第一电压、一第二电压、一第三电压及一第四电压；以及一输出驱动电路，耦接所述控制电路，所述输出驱动电路包括：一上拉式电路，包括：一第一驱动晶体管，所述第一驱动晶体管的源极连接所述第一电压，所述第一驱动晶体管的栅极连接所述第一电压或所述第二电压；一第一串叠式(cascode)晶体管，所述第一串叠式晶体管的源极连接所述第一驱动晶体管的漏极，所述第一串叠式晶体管的栅极耦接所述第二电压；以及一第一电阻，所述第一电阻的第一端连接所述第一串叠式晶体管的漏极；一芯片输入输出接垫(PAD)，所述接垫连接所述第一电阻的第二端；以及一下拉式电路，包括：一第二电阻，所述第二电阻的第一端连接所述接垫；一第二串叠式晶体管，所述第二串叠式晶体管的漏极连接所述第二电阻的第二端，所述第二串叠式晶体管的栅极耦接所述第三电压；以及一第二驱动晶体管，所述第二驱动晶体管的漏极连接所述串叠式晶体管的源极，所述第二驱动晶体管的栅极连接所述第三电压或所述第四电压，所述第二驱动晶体管的源极连接所述第四电压；其中，所述第二电压介于所述第三电压及所述第四电压之间，所述第三电压小于所述第一电压。
本发明实施例提供一种输出驱动电路，所述输出驱动电路包括：一上拉式电路，包括：一第一驱动晶体管，所述第一驱动晶体管的源极连接一第一电压，所述第一驱动晶体管的栅极连接所述第一电压或一第二电压；一第一串叠式晶体管，所述第一串叠式晶体管的源极连接所述第一驱动晶体管的漏极，所述第一串叠式晶体管的栅极耦接所述第二电压；以及一第一电阻，所述第一电阻的第一端连接所述第一串叠式晶体管的漏极；一芯片输入输出接垫，所述接垫连接所述第一电阻的第二端；以及一下拉式电路，包括：一第二电阻，所述第二电阻的第一端连接所述接垫；一第二串叠式晶体管，所述第二串叠式晶体管的漏极连接所述第二电阻的第二端，所述第二串叠式晶体管的栅极耦接一第三电压；以及一第二驱动晶体管，所述第二驱动晶体管的漏极连接所述串叠式晶体管的源极，所述第二驱动晶体管的栅极连接所述第三电压或一第四电压，所述第二驱动晶体管的源极连接所述第四电压；其中，所述第二电压介于所述第三电压及所述第四电压之间，所述第三电压小于所述第一电压。
本案提出之存储器及其输出驱动电路可确保输出驱动电路内晶体管不会有超压问题且可安全工作，同时也可满足高速存取的需求以及兼容DDR3、DDR3L、DDR4、LPDDR4及更高速的DDR。
附图说明
图1是根据本案一实施例所绘示的存储器的示意图。
图2是根据本案另一实施例所绘示的存储器的示意图。
图3是图2中存储器的信号时序图。
图4是根据本案一实施例所绘示的存储器的示意图。
图5是图4中存储器的信号时序图。
图6是根据本案一实施例所绘示的存储器的示意图。
具体实施方式
参阅图1，图1是根据本案一实施例所绘示的存储器1的示意图。存储器1包括控制电路2及输出驱动电路3。控制电路2包括预驱动电路(pre-driver)21、电位转换电路(levelshifter)22及电位转换电路23，其中外部电源供给工作电压(即电压V3)给预驱动电路21、电位转换电路22及电位转换电路23，预驱动电路21分别提供预驱动信号S1及预驱动信号S2给电位转换电路22及电位转换电路23。电位转换电路22接收预驱动信号S1以转换成电压V1及电压V2并提供给输出驱动电路3。电位转换电路23接收预驱动信号S2以转换成电压V3及电压V4并提供给输出驱动电路3。
其中，电压V3为输出驱动电路3内之元件可工作的电源电压，如1伏特，电压V4可例如为0伏特，电压V1大于电压V3，如电压V1可为输出驱动电路3的输入/输出(I/O)电压，如1.5、1.35、1.2、及1.1伏特，电压V2介于电压V3及电压V4之间，较佳地，电压V2等于电压V1的值减去电压V3的值。
输出驱动电路3包括上拉式(pull-up)电路31、接垫(PAD)32及下拉式(pull-down)电路33。上拉式电路31包括驱动晶体管311、串叠式(cascode)晶体管312及电阻313，其中驱动晶体管311的源极连接电压V1，驱动晶体管31的栅极连接电压V1或电压V2，串叠式晶体管312的源极连接驱动晶体管311的漏极，串叠式晶体管312的栅极耦接电压V2，电阻313的第一端连接串叠式晶体管312的漏极。接垫32连接电阻313的第二端。下拉式电路33包括驱动晶体管331、串叠式晶体管332及电阻333，其中电阻333的第一端连接接垫32，串叠式晶体管332的漏极连接电阻333的第二端，串叠式晶体管332的栅极耦接电压V3，驱动晶体管331的漏极连接串叠式晶体管332的源极，驱动晶体管331的栅极连接电压V3或电压V4，驱动晶体管331的源极连接电压V4。
在此实施例中，当接垫32的电位由电压V4提升至电压V1时，驱动晶体管311的栅极连接电压V2以及驱动晶体管331的栅极连接电压V4。驱动晶体管311及串叠式晶体管312导通，驱动晶体管311的源极与漏极之间无电压差以及串叠式晶体管312的源极与漏极之间无电压差。串叠式晶体管332的漏极电压提升，由于串叠式晶体管332的栅极连接电压V3(固定电压)，串叠式晶体管332的源极不受到串叠式晶体管332的漏极电压提升的影响，串叠式晶体管332的源极的电压不会提升超过电压V3，使得驱动晶体管331的漏极与源极之间的电位介于电压V3及电压V4之间。
在此实施例中，当接垫32的电位由电压V1下降至电压V4时，驱动晶体管311的栅极连接电压V1以及驱动晶体管331的栅极连接电压V3。驱动晶体管331及串叠式晶体管332导通，驱动晶体管331的漏极与源极之间无电压差以及串叠式晶体管332的漏极与源极之间无电压差。串叠式晶体管312的漏极电压下降，由于串叠式晶体管312的栅极连接电压V2(固定电压)，串叠式晶体管312的源极不受到串叠式晶体管312的漏极电压下降的影响，串叠式晶体管312的源极的电压不会下降低于电压V2，使得驱动晶体管311的源极与漏极之间的电位介于电压V1及电压V2之间。
通过此实施例，本案可确保输出驱动电路3的驱动晶体管311、串叠式晶体管312、驱动晶体管331、及串叠式晶体管333的漏极与源极之间无超压(超过1伏特)问题。
如图2所示，本案另一实施例的存储器4的示意图，与图1的存储器1的差异在于：上拉式电路31还包括栅极电阻314，其中栅极电阻314的第一端连接串叠式晶体管312的栅极，栅极电阻314的第二端耦接电压V2；下拉式电路33还包括栅极电阻334，其中栅极电阻334的第一端连接串叠式晶体管332的栅极，栅极电阻334的第二端耦接电压V3。
同时参照图3，图3为图2的存储器4的信号时序图。在此实施例中，当接垫32的电位由电压V4提升至电压V1时，驱动晶体管311的栅极G11连接电压V2以及驱动晶体管331的栅极G21连接电压V4。接垫32的电位通过串叠式晶体管312的漏极与栅极G12之间的电容耦合至串叠式晶体管312的栅极G12，串叠式晶体管312的栅极G12的电位升高而大于电压V2，串叠式晶体管312的源极S12的电位升高，使得上拉式电路31的等效电阻变大而延长接垫32的电位由电压V4提升至电压V1的时间进而降低上拉速率(rising slew rate)以及降低电压V1抖动。值得注意的是，接垫32的电位通过串叠式晶体管332的漏极与栅极G22之间的电容耦合至串叠式晶体管332的栅极G22，串叠式晶体管332的栅极G22的电位大于电压V3，串叠式晶体管332的源极S22的电位升高，使得驱动晶体管331的漏极与源极之间的电位大于电压V3。
在此实施例中，当接垫32的电位由电压V1下降至电压V4时，驱动晶体管311的栅极G11连接电压V1以及驱动晶体管331的栅极G21连接电压V3。接垫32的电位通过串叠式晶体管332的漏极与栅极G22之间的电容耦合至串叠式晶体管332的栅极G22，串叠式晶体管332的栅极G22的电位下降而小于电压V3，串叠式晶体管332的源极S22的电位下降，使得下拉式电路33的等效电阻变大而延长接垫32的电位由电压V1下降至电压V4的时间进而降低下拉速率(falling slew rate)以及降低电压V4抖动。值得注意的是，接垫32的电位通过串叠式晶体管312的漏极与栅极G12之间的电容耦合至串叠式晶体管312的栅极G12，串叠式晶体管312的栅极G12小于电压V2，串叠式晶体管312的源极S12的电位下降，使得驱动晶体管311的源极与漏极之间的电位大于电压V3。
通过此实施例，本案可降低输出驱动电路3的上拉式电路31的上拉速率及下拉式电路33的下拉速率进而有效降低电压弹跳。然而此实施例却无法确保驱动晶体管311、串叠式晶体管312、串叠式晶体管332、及驱动晶体管331无超压问题。
如图4所示，本案再一实施例的存储器7的示意图，与图2的存储器4的差异在于：输出驱动电路3还包括反相器34、反相器35、开关晶体管36及开关晶体管37，其中反相器34的输入端连接驱动晶体管311的栅极G11，反相器35的输入端连接驱动晶体管331的栅极G21，开关晶体管36的漏极连接栅极电阻314的第二端及串叠式晶体管332的栅极G22，开关晶体管36的栅极连接反相器34的输出端，开关晶体管36的源极连接电压V2，开关晶体管37的源极连接电压V3，开关晶体管37的栅极连接反相器35的输出端，开关晶体管37的漏极连接串叠式晶体管312的栅极G12与栅极电阻334的第二端。
同时参照图5，图5为图4的存储器7的信号时序图。在本实施例中，当接垫32的电位由电压V4提升至电压V1时，驱动晶体管311的栅极G11连接电压V2以及驱动晶体管331的栅极G21连接电压V4。接垫32的电位通过串叠式晶体管312的漏极与栅极G12之间的电容耦合至串叠式晶体管312的栅极G12，串叠式晶体管312的栅极G12的电位升高而大于电压V2，串叠式晶体管312的源极S12的电位升高，使得上拉式电路31的等效电阻变大而延长接垫32的电位由电压V4提升至电压V1的时间T1进而降低上拉速率以及降低电压V1抖动。串叠式晶体管332的漏极电压提升，由于串叠式晶体管332的栅极G22连接电压V2(固定电压)，串叠式晶体管332的源极S22不受到串叠式晶体管332的漏极电压提升的影响，串叠式晶体管332的源极S22的电压不会提升超过电压V3，使得驱动晶体管331的漏极与源极之间的电位介于电压V3及电压V4之间。
在本实施例中，当接垫32的电位由电压V1下降至电压V4时，驱动晶体管311的栅极G11连接电压V1以及驱动晶体管331的栅极G21连接电压V3。接垫32的电位通过串叠式晶体管332的漏极与栅极G22之间的电容耦合至串叠式晶体管332的栅极G22，串叠式晶体管332的栅极G22的电位下降而小于电压V3，串叠式晶体管332的源极S22的电位下降，使得下拉式电路33的等效电阻变大而延长接垫32的电位由电压V1下降至电压V4的时间T2进而降低下拉速率以及降低电压V4抖动。串叠式晶体管312的漏极电压下降，由于串叠式晶体管312的栅极G12连接电压V3(固定电压)，串叠式晶体管312的源极S12不受到串叠式晶体管312的漏极电压下降的影响，串叠式晶体管312的源极S12的电压不会下降低于电压V2，使得驱动晶体管311的源极与漏极之间的电位介于电压V1及电压V2之间。
通过此实施例，本案可降低输出驱动电路3的上拉式电路31的上拉速率及下拉式电路33的下拉速率进而有效降低电压抖动，以及可确保输出驱动电路3的驱动晶体管311、串叠式晶体管312、驱动晶体管331及串叠式晶体管333的漏极与源极之间无超压问题(即超过上述晶体管可承受之漏极与源极间的电压差)。
参照图6所示，本案又一实施例的存储器10的示意图，与图4的存储器7的差异在于：输出驱动电路3包括二个开关晶体管36及二个开关晶体管37，二个开关晶体管36分别连接栅极电阻314的第二端与电压V2之间及串叠式晶体管332的栅极G22与电压V2之间，二个开关晶体管37分别连接串叠式晶体管312的栅极G12与电压V3之间与栅极电阻334的第二端与电压V3之间。而图6的存储器10，其时序图相同于图5所示，其达成之功效相同于图4的存储器，故在此不再赘述。
进一步地，本案的存储器1、4、7、10的驱动晶体管311、串叠式晶体管312、及开关晶体管37为P型金氧半场效晶体管(PMOSFET)，驱动晶体管331、串叠式晶体管333、及开关晶体管36为N型金氧半场效晶体管(NMOSFET)，然而本案不以此为限，本领域技术人员可依电路设计自行选择P型及N型金氧半场效晶体管。
在上述不同的实施例中，存储器可为双倍数据率同步动态随机存取存储器，但本案不以此为限。
综上所述，通过本案的双倍数据率同步动态随机存取存储器及其输出驱动电路，可确保输出驱动电路的晶体管不会有超压问题且可安全工作，可降低上拉式电路及下拉式电路的速率进而有效降低电压抖动，同时也可以满足高速存取的需求以及兼容DDR3、DDR3L、DDR4、LPDDR4、及更高速的DDR。
以上所述仅为本案的较佳可行实施例，凡依本案申请专利范围所做的均等变化与修改，皆应属本案的涵盖范围。
【符号说明】
1、4、7、10 存储器
2 控制电路
3 输出驱动电路
21 预驱动电路
22、23 电位转换电路
31 上拉式电路
32 接垫
33 下拉式电路
34、35 反相器
36、37 开关晶体管
311、331 驱动晶体管
312、332 串叠式晶体管
313、333 电阻
314、334 栅极电阻
G11、G12、G21、G22 栅极
S1、S2 预驱动信号
S12、S22 源极
T1、T2 时间
V1、V2、V3、V4 电压。

Claims (10)

1.一种双倍数据率同步动态随机存取存储器，包括：
一控制电路，用以提供一第一电压、一第二电压、一第三电压及一第四电压；以及
一输出驱动电路，耦接所述控制电路，所述输出驱动电路包括：
一上拉式电路，包括：
一第一驱动晶体管，所述第一驱动晶体管的源极连接所述第一电压，所述第一驱动晶体管的栅极连接所述第一电压或所述第二电压；
一第一串叠式晶体管，所述第一串叠式晶体管的源极连接所述第一驱动晶体管的漏极，所述第一串叠式晶体管的栅极耦接所述第二电压；以及
一第一电阻，所述第一电阻的第一端连接所述第一串叠式晶体管的漏极；
一接垫，所述接垫连接所述第一电阻的第二端；以及
一下拉式电路，包括：
一第二电阻，所述第二电阻的第一端连接所述接垫；
一第二串叠式晶体管，所述第二串叠式晶体管的漏极连接所述第二电阻的第二端，所述第二串叠式晶体管的栅极耦接所述第三电压；以及
一第二驱动晶体管，所述第二驱动晶体管的漏极连接所述第二串叠式晶体管的源极，所述第二驱动晶体管的栅极连接所述第三电压或所述第四电压，所述第二驱动晶体管的源极连接所述第四电压；
其中，所述第二电压介于所述第三电压及所述第四电压之间，所述第三电压小于所述第一电压。
2.如权利要求1所述的双倍数据率同步动态随机存取存储器，其中所述第二电压等于所述第一电压的值减去所述第三电压的值。
3.如权利要求1所述的双倍数据率同步动态随机存取存储器，其中当所述接垫的电位由所述第四电压提升至所述第一电压时，所述第一驱动晶体管的栅极连接所述第二电压以及所述第二驱动晶体管的栅极连接所述第四电压，所述第二驱动晶体管的漏极与源极之间的电位介于所述第三电压及所述第四电压之间。
4.如权利要求1所述的双倍数据率同步动态随机存取存储器，其中当所述接垫的电位由所述第一电压下降至所述第四电压时，所述第一驱动晶体管的栅极连接所述第一电压以及所述第二驱动晶体管的栅极连接所述第三电压，所述第一驱动晶体管的源极与漏极之间的电位介于所述第一电压及所述第二电压之间。
5.一种输出驱动电路，所述输出驱动电路包括：
一上拉式电路，包括：
一第一驱动晶体管，所述第一驱动晶体管的源极连接一第一电压，所述第一驱动晶体管的栅极连接所述第一电压或一第二电压；
一第一串叠式晶体管，所述第一串叠式晶体管的源极连接所述第一驱动晶体管的漏极，所述第一串叠式晶体管的栅极耦接所述第二电压；以及
一第一电阻，所述第一电阻的第一端连接所述第一串叠式晶体管的漏极；
一接垫，所述接垫连接所述第一电阻的第二端；以及
一下拉式电路，包括：
一第二电阻，所述第二电阻的第一端连接所述接垫；
一第二串叠式晶体管，所述第二串叠式晶体管的漏极连接所述第二电阻的第二端，所述第二串叠式晶体管的栅极耦接一第三电压；以及
一第二驱动晶体管，所述第二驱动晶体管的漏极连接所述第二串叠式晶体管的源极，所述第二驱动晶体管的栅极连接所述第三电压或一第四电压，所述第二驱动晶体管的源极连接所述第四电压；
其中，所述第二电压介于所述第三电压及所述第四电压之间，所述第三电压小于所述第一电压。
6.如权利要求5所述的输出驱动电路，其中所述第二电压等于所述第一电压与所述第三电压的差值。
7.如权利要求5所述的输出驱动电路，其中当所述接垫的电位由所述第四电压提升至所述第一电压时，所述第一驱动晶体管的栅极连接所述第二电压以及所述第二驱动晶体管的栅极连接所述第四电压，所述第二驱动晶体管的漏极与源极之间的电位介于所述第三电压及所述第四电压之间。
8.如权利要求5所述的输出驱动电路，其中当所述接垫的电位由所述第一电压下降至所述第四电压时，所述第一驱动晶体管的栅极连接所述第一电压以及所述第二驱动晶体管的栅极连接所述第三电压，所述第一驱动晶体管的源极与漏极之间的电位介于所述第一电压及所述第二电压之间。
9.如权利要求5所述的输出驱动电路，其中所述上拉式电路还包括：
一第一栅极电阻，所述第一栅极电阻的第一端连接所述第一串叠式晶体管的栅极，所述第一栅极电阻的第二端耦接所述第二电压；
以及
其中所述下拉式电路还包括：
一第二栅极电阻，所述第二栅极电阻的第一端连接所述第二串叠式晶体管的栅极，所述第二栅极电阻的第二端耦接所述第三电压。
10.如权利要求9所述的输出驱动电路，还包括：
一第一反相器，所述第一反相器的输入端连接所述第一驱动晶体管的栅极；
一第二反相器，所述第二反相器的输入端连接所述第二驱动晶体管的栅极；
一第一开关晶体管，所述第一开关晶体管的漏极连接所述第一栅极电阻的第二端及所述第二串叠式晶体管的栅极，所述第一开关晶体管的栅极连接所述第一反相器的输出端，所述第一开关晶体管的源极连接所述第二电压；以及
一第二开关晶体管，所述第二开关晶体管的源极连接所述第三电压，所述第二开关晶体管的栅极连接所述第二反相器的输出端，所述第二开关晶体管的漏极连接所述第一串叠式晶体管的栅极及所述第二栅极电阻的第二端。
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