TW201442427A - 位準轉換電路及其操作方法 - Google Patents

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Abstract

本揭露之一實施例揭示一種位準轉換器，用以將一第一電壓訊號轉換為一第二電壓訊號，包含：一比較電路、一延遲電路及一選擇電路。比較電路用以比較第一電壓訊號和反相之第一電壓訊號，以產生一第一訊號。延遲電路用以根據第一電壓訊號產生一第二訊號。選擇電路電性連接至比較電路及延遲電路，用以接收第一訊號及第二訊號，並選擇第一訊號及第二訊號中較高電壓訊號，產生第二電壓訊號。

Description

位準轉換電路及其操作方法
本揭露係關於一種位準轉換電路。
隨著技術的演進，加上現今科技產品之輕薄短小，功能越來越強大之趨勢，產品內部電路所需使用之電源值也隨之減小，一般所採用的電路或是積體電路晶片(Integrated Circuit Chip)之數量及種類也變得更多，因而對於需要不同的電壓位準以供應這些電路或是積體電路晶片使用，而扮演提供電壓位準轉換之角色的，即是電壓位準轉換電路。
第1圖係為使用一位準轉換器100的示意圖。I1係一個低電壓反相器(Low Voltage Inverter)。該位準轉換器100主要是使用兩級交錯耦合電壓位準轉換器(Cross Coupled Level Shifter)達成轉換低於臨界電壓訊號之輸入訊號IN到高於臨界電壓訊號之輸出訊號OUT，第一級的電源供應是高電壓的電位VDDH減掉一個二極體電壓的電位差，以作為降低P型電晶體驅動力的方式。然而，這個架構不能僅使用標準臨界電壓(Standard Voltage Threshold,SVT)電晶體，還需要搭配低臨界電壓(Low Voltage Threshold,LVT)之電晶體，才能有效轉換低於臨界電壓訊號到高於臨界電壓 訊號，且，該位準轉換器100降壓需要經過微調，否則在某個電壓範圍反應非常緩慢。
第2圖係為一位準轉換器200的示意圖。該位準轉換器200係使用單級威爾森電流鏡作為差動放大電壓位準轉換器，用以穩定轉換低於臨界電壓訊號之輸入訊號IN3到高於臨界電壓訊號之輸出訊號OUT3。該位準轉換器200不需要特殊搭配高臨界電壓或低臨界電壓之電晶體，也不受P型電晶體驅動力過強影響。然而，在轉換高低電壓差相近的訊號時，位準轉換器200的轉換速度非常緩慢，並且上升延遲和下降延遲差距很大。
第3圖係為另一位準轉換器300的示意圖。該位準轉換器300係使用交錯耦合電壓位準轉換器，搭配N型電晶體M16及M17做差動型感應，利用N型電晶體M18和M21使訊號先到先輸出。然而，位準轉換器300之架構在將輸入訊號IN5轉換至輸出訊號OUT5的時候，其轉換速度可能會受到限制。而且，受限於第一級的交錯耦合電壓位準轉換器，轉換電壓的範圍亦受到限制。
因此，如何設計一種可將輸入電壓訊號轉換到輸出電壓訊號之位準轉換器，使其可轉換的電壓範圍包含低壓轉高壓以及高壓轉低壓。並且，位準轉換器不論低壓轉高壓或高壓轉低壓時，都可以可較快達成電壓訊號之轉換，且其架構較可不易受到製程變異或操作環境影響，確為本產業需要研發的主要課題。
根據本揭露實施範例提供一種位準轉換器，用以將 一第一電壓訊號轉換為一第二電壓訊號，包含：一比較電路，用以比較一第一電壓訊號和反相之第一電壓訊號，以產生一第一訊號；一延遲電路，用以根據該第一電壓訊號產生一第二訊號；以及一選擇電路，電性連接至該比較電路及該延遲電路，用來接收該第一訊號及該第二訊號，並選擇該第一訊號及該第二訊號中較高電壓訊號，產生該第二電壓訊號。
根據本揭露實施範例另提供一種位準轉換器的操作方法，包含：接收一第一電壓訊號。比較該第一電壓訊號和反相之第一電壓訊號，產生一第一輸出訊號。經由一延遲電路，產生一第二輸出訊號。接收該第一訊號及該第二訊號，並選擇第一訊號及該第二訊號中較高電壓訊號，產生一第二電壓訊號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
41‧‧‧比較電路
41a‧‧‧電流鏡電路
41b‧‧‧電流比較電路
42‧‧‧延遲電路
43‧‧‧選擇電路
44、421、422、431、432、621、622‧‧‧反相器
11~30、M16、M17、M18、M21‧‧‧電晶體
100、200、300、400‧‧‧位準轉換器
111、121、131、141、151、161、171、181、201、211、221、231、241、251、261、271、281、291、301‧‧‧第一端點
112、122、132、142、152、162、212、222、232、242、252、262‧‧‧第二端點
113、123、133、143、153、163、213、223、233、243、253、263‧‧‧第三端點
S131-S134‧‧‧步驟
A‧‧‧第一訊號
B‧‧‧第二訊號
C‧‧‧電容
R‧‧‧電阻
VDD‧‧‧第三電壓
VDD1‧‧‧第一高位電壓
VDD2‧‧‧第二高位電壓
VSS1‧‧‧第一低位電壓
VSS2‧‧‧第二低位電壓
IN、IN3、IN5‧‧‧輸入訊號
OUT、OUT3、OUT5‧‧‧輸出訊號
Vin‧‧‧第一電壓訊號
‧‧‧反相之第一電壓訊號
Vout‧‧‧第二電壓訊號
I1‧‧‧低電壓反相器
SVT‧‧‧標準臨界電壓之電晶體
LVT‧‧‧低臨界電壓之電晶體
第1圖繪示為一位準轉換器電路示意圖。
第2圖繪示為另一位準轉換器電路示意圖。
第3圖繪示為另一位準轉換器電路示意圖。
第4圖繪示為本揭露一實施例之位準轉換器電路的功能方塊圖。
第5A圖繪示為本揭露一實施例之位準轉換器的示意圖。
第5B圖繪示為本揭露一實施例之延遲電路的示意圖。
第5C圖繪示為本揭露一實施例之位準轉換器的示意圖。
第5D圖繪示為本揭露一實施例之延遲電路的示意圖。
第6圖繪示為本揭露另一實施例之位準轉換器的示意圖。
第7圖繪示為本揭露另一實施例之位準轉換器的示意圖。
第8A,8B,8C及8D圖繪示為根據本揭露一範例實施例繪示之延遲圖。
第9A,9B,9C及9D圖繪示為根據本揭露一範例實施例繪示之功率消耗關係圖。
第10A,10B,10C及10D圖繪示為根據本揭露一範例實施例繪示之工作週期關係圖。
第11A,11B,11C及11D圖繪示為根據本揭露一範例實施例繪示之延遲加上功率消耗及工作週期之關係圖。
第12A,12B及12C圖繪示為根據本揭露一範例實施例繪示可以用不同製程、不同標準供應電壓達到超低壓、廣域電壓轉換。
第13圖繪示為本揭露一實施例之位準轉換器的步驟流程圖。
參看下文繪示本揭露的部分而非全部實施例的隨附圖式，更充分地描述本揭露的部分實施例。實際上，本揭露案的各種實施例可採用許多不同形式來體現，且不應被解釋為限於本揭露中闡明的實施例；相反地，此等實施例僅提供使得本揭露內容將滿足可適用的合法要求。全篇中同樣的參考數字代表同樣的元件。
本揭露提出一種廣範圍的位準轉換器架構，能轉換輸入電壓至輸出電壓，其輸入電壓範圍是次臨界電壓到電晶體製程所定義的標準操作電壓，其輸出電壓範圍是次臨界電壓到電晶體製程所定義的標準操作電壓。輸入電壓可以大於、等於或小於輸出電壓；亦即可以自低輸入電壓轉換至相同或高輸出電壓，亦可自高輸入電壓轉換至相同或低輸出電壓。
第4圖為一實施範例之位準轉換器的功能方塊圖。請參照第4圖，位準轉換器400包括一比較電路41，一延遲電路42及一選擇電路43。位準轉換器400，用以將一第一電壓訊號Vin轉換為一第二電壓訊號VOUT。該比較電路41接收第一電壓訊號Vin及反相之第一電壓訊號，該延遲電路42用以平衡上升與下降延遲時間。該選擇電路43電性連接該比較電路41及該延遲電路42，其用以選擇較大之訊號。
請同時參照第4圖及第5A圖，第5A圖繪示為位準轉換器之一實施範例的示意圖。在本範例實施例中，所述之位準轉換器為前述實施例之一範例性地應用方式，但本揭露不以此為限。請參照第5A圖，本揭露之一實施範例揭示該比較電路41、該延遲電路42及該選擇電路43之電路實施方式。其中，該比較電路41可包括電性連接之一電流鏡電路41a及一電流比較電路41b；用以在第一高位電壓VDD1及第二高位電壓VDD2的驅動下，將第一電壓訊號Vin的電壓輸入範圍為次臨界電壓(subthreshold voltage)至第一高位電壓VDD1，轉換成第二電壓訊號Vout的電壓輸出範圍為次臨界電壓至第二高位電壓VDD2。
電流鏡電路41a例如係疊接式威爾森(Cascode Wilson Current mirror)電流鏡，包括一第一電晶體11、一第二電晶體12、一第三電 晶體13、一第四電晶體14。電流比較電路41b可採用例如是差動輸入的設計方式，包括連接於電流鏡電路41a之一第五電晶體15及一第六電晶體16。流經第五電晶體15之電流可以係一上拉(pull-up)電流，流經第六電晶體16之電流可以係一下拉(pull-down)電流，且流經第五電晶體15之電流與流經第六電晶體16之電流互補(complimentary)，比較電路41之輸出結果與流經第五電晶體15之電流與流經第六電晶體16之電流的比較結果有關。
本揭露一實施例之第一電晶體11、第二電晶體12、第三電晶體13及第四電晶體14均為P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)，以下稱P型金氧半場效電晶體(PMOS)；而該第五電晶體15及第六電晶體16則係為N型金氧半場效電晶體(NMOS)。
該第一電晶體11具有一第一端點111、一第二端點112及一第三端點113；該第二電晶體12具有一第一端點121、一第二端點122及一第三端點123；該第三電晶體13具有一第一端點131、一第二端點132及一第三端點133；該第四電晶體14具有一第一端點141、一第二端點142及一第三端點143；該第五電晶體15具有一第一端點151、一第二端點152及一第三端點153；且該第六電晶體16具有一第一端點161、一第二端點162及一第三端點163。各該電晶體之第一端點實質上為閘極；各該N型電晶體之第二端點實質上為汲極、第三端點實質上為源極；而各該P型電晶體之第二端點實質上為源極、第三端點實質上為汲極。
該第一電晶體11之第一端點111及第二電晶體12之第一端 點121相互連接，且該第一電晶體11之第一端點111及第二電晶體12之第一端點121共同連接至該第一電晶體11之第三端點113；而該第三電晶體13之第一端點131及第四電晶體14之第一端點141相互連接至該第四電晶體14之第三端點143；該第一電晶體11之第二端點112及第二電晶體12之第二端點122分別與該第三電晶體13之第三端點133及第四電晶體14之第三端點143連接，該第三電晶體之第二端點132與該第四電晶體之第二端點142相互連接後，再電性連接至一第二高位電壓訊號VDD2，該第二電晶體之第三端點123係輸出一第一訊號A至該選擇電路43。該第五電晶體15之第一端點151及第三端點153係連接於一第一電壓訊號Vin及一接地端GND之間；而該第五電晶體15之第二端點152則連接到該第一電晶體11之第三端點113；該第六電晶體16之第一端點161係連接於一經反相之第一電壓訊號，且該第六電晶體16之該第三端點163係連接於該接地端GND；而該第六電晶體16之第二端點162則連接到該第二電晶體12之第三端點123。
在比較電路41中，第五電晶體15的第一端點151及第六電晶體16的第一端點161分別接收第一電壓訊號Vin及反相之第一電壓訊號，使得流經第五電晶體15與第六電晶體16的電流產生互補差異。亦即，當第五電晶體15的電流增加時，第六電晶體16的電流即減少；而電流鏡電路41a使PMOS產生對應電流，例如：流經第二電晶體12及第四電晶體14的電流約等於流經第五電晶體15的電流。由於流經第五電晶體15與第六電晶體16的電流互補，因而使得輸出之第一訊號A容易達到0或1的數位值之電壓準位。在實施範例中，比較電路41可用以解決傳統位準轉換器 架構無法直接接受超低電壓，且得以使得輸出之第一訊號A的數位值與第一電壓訊號Vin相同，並維持在第二高位電壓訊號VDD2的電壓準位。
第5A圖中，該延遲電路42由反相器421及反相器422構成，該延遲電路42亦可為一導線(可能包含被動之寄生元件，如電容、電阻、電感等)，或其他電子元件所組成。舉例來說，延遲電路42可至少包括一反相器，此反相器可與其他奇數個反相器串聯，以形成偶數個反相器，延遲電路42也可以由串聯之電容及電阻，電性連接於一反相器構成，但不限於此。反相器421、反相器422互相串聯，反相器421係連接該第一電壓訊號Vin，反相器422輸出一第二訊號B至該選擇電路43。該延遲電路42係為了平衡整體電路在寬廣操作區域中電壓的上升與下降延遲時間，使上升與下降時間相近，致使整體位準轉換器的工作週期(Duty Cycle)趨近50%。
第5B圖繪示為依照本揭露一實施例之延遲電路的示意圖。第5C圖繪示為本揭露一實施例之位準轉換器的示意圖。請先參考第5B圖，虛線框內之反相器431可以作為一延遲電路，此延遲電路可以取代第5A圖之延遲電路42。即，反相器431之輸入端接收第一電壓訊號Vin，反相器431之輸出端連接於第六電晶體16之第一端點161，而第一電壓訊號Vin直接作為第二訊號B作輸出。以第5B圖之延遲電路取代第5A圖之延遲電路42後，可以得到如第5C圖所繪示之位準轉換器。
第5D圖繪示為本揭露另一實施例之延遲電路的示意圖。如第5D圖所示，虛線框內之反相器432可以接收第一電壓訊號Vin，且反相器431之輸出端連接於第六電晶體16之第一端點161。此外，反相器432 之輸入端可以電性連接於串聯之電容C及電阻R。如第5D圖所繪示，由串聯之電容C及電阻R，電性連接於反相器432構成之延遲電路也可以取代第5A圖之延遲電路42。當然，第5A圖所繪示之延遲電路42與第5B及5D圖所繪示之延遲電路，僅為舉例說明延遲電路的不同實施態樣，並非用以限定本發明。
該選擇電路43可為NOR邏輯電路架構或是OR邏輯電路架構，第5A圖之選擇電路43係以NOR邏輯電路架構為例，選擇電路43及反相器44之組合即為一OR邏輯電路架構。根據本揭露一實施範例，該選擇電路43係包含一第七電晶體17、一第八電晶體18、一第九電晶體19及一第十電晶體20，該第一訊號A輸入該第七電晶體17之第一端點171及該第十電晶體20之第一端點201，該第二訊號B係輸入該第八電晶體18之第一端點181及該第九電晶體19之第一端點191。該選擇電路43接收該第一訊號A及第二訊號B後，將進行選擇。當第一訊號A之電壓值或第二訊號B之電壓值中，任一個達到第二高位電壓VDD2的電壓，一第二電壓訊號Vout便可以輸出達到第二高位電壓VDD2的訊號。根據本揭露之一實施範例，該第一電壓訊號Vin的電壓輸入範圍為次臨界電壓至第一高位電壓VDD1，該第二電壓訊號Vout的電壓輸出範圍為次臨界電壓至第二高位電壓VDD2，所謂次臨界電壓的最低值，是逼近次臨界擺幅(subthreshold swing)，最低值會跟隨電晶體製程變化，次臨界擺幅(subthreshold swing)是次臨界斜率(subthreshold slope)的倒數，本實施範圍之次臨界電壓最低值為大於等於0.1V，但不限於此。
根據本揭露之一實施範例，例如但不限於此，若第一電壓訊 號Vin為一第一高位電壓VDD1，且輸出之第二電壓訊號Vout係高準位(邏輯1)的訊號。當第一高位電壓訊號VDD1小於第二高位電壓訊號VDD2的狀況下，則該第二電壓訊號Vout則由第一訊號A所控制；反之若是第一高位電壓訊號VDD1大於第二高位電壓訊號VDD2的狀況下，則該第二電壓訊號Vout則由第二訊號B所控制，若是第一高位電壓訊號VDD1等於第二高位電壓訊號VDD2的狀況下，該第二電壓訊號Vout則由A或是B所控制。
根據本揭露之一實施範例，例如但不限於此，若第一電壓訊號Vin為一第一高位電壓VDD1，且所輸出之第二電壓訊號Vout係低準位(邏輯0)的訊號。當第一高位電壓訊號VDD1小於第二高位電壓訊號VDD2的狀況下，則該第二電壓訊號Vout則由第一訊號A所控制。若是第一高位電壓訊號VDD1大於第二高位電壓訊號VDD2的狀況下，則該第二電壓訊號Vout亦由第二訊號A所控制，若是第一高位電壓訊號VDD1等於第二高位電壓訊號VDD2的狀況下，該第二電壓訊號Vout仍由A所控制。
上述的實施例中，當第一高位電壓訊號VDD1大於第二高位電壓訊號VDD2的狀況下，如第5A圖所示，第一訊號A的下降時間，係經過反相器421及電晶體16的延遲，且第二訊號B的路徑皆經過反相器421及反相器422的延遲，因此，可以平衡第一訊號A及第二訊號B之上升與下降的延遲時間，使電壓轉換的工作週期接近於理想的50%。
更詳言之，使用互相參考的威爾森電流鏡，可以使該比較電路41於訊號靜止時沒有大於臨界電壓的靜態偏壓電流，僅存在次臨界電壓的漏電流。另一方面，使用堆疊式的威爾森電流鏡，可以使上升下降時間 在第一高位電壓訊號VDD1小於第二高位電壓訊號VDD2時較平衡，使得上升下降時的驅動電流近似，可以平衡延遲。
選擇電路43連接一作為驅動電路的反相器44得到第二電壓訊號Vout的輸出，使得輸出訊號可驅動較大之負載。於此實施例中，第二電壓訊號Vout所輸出的電壓位準係第二高位電壓訊號VDD2，且輸出的電壓振幅係介於接地端GND之電位至第二高位電壓訊號VDD2之間。
參照第4圖及第6圖，第6圖繪示一位準轉換器之另一實施範例。本範例實施例中該比較電路41、該延遲電路42及該選擇電路43皆為相同電壓(common VDD)連接。
第6圖揭示該比較電路41、該延遲電路42及該選擇電路43之另一電路實施方式，其中該比較電路41係包含一第十一電晶體21、一第十二電晶體22、一第十三電晶體23、一第十四電晶體24、一第十五電晶體25及一第十六電晶體26。本揭露之第十一電晶體21、第十二電晶體22、第十三電晶體23及第十四電晶體24均為N型金氧半場效電晶體。該第十五電晶體25及第十六電晶體26則係為P型金氧半場效電晶體。
該第十一電晶體21具有一第一端點211、一第二端點212及一第三端點213；該第十二電晶體22具有一第一端點221、一第二端點222及一第三端點223；該第十三電晶體23具有一第一端點231、一第二端點232及一第三端點233；該第十四電晶體24具有一第一端點241、一第二端點242及一第三端點243；該第十五電晶體25具有一第一端點251、一第二端點252及一第三端點253；且該第十六電晶體26具有一第一端點 261、一第二端點262及一第三端點263。其中由於該實施例之電晶體為該場效電晶體，因此各該電晶體之第一端點實質上為閘極；各該N型電晶體之第二端點實質上為汲極、第三端點實質上為源極；而各該P型電晶體之第二端點實質上為源極、第三端點實質上為汲極。
該第十一電晶體21之第一端點211及第十二電晶體22之第一端點221相互連接。且該第十一電晶體21之第一端點211及第十二電晶體22之第一端點221則共同連接至該第十一電晶體21之第三端點213及該第十三電晶體23之第二端點232；而該第十三電晶體23之第一端點231及第十四電晶體24之第一端點241相互連接至該第十四電晶體24之第二端點242及第十二電晶體22之第三端點223。該第十三電晶體23之第三端點233與該第十四電晶體之第三端點243，電性連接至一第二低位電壓訊號VSS2。該第十二電晶體22之第二端點222與該第十六電晶體26之第三端點263連接後，輸出一第一訊號A至該選擇電路43。該第十五電晶體25之第一端點251連接於一第一電壓訊號Vin。該第十五電晶體25之第三端點253則連接到該第十一電晶體21之第二端點212。該第十六電晶體26之第一端點261係連接到於經反相之第一電壓訊號；而該第十六電晶體26之第三端點263則連接到該第十二電晶體22之第二端點222。
第6圖中，該延遲電路42由反相器621、反相器622構成。該延遲電路42亦可為一導線(可能包含被動之寄生元件，如電容、電阻、電感等)或其他電子元件所組成。舉例來說，延遲電路42可由2個以上之偶數個反相器構成，或由串聯之電容及電阻，電性連接於一反相器構成，但不限於此。延遲電路42的其他實施可能態樣，相似於第5B及 5D圖，容此不再贅述。於第6圖中，反相器621、622互相串聯，反相器621係連接該第一電壓訊號Vin，反相器622係輸出一第二訊號B至該選擇電路43。該延遲電路42係為了平衡整體電路在寬廣操作區域中電壓的上升與下降延遲時間，使上升與下降時間相近，致使整體位準轉換器的工作週期(Duty Cycle)趨近50%。
該選擇電路43可為NAND邏輯電路架構或是AND邏輯電路架構，第6圖之選擇電路43係以NAND邏輯電路架構為例，選擇電路43及反相器44之組合即為一AND邏輯電路架構。一實施範例為該選擇電路43包含一第十七電晶體27、一第十八電晶體28一第十九電晶體29及一第二十電晶體30。該第一訊號A係連接該第十七電晶體27之第一端點271及該第十九電晶體29之第一端點291。該第二訊號B係連接該第十八電晶體28之第一端點281及該第二十電晶體30之第一端點301。該選擇電路43接收該第一訊號A及第二訊號B後，將進行選擇。當第一訊號A及第二訊號B之中，任一個訊號的低位達到第二電壓訊號VSS2，一第二電壓訊號Vout便可以輸出達到第二電壓VSS2的訊號。根據本揭露之一實施範例，該第一電壓訊號Vin的電壓輸入範圍為第一低位電壓訊號VSS1至第三電壓VDD，該第二電壓訊號Vout的電壓輸出範圍為第二低位電壓訊號VSS2至第三電壓VDD，本實施範例中第一低位電壓訊號VSS1及第二低位電壓訊號VSS2電壓為小於等於「VDD-0.1V」，但不限於此。換句話說，本實施範例中第三電壓VDD與第一電壓VSS1的差值至少為0.1V，且第三電壓VDD與第二電壓VSS2的差值至少為0.1V，但不限於此。
該第二電壓訊號Vout連接一反相器44作為驅動電路，使得 輸出訊號可驅動較大之負載。於第6圖之實施例中，第二電壓訊號Vout所輸出的電壓振幅係介於第三電壓VDD至第二低位電壓訊號VSS2之間。
請同時參照第4、5A~5D、6圖及第7圖，第7圖繪示位準轉換器之另一實施範例的示意圖。結合第5A~5D及6圖之實施範例，也可達到電壓轉換，更對輸出電壓進行上下幅度(swing)的調整。於第7圖之實施例中，第二電壓訊號Vout所輸出的電壓振幅係介於第二高位電壓訊號VDD2至第二低位電壓訊號VSS2之間。
第8A、8B、8C及8D圖為根據一實施範例繪示之標準化後的延遲圖。為避免延遲時間分布太廣，必須將延遲作標準化處理。如此一來，才可以在每個電壓組合下，做出公平的比較。標準化的對象為一個緩衝器延遲，也就是把位準轉換器的延遲時間，除以一個緩衝器的延遲時間。因為操作於較低電壓下時緩衝器的延遲時間，佔總延遲時間的大部分，所以該緩衝器的供應電壓是第一電壓訊號VDD1和第二電壓訊號VDD2中較低者。縱軸為第一電壓訊號VDD1(V)，橫軸為第二電壓訊號VDD2(V)，此位準轉換器係根據該第一電壓訊號VDD1與第二電壓訊號VDD2之大小關係所呈現的延遲狀況。其中，第8A圖為本實施範例揭露之延遲圖，第8B、8C及8D圖分別為對應第3、1及2圖之技術的電路所造成之延遲圖。由圖上可看出，當第一電壓訊號VDD1或第二電壓訊號VDD2在電壓低的狀況，如第8B圖中第二電壓訊號VDD2為0.1V、或第一電壓訊號VDD1為0.3V的狀況下，該些電路皆有嚴重延遲或失敗(Failure)的狀況出現，顯示無法於低電壓達成；亦即，本實施範例能較快速地將電壓位準轉換後輸出。
第9A、9B、9C及9D圖是根據一範例實施例繪示之功率消 耗關係圖。縱軸為第一電壓訊號VDD1(V)，橫軸為第二電壓訊號VDD2(V)，此位準轉換器係根據該第一電壓訊號VDD1與第二電壓訊號VDD2之大小關係所呈現狀況。其中，第9A圖為本實施範例揭露之功率消耗關係圖，第9B、9C及9D圖分別為對應第3、1及2圖之技術的電路所造成之功率消耗關係圖。由圖上可看出，當第一電壓訊號VDD1或第二電壓訊號VDD2在電壓低的狀況下，該些電路皆有功率消耗相當大的狀況出現，顯示於低電壓狀況下功率消耗高。
第10A、10B、10C及10D圖是根據一範例實施例繪示之工作週期(Duty Cycle)關係圖。縱軸為第一電壓訊號VDD1(V)，橫軸為第二電壓訊號VDD2(V)，此位準轉換器係根據該第一電壓訊號VDD1與第二電壓訊號VDD2之大小關係所呈現狀況。其中，第10A圖為本實施範例揭露之工作週期關係圖，第10B、10C及10D圖分別為對應第3、1及2圖之技術的電路之工作週期關係圖。由圖上可看出，當第一電壓訊號VDD1或第二電壓訊號VDD2在電壓低的狀況下，該些電路皆有工作週期太小或失敗(Failure)的狀況出現，顯示無法於低電壓達成。
請同時參照第8A~8D圖、第9A~9D圖及第10A~10D圖，第11A~11D圖是根據一範例實施例繪示之延遲加上功率消耗及工作週期(Duty Cycle)之關係圖。縱軸為第一電壓訊號VDD1(V)，橫軸為第二電壓訊號VDD2(V)，此位準轉換器係根據該第一電壓訊號VDD1與第二電壓訊號VDD2之關係所呈現狀況。其中，第11A圖為本揭露之延遲加上功率消耗及工作週期之關係圖，第11B、11C、11D圖分別為對應第3、1及2圖之技術的電路所造成之延遲加上功率消耗及工作週期之關係圖，由圖上可 看出，當第一電壓訊號VDD1或第二電壓訊號VDD2在電壓低的狀況下，該些電路皆有失敗(Failure)的狀況出現，顯示無法於低電壓達成。
第12A、12B及12C圖是根據一範例實施例繪示可以用不同製程、不同臨限電壓(Vt)的電晶體達到超低壓、廣域電壓轉換結果的波形圖。以第12A圖的波形圖而言，採用65奈米低功率1.2V核心電晶體技術。核心指的是一般晶片除去輸出入接墊(I/O Pad)之後的內部電路。得到之電晶體之標準供應電壓為1.2V下，可轉換電壓0.1V至1.2V，其延遲比例(Delay Scale)為近似1微秒(μs)。
以第12B圖的波形圖而言，採用65奈米低功率2.5V之I/O Pad電晶體技術，得到之電晶體之標準供應電壓為2.5V下，可轉換電壓0.1V至2.5V，其Delay Scale為近似1毫秒(ms)。
以第12C圖的波形圖而言，採用65奈米低功率3.3V之I/O Pad電晶體技術，得到之電晶體之標準供應電壓為3.3V下，可轉換電壓0.1V至3.3V，其Delay Scale為近似10ms。
第13圖為本揭露一實施例之位準轉換器的步驟流程圖。請同時參照第5與13圖，該操作方法起始於步驟S131，該步驟為接收一第一電壓訊號Vin；步驟S132中，比較該第一電壓訊號Vin和一反相第一電壓訊號，用以產生一第一訊號A，譬如於一實施例中可經由一比較電路41，其中該比較電路為威爾森電流鏡；步驟S133，經由一延遲電路42，用以產生一第二訊號B；以及步驟S134，根據該第一訊號A及該第二訊號B選擇較高電壓訊號，產生一第二電壓訊號VOUT，譬如於一實施例中可經由一選擇電路43，電性連接至比較電路41及前述之延遲電路42。其中，該延遲 電路可包括偶數個反相器，這些反相器間互相串聯，以輸出該第二訊號。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
41‧‧‧比較電路
42‧‧‧延遲電路
43‧‧‧選擇電路
Vin‧‧‧第一電壓訊號
‧‧‧反相之第一電壓訊號
VOUT‧‧‧第二電壓訊號
400‧‧‧位準轉換器

Claims (22)

  1. 一種位準轉換器，用以將一第一電壓訊號轉換為一第二電壓訊號，包含：一比較電路，用以比較該第一電壓訊號和一反相之第一電壓訊號，以產生一第一訊號；一延遲電路，用以根據該第一電壓訊號產生一第二訊號；以及一選擇電路，電性連接至該比較電路及該延遲電路，用以接收該第一訊號及該第二訊號，並選擇該第一訊號及該第二訊號中較高電壓訊號，產生該第二電壓訊號。
  2. 如申請專利範圍第1項所述之位準轉換器，其中該延遲電路包括一導線或至少一反相器。
  3. 如申請專利範圍第2項所述之位準轉換器，其中該延遲電路包括該至少一反相器及奇數個另一反相器與該反相器串聯，以形成偶數個串聯之反相器，或該延遲電路包括該至少一反相器及串聯之一電容及一電阻，電性連接於該反相器。
  4. 如申請專利範圍第1項所述之位準轉換器，其中該比較電路包括一電流鏡電路及一電流比較電路。
  5. 如申請專利範圍第4項所述之位準轉換器，其中：該電流鏡電路包含一第一電晶體、一第二電晶體、一第三電晶體及一第四電晶體，該第一電晶體及該第三電晶體串接，該第二電晶體及該第四電晶體串接，且該第一電晶體之閘極與該第二電晶體之閘極相接，該第三電晶體之閘極及該第四電晶體之閘極相接；該電流比較電路包括一第五電晶體及一第六電晶體，該第五 電晶體連接於該第一電晶體，且該第六電晶體連接於該第二電晶體，其中該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體係為P型金氧半場效電晶體，該第五電晶體及第六電晶體係為N型金氧半場效電晶體。
  6. 如申請專利範圍第5項所述之位準轉換器，其中：該第一電晶體之閘極及該第二電晶體之閘極共同連接至該第一電晶體之第汲極；該第三電晶體之閘極及該第四電晶體之閘極共同連接至該第四電晶體之汲極；該第一電晶體之源極及該第二電晶體之源極分別與該第三電晶體之汲極及該第四電晶體之汲極連接，該第三電晶體之源極與該第四電晶體之源極共同連接至一第二高位電壓訊號，該第二電晶體之第汲極輸出一第一訊號至該選擇電路；該第五電晶體之閘極及源極分別連接於一第一電壓訊號及一接地端；該第五電晶體之汲極連接到該第一電晶體之汲極；該第六電晶體之閘極連接到於該反相之第一電壓訊號且該第六電晶體之源極連接於該接地端；以及該第六電晶體之汲極連接到該第二電晶體之汲極。
  7. 如申請專利範圍第1項所述之位準轉換器，其中該選擇電路為一NOR邏輯電路架構。
  8. 如申請專利範圍第7項所述之位準轉換器，其中該選擇電路更包括：一反相器，該第一訊號及該二訊號經由該NOR邏輯電路架構選擇輸出至該反相器，再由該反相器輸出該第二電壓訊號。
  9. 如申請專利範圍第7項所述之位準轉換器，其中該選擇電路包 含一第七電晶體、一第八電晶體、一第九電晶體及一第十電晶體，該第一訊號係連接該第七電晶體之閘極及該第十電晶體之閘極，該第二訊號係連接該第八電晶體之閘極及該第九電晶體之閘極。
  10. 如申請專利範圍第1項所述之位準轉換器，其中該比較電路係包含一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體、一第十五電晶體及一第十六電晶體，其中該第十一電晶體、該第十二電晶體、該第十三電晶體及該第十四電晶體均為N型金氧半場效電晶體，該第十五電晶體及該第十六電晶體係為P型金氧半場效電晶體，該第十一電晶體及該第十三電晶體串接，該第十二電晶體及該第十四電晶體串接，且該第十一電晶體之閘極與該第十二電晶體之閘極相接，該第十三電晶體之閘極及該第十四電晶體之閘極相接。
  11. 如申請專利範圍第10項所述之位準轉換器，其中：該第十一電晶體之閘極及該第十二電晶體之閘極共同連接至該第十一電晶體之汲極；該第十三電晶體之閘極及該第十四電晶體之閘極共同至該第十四電晶體之汲極及第十二電晶體之源極，該第十三電晶體之源極與該第十四電晶體之源極，電性連接至一第二低位電壓訊號；該第十二電晶體之汲極與該第十六電晶體之汲極連接，並輸出該第一訊號至該選擇電路；該第十五電晶體之閘極連接於該第一電壓訊號，該第十五電晶體之汲極連接到該第十一電晶體之汲極；以及該第十六電晶體之閘極連接到於該反相之第一電壓訊號，該第十六電晶體之汲極連接到該第十二電晶體之汲極。
  12. 如申請專利範圍第1項所述之位準轉換器，其中該選擇電路為NAND邏輯電路架構。
  13. 如申請專利範圍第12項所述之位準轉換器，其中該選擇電路更包括：一反相器，該第一訊號及該二訊號經由該NAND邏輯電路架構選擇輸出至該反相器，再由該反相器輸出該第二電壓訊號。
  14. 如申請專利範圍第12項所述之位準轉換器，其中該選擇電路包含一第十七電晶體、一第十八電晶體一第十九電晶體及一第二十電晶體，該第一訊號係連接該第十七電晶體之閘極及該第十九電晶體之閘極，該第二訊號係連接該第十八電晶體之閘極及該第二十電晶體之閘極。
  15. 如申請專利範圍第1項所述之位準轉換器，其中該第一電壓訊號之輸入範圍為一次臨界電壓至一第一高位電壓，該第二電壓訊號輸入範圍為該次臨界電壓至一第二高位電壓。
  16. 如申請專利範圍第15項所述之位準轉換器，其中該次臨界電壓為大於或等於0.1V。
  17. 如申請專利範圍第5項所述之位準轉換器，其中當電晶體之標準供應電壓為1.2V時，該位準轉換器係轉換電壓0.1V至1.2V。
  18. 如申請專利範圍第5項所述之位準轉換器，其中當電晶體之標準供應電壓為2.5V時，該位準轉換器係轉換電壓0.1V至2.5V。
  19. 如申請專利範圍第5項所述之位準轉換器，其中當電晶體之標準供應電壓為3.3V時，該位準轉換器係轉換電壓0.1V至3.3V。
  20. 一種位準轉換器的操作方法，包含下列步驟：接收一第一電壓訊號；比較該第一電壓訊號和一反相之第一電壓訊號，產生一第一訊號； 經由一延遲電路，根據該第一電壓訊號產生一第二訊號；以及根據該第一訊號及該第二訊號，選擇該第一訊號及該第二訊號中較高電壓訊號，產生一第二電壓訊號。
  21. 如申請專利範圍第20項所述之位準轉換器的操作方法，其中經由一比較電路，產生該第一訊號，該比較電路包括一威爾森電流鏡(Wilson Current Mirror)。
  22. 如申請專利範圍第20項所述之位準轉換器的操作方法，其中該延遲電路包括偶數個反相器，該些反相器間互相串聯，以輸出該第二訊號。
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